KR20100080315A - 반도체 구조체 및 그 제조 방법 - Google Patents

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무크타 지 파루크
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Abstract

반도체 기판 상에 위치된 절연 영역 위에 위치되어 형성된 더미 금속 산화물 반도체 전계 효과 트랜지스터에 있어서의 구성 요소를 이용하는, 수직형 금속-절연체-금속 캐패시터를 포함하는 반도체 구조체 및 수직형 금속-반도체-금속 캐패시터를 제조하는 방법이 제공된다. 더미 금속 산화물 반도체 전계 효과 트랜지스터는 절연 영역을 포함하는 반도체 기판 상에 위치된 금속 산화물 반도체 전계 효과 트랜지스터와 동시에 형성될 수 있다. 금속-절연체-금속 캐패시터는 캐패시터 플레이트를 게이트로서 이용하고, 균일한 두께의 게이트 스페이서를 게이트 유전체로서 이용하며, 컨택트 비아를 다른 캐패시터 플레이트로서 이용한다. 균일한 두께의 게이트 스페이서는 캐패시턴스가 강화된 도전체 층을 포함할 수 있다. 하나의 컨택트 비아를 이용하는, 거울 대칭된 금속-절연체-금속 캐패시터 구조체가 강화된 캐패시턴스를 위해서 이용될 수 있다.

Description

반도체 구조체 및 그 제조 방법{VERTICAL METAL-INSULATOR-METAL (MIM) CAPACITOR USING GATE STACK, GATE SPACER AND CONTACT VIA}
본 발명은 전반적으로 MIM(금속-절연체 금속:metal-insulator-metal) 캐패시터 및 그 제조 방법에 관한 것이다. 상세하게는 본 발명은 개선된 제조법을 이용한 금속-절연체-금속 캐패시터 및 그 제조 방법에 관한 것이다.
반도체 회로와 같은 마이크로전자 회로는, 트랜지스터, 저항 및 다이오드에 더해서, 캐패시터도 포함한다. 반도체 회로 내에서, 특히 캐패시터는, 전하 저장 애플리케이션(즉, 한정되는 것은 아니지만, DRAM(a dynamic random access memory) 셀 내의 전하 저장 캐패시터와 같은 것) 및 신호 처리 애플리케이션(즉, 한정되는 것은 아니지만, 마이크로파 신호 처리 애플리케이션용 저항-캐패시터 네트워크와 같은 것)을 포함하는 애플리케이션에서 이용될 수 있지만, 이에 한정되는 것은 아니다.
이와 같이, 반도체 회로 내에서 특히 캐패시터는 일반적인 것이지만, 그럼에도 불구하고 캐패시터는 반도체 기술이 향상됨에 따라서 전혀 문제가 없는 것은 아니다. 특히, 반도체 소자 및 반도체 구조체의 치수가 작아짐에 따라서, 반도체 기판 표면적을 줄이면서 캐패시턴스가 증가한 캐패시터를 반도체 구조체 내에 형성하는 것은 점점 어려워지고 있다.
반도체 회로에 사용하기에 바람직한 특성을 가진 다양한 캐패시터 구조체 및 그 제조 방법은 반도체 제조 분야에 공지되어 있다.
그 특정예가 (1) Nguyen 등의 미국 특허 제 6,228,696 호(반도체 구조체 내에서 인접하는 금속 산화물 반도체 트랜지스터와 같은 게이트 및 게이트 유전 물질을 이용하는 반도체-절연체-반도체 캐패시터), (2) Ning의 미국 특허 제 6,451,667 호(자기 정렬 방식으로 제조될 수 있는 이중 측부 수직형 금속-절연체-금속 캐패시터), (3) Green 등의 미국 특허 제 6,589,838 호(반도체 구조체 내의 게이트 구조체 사이에 위치되어 형성된 캐패시터 구조체), (4) Ito의 미국 특허 제 6,608,747 호(게이트, 소스 및 드레인 영역을 포함하는 가변 캐패시턴스 소자를 이용하는 가변 캐패시터), (5) Hsu의 미국 특허 제 6,841,821 호 및 제 7,056,785 호(얕은 분리형 트렌치 내에 활성 영역 측벽을 포함하는 비휘발성 메모리 셀 내의 캐패시터 구조체)에 개시되어 있다.
다른 특정예가 (6) Cabral Jr.등의 미국 특허 제 6,909,145 호(폴리실리콘 게이트 측벽에 인접하는 금속 스페이서 및 캐패시터를 포함하는 금속 산화물 반도 체 소자), (7) Sinitsky 등의 미국 특허 제 7,323,379 호(트렌치 측벽 캐패시터를 포함하는 매립형 동적 랜덤 액세스 메모리 셀), (8) Clevenger 등의 미국 특허 공개 제 2004/0038474 호(금속 게이트 트랜지스터와 같은 금속 물질을 적어도 부분적으로 이용하는 집적형 금속-절연체-금속 캐패시터), (9) Hsu 등의 미국 특허 공개 제2008/0006868 호(부유형 게이트 및 금속 플레이트를 포함하는 캐패시터를 구비한 비휘발성 메모리 소자)에도 개시되어 있다.
반도체 기술이 향상됨에 따라서 반도체 소자의 치수 및 반도체 구조체의 치수는 지속적으로 줄어들고 있다. 이 때문에, 캐패시터 구조체 등과 같은, 반도체 구조체는 반도체 치수가 줄어듦에 따라서 적은 반도체 기판 면적을 차지하는 것이 바람직하다.
본 발명은 금속-절연체-금속 캐패시터 구조체를 포함하는 반도체 구조체 및 금속-절연체-금속 캐패시터 구조체를 포함하는 반도체 구조체를 제조하는 방법에 관한 것이다. 반도체 구조체 내의 특정 금속-절연체-금속 캐패시터 구조체는, 반도체 기판 상에 위치된 절연 영역과, 그 위의 게이트 유전체(즉, 게이트 유전체 물질 층)과, 그 위의 게이트(즉, 게이트 물질 층)을 하나의 플레이트로서 포함하는 수직형 금속-절연체-금속 캐패시터 구조체를 포함한다. 금속-절연체-금속 캐패시터는 게이트에 측방향으로 인접하는(및 바람직하게는 접하는) 균일한 두께의 스페이서를 캐패시터 유전체로서 포함한다. 금속-절연체-금속 캐패시터는, 게이트로부터 더 이 격되고, 균일한 두께의 스페이서에 측방향으로 인접하는(및 바람직하게는 접하는) 컨택트 비아(a contact via)(즉, 금속층을 통한 접촉부)를 또 다른 플레이트로서 포함한다. 본 발명에 따른 수직형 금속-절연체-금속 캐패시터는 전형적으로, 종래의 유사한 평면형 금속-절연체-금속 캐패시터보다 반도체 기판 면적을 더 적게 요구한다는 이점을 제공한다. 또한, 본 수직형 금속-절연체-금속 캐패시터는, 그 절연 영역에 측방향으로 인접하는 반도체 기판의 활성 영역 상에 제조되는, 금속 산화물 반도체 전계 효과 트랜지스터와 동시에 제조될 수 있다.
본 발명에 따른 반도체 구조체는 반도체 기판 상에 위치된 유전성 절연 영역을 포함한다. 이 특정 반도체 구조체는 유전성 절연 영역 상에 위치된 게이트 유전체를 또한 포함한다. 이 특정 반도체 구조체는 게이트 유전체 상에 위치된 게이트를 또한 포함한다. 이 특정 반도체 구조체는 게이트 측벽에 측방향으로 인접해서 위치된 균일한 두께의 스페이서를 또한 포함한다. 이 특정 반도체 구조체는 이 균일한 두께의 스페이서의 측벽에 측방향으로 인접해서 위치된 컨택트 비아를 또한 포함한다.
본 발명에 따른 반도체 구조체 제조 방법은, 반도체 기판 상에 위치된 유전성 절연 영역을 포함하는 반도체 구조체를 마련하는 단계를 포함한다. 이 특정 방법은 절연 영역 상에 더미 전계 효과 트랜지스터를 형성하는 단계를 더 포함하며, 이 더미 전계 효과 트랜지스터는 (1) 유전성 절연 영역 상에 형성된 게이트 유전체와, (2) 게이트 유전체 상에 형성된 게이트와, (3) 게이트의 측벽에 측방향으로 인접해서 형성된 균일한 두께의 스페이서와, (4) 균일한 두께의 스페이서 상에 형성 된 스페이서 형상의 스페이서를 포함한다. 이 특정 방법은 균일한 두께의 스페이서로부터 스페이서 형상의 스페이서의 일부를 완전히 제거하는 단계를 더 포함한다. 이 특정 방법은 균일한 두께의 스페이서의 노출 부분 상에 컨택트 비아를 형성하는 단계를 더 포함한다.
본 발명의 목적, 특징 및 이점은 이하의 바람직한 실시예의 설명을 참조로 이해될 것이다. 바람직한 실시예의 설명은 본 명세서의 실질적인 부분을 형성하는 첨부된 도면의 문맥 내에서 이해될 것이다.
본 발명을 통해서, 반도체 기판(10)의 최소 면적을 차지하는 수직형 금속-절연체-금속 캐패시터를 제공할 수 있고, 이 수직형 금속-절연체-금속 캐패시터는 하나의 반도체 기판 상에서 금속 산화물 반도체 전계 효과 트랜지스터와 동시에 제조될 수 있다.
본 발명은 금속-절연체-금속 캐패시터를 포함하는 반도체 구조체 및 금속-절연체-금속 캐패시터를 포함하는 반도체 구조체를 제조하는 방법을 제공하며, 이는 이하의 설명을 참조로 이해될 것이다. 이하 설명되는 상세한 설명은 도면을 참조로 이해될 것이다. 이 도면은 예시적인 목적으로 도시된 것으로, 실제 축적으로 도시된 것은 아니다.
도 1은 전반적으로 종래의 기술에 따른 금속 산화물 반도체 전계 효과 트랜지스터(FET)를 포함하는 반도체 구조체의 개략 단면도를 도시하고 있으며, 금속 산화물 반도체 전계 효과 트랜지스터(FET)를 포함하는 구성 요소에 대한 이해는 후술하는 본 발명의 특정 실시예를 이해하는 기초를 제공한다.
우선, 도 1은 절연 영역(12)을 포함하고 있는 반도체 기판(10)을 도시하고 있으며, 이 절연 영역(12)은 반도체 기판(10)의 활성 영역을 측방향으로 구획한다.
반도체 기판(10)은 여러가지 반도체 물질 중 하나를 포함할 수 있다. 그 예로는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 실리콘-카본 합금, 실리콘-게르마늄-카본 합금 및 화합물(즉, III-V 및 II-VI) 반도체 물질을 들 수 있지만, 이에 한정되는 것은 아니다. 화합물 반도체 물질의 예로는, 갈륨 비소, 인듐 비소 및 인듐인 반도체 물질을 들 수 있지만, 이에 한정되는 것은 아니다. 전형적으로, 반도체 기판(10)은, 종래의 두께의 실리콘 혹은 실리콘-게르마늄 합금 반도체 물질을 포함한다.
절연 영역(12)은 여러가지 유전체 분리 물질 중 하나를 포함할 수 있다. 그 예로는, 한정하는 것은 아니지만, 실리콘의 산화물, 질화물 및 질산화물을 들 수 있지만, 다른 성분의 산화물, 질화물 및 질산화물이 배제되는 것은 아니다. 절연 영역(12)은 결정성 유전체 물질이나 비결정성 유전체 물질을 포함할 수 있지만, 비결정성 유전체가 더 바람직하다. 절연 영역(12)은 다양한 방법으로 형성될 수 있다. 그 예로는 이온 주입법, 열 혹은 플라즈마 산화법 혹은 질화법, 화학 기상 증착법 및 물리 기상 증착 법을 들 수 있지만, 이에 한정되는 것은 아니다. 전형적으 로, 절연 영역(12)은 반도체 기판(10)을 이루는 반도체 물질의 산화물을 포함한다. 전형적으로, 절연 영역(12)은 약 100 내지 약 1000나노미터의 깊이로 반도체 기판(10) 내에 형성된 얕은 트랜치 절연 영역을 포함한다.
도 1에 벌크 반도체 기판을 포함하는 반도체 기판(10)과 관련된 금속 산화물 반도체 전계 효과 트랜지스터를 예시하고 있지만, 후술하는 실시예와 관련되어 설명되는 구조로서 예시적인 금속 산화물 반도체 전계 효과 트랜지스터는, SOI(semiconductor-on-insulator) 기판 및 하이브리드 배향(hybrid orientation) 기판을 포함하는 반도체 기판 내에 제조될 수도 있으며, 이에 한정되는 것은 아니다.
도 1에 도시된 반도체 기판(10)과 같은 벌크 반도체 기판의, 하지 반도체 기판 부분과 표면 반도체 층 부분 사이에 매립형 유전체 층을 위치시켜서 형성함으로써 SOI 기판이 형성된다. 하이브리드 배향(HOT) 기판은 전형적으로, 하나의 반도체 기판 내에 다수의 결정학적인 배향 반도체 영역이 지지되어 있다.
SOI 기판 및 하이브리드 배향 기판은 다양한 방법 중 하나를 이용해서 제조될 수 있다. 그 예로는, 라미네이션법, 층 전사법 및 SIMOX(separation by implantation of oxygen)법을 들 수 있지만, 이에 한정되는 것은 아니다.
도 1은 반도체 기판(10)의 활성 영역 내 및 그 위에 위치되어 형성된 금속 산화물 반도체 전계 효과 트랜지스터도 도시하고 있다. 금속 산화물 반도체 전계 효과 트랜지스터는 (1) 반도체 기판(10)의 활성 영역 상에 위치되어 형성된 게이트 유전체(14)와, (2) 게이트 유전체(14) 상에 위치되어 형성된 게이트(16)와, (3) 게 이트(16)와 게이트 유전체(14)의 측벽에 인접하게 접촉해서 형성된, 균일한 두께의 "L"자 형상의 제 1 스페이서(18)와(즉, 단면도에서는 복수 층으로서 도시되고, 평면도에서는 게이트(16) 및 게이트 유전체(14)를 둘러싸는 하나의 층으로서 도시됨), (4) 제 1 스페이서(18) 상에 위치되어 형성된 스페이서 형상의 제 2 스페이서(20)와, (5) 반도체 기판(10)의 활성 영역 내에 위치되고, 게이트(16) 아래의 채널 영역에 의해 분리되어 있는 복수의 소스 및 드레인 영역(22)을 포함한다. 전술한 각각의 층 및 구조는 반도체 제조 분야에 널리 알려진 물질 및 치수를 가질 수 있다. 전술한 각각의 계층 및 구조는 반도체 제조 분야에 널리 알려진 방법을 이용해서 제조될 수도 있다.
게이트 유전체(14)는 진공 상태에서 측정했을 때 약 4 내지 약 20의 유전 상수를 갖는 실리콘의 산화물, 질화물 및 질산화물과 같은 종래의 유전체 물질을 포함할 수 있다. 이와 달리, 게이트 유전체(14)는 약 20 내지 약 100(혹은 적어도 약 100)의 유전 상수를 갖는 전반적으로 더 높은 유전 상수의 게이트 유전체 물질을 포함할 수 있다. 이러한 더 높은 유전 상수의 게이트 유전체 물질은, 하프늄 산화물, 하프늄 규화물, 티타늄 산화물, BST(barium-strontium-titantate) 및 PZT(lead-zirconate-titanate)을 포함할 수 있지만, 이에 한정되는 것은 아니다. 게이트 유전체(14)는 게이트 유전체(14)의 화합물인 물질에 적합한 다양한 방법을 이용해서 형성될 수 있다. 이는 열 혹은 플라즈마 산화 혹은 질화법, 화학 기상 증착법 및 물리 기상 증착법을 포함하지만, 이에 한정되는 것은 아니다. 전형적으로, 게이트 유전체(14)는 약 1 내지 약 10 나노미터의 두께를 가진 열 실리콘 산화 유 전체 물질이나, 약 2 내지 약 10 나노미터의 두께를 가진 더 높은 유전 상수의 유전체 물질을 포함한다.
게이트(16)는 특정 금속, 금속 합금, 금속 질화물 및 금속 규화물, 그리고 이들의 라미네이트 및 혼합물로 이루어진 물질을 포함할 수 있지만, 이에 한정되는 것은 아니다. 게이트(16)는 도핑된 폴리실리콘 및 도핑된 폴리실리콘-게르마늄 합금 물질(즉, 제곱 센티미터당 약 1e18 내지 약 1e22 도펀트 원자의 도펀트 농도를 가짐) 및 폴리사이드 물질(도핑된 폴리실리콘/금속 규화물 적층 물질)을 포함할 수도 있다. 마찬가지로, 위에 설명된 물질도 다양한 방법 중 하나를 이용해서 형성될 수 있다. 그 예로는 증발법 및 스퍼터링 법과 같은 규화법, 화학 기상 증착법 및 물리 기상 증착법을 포함할 수 있지만, 이에 한정되는 것은 아니다. 전형적으로 게이트(16)는 약 100 내지 약 500나노미터의 두께를 가진 도핑된 폴리실리콘 물질, 금속 게이트 물질 혹은 규화 게이트 물질을 포함한다.
이하 후술하는 바와 같이, 제 1 스페이서(18)는 일반적으로 유전체 스페이서 물질을 적어도 부분적으로 포함할 것이다. 이러한 유전체 스페이서 물질은 절연 영역(12)을 형성하는데 사용되는 방법과 유사한, 대등한 혹은 동일한 방법을 이용해서 형성될 수 있다. 위에 나타낸 바와 같이, 제 1 스페이서(18)는 약 2 내지 약 50 나노미터의 범위에서 균일한 두께(즉, 약 2 내지 약 10%의 두께 변화율 내임)를 가지며, 제 1 스페이서(18)는 "L"자 형상으로 되어 있으며, 이는 거울 대칭된 "L"자 형상을 포함하고, 여기서 "L"자를 이루는 두 부분 혹은 거울 대칭된 "L"자는 실질적으로 수직이다.
제 2 스페이서(20)는 적절한 에칭 선택도를 제공하도록 제 1 스페이서(18)와는 다른 스페이서 물질을 포함한다. 제 1 스페이서(18)가 예컨대, 실리콘 질화물 물질을 포함하고 있는 환경하에서, 제 2 스페이서는 예컨대, 그와는 다른 실리콘 산화물 물질을 포함할 수 있다. 그러나, 제 1 스페이서(18)와 제 2 스페이서(20)의 유전체 물질에 대한 이러한 특정 선택은 본 발명을 한정하는 것은 아니다. 특히, 제 2 스페이서(20)는 블랭킷 층 증착 및 이방성 에칭백 방법을 이용해서, 분명하게 내부로 향하는 스페이서 형상(즉, 2개의 직교하는 측면이 바깥쪽으로 구부러진 나머지 측면에 의해 브릿지되어 있는 형상)으로도 형성된다.
마지막으로, 복수의 소스 및 드레인 영역(22)은 일반적으로 알려진 도펀트를 포함한다. 당업자에게 알려진 바와 같이, 복수의 소스 및 드레인 영역(22)은 2단계 이온 주입법을 이용해서 형성된다. 이 방법의 제 1 이온 주입 처리 단계에서는 전형적으로, 제 1 스페이서(18) 및 제 2 스페이서(20)가 없는 상태에서 게이트(16)를 마스크로 이용해서, 각각이 제 1 스페이서(18) 및 제 2 스페이서(20) 아래로 연장하는 복수의 확장 영역을 형성한다. 제 2 이온 주입 처리 단계에서는, 한쌍의 확장 영역을 동시에 제조하면서, 제 1 스페이서(18) 및 제 2 스페이서(20)와 함께 게이트(16)를 마스크로서 이용해서 복수의 소스 및 드레인 영역(22)의 더 큰 접촉 영역 부분을 형성한다. 도펀트 농도 레벨은 복수의 소스 및 드레인 영역(22) 각각에서 제곱 센티미터당 약 1e19 내지 약 1e21 도펀트 원자이다. 복수의 소스 및 드레인 영역(22)내의 확장 영역은, 특정 환경에 따라서는 복수의 소스 및 드레인 영역(22)과 접촉하는 영역보다 더 낮게 도핑될 수 있지만, 이러한 서로 다른 도핑 농도가 금속 산화물 반도체 전계 효과 트랜지스터를 제조할 때의 필수적인 조건은 아니다.
도 1은 마지막으로 금속 산화물 반도체 전계 효과 트랜지스터(FET)를 포함하는 반도체 구조체상에 위치되어 형성된 라이너 층(24')을 도시하고 있다. 도 1은 또한 라이너 층(24') 상에 위치되어 형성된 레벨간(inter-level) 유전체(26)도 도시하고 있다. 도 1은 마지막으로 레벨간 유전체(26) 및 라이너 층(24')을 관통하도록 위치되어 형성되어서, 복수의 소스 및 드레인 영역(22) 중 하나와 접촉하는 컨택트 비아(28)를 도시하고 있다.
상기 라이너 층(24'), 레벨간 유전체(26) 및 컨택트 비아(28)는 각각 종래의 반도체 제조 분야에 알려진 방법 및 물질을 이용해서 형성될 수도 있다.
라이너 층(24')은 전형적으로 유전성 라이너 물질을 포함한다. 도 1에 도시된 개략 단면도의 반도체 구조체 내에서, 이러한 유전성 라이너 물질은 에칭 차단 특성 및 기계적인 강도 유도 특성을 포함한 특성을 가질 수 있지만, 이에 한정되는 것은 아니다. 전형적으로, 이러한 유전성 라이너 물질이 약 10 내지 약 100 나노미터의 두께를 가진 실리콘 질화물 물질을 포함할 것이지만, 다른 것을 배제하는 것은 아니다.
레벨간 유전체(26')는 다양한 레벨간 유전체 물질 중 하나를 포함할 수 있다. 이러한 유전체 물질은 라이너 층(24')에 대해 에칭 선택도를 갖는 유전체 물질을 포함하는 것이 바람직하다. 적절한 유전체 물질은 실리콘의 산화물, 질화물 및 질산화물을 포함한다. 또한 스핀-온-글라스(spin-on-glass) 물질, 스핀-온-폴리머(spin-on-polymer) 물질, 실세시퀴옥산(silsesquioxane) 유전체 물질 및 플루오 로실리케이트 글라스 유전체 물질도 포함하지만, 이에 한정되는 것은 아니다. 위의 특정 유전체 물질 중 어느 하나가 특정 유전체 물질과 관련된 종래의 방법을 이용해서 제조될 수 있다.
컨택트 비아(28)는 일반적으로 위에 열거한 게이트(16)를 이루는 도전성 물질 중 하나를 포함할 수 있다. 위의 설명에 따라서, 이러한 적절한 도전성 물질은 특정 금속, 금속 합금, 금속 규화물, 금속 질화물, 도핑된 폴리실리콘 및 폴리사이드 도전성 물질을 포함하지만 이에 한정되는 것은 아니다. 컨택트 비아(28)를 이루는 특정 도전성 물질은 텅스텐, 티타늄 및 탄탈 금속과, 이들의 합금, 이들의 질화물 및 규화물을 포함하지만 이에 한정되는 것은 아니다.
당업자에게 자명한 바와 같이, 도 1의 반도체 구조체는 전형적으로, 대응하는 블랭킷 게이트 및 게이트 유전체 물질 층을 사용해서, 반도체 기판(10)의 활성 영역 상에 게이트(16) 및 게이트 유전체(14)를 패터닝함으로써 제조된다. 제 1 스페이서(18)용 컨포멀 전구체 층(a conformal precursor layer) 및 관련된 제 2 스페이서(20)용 블랭킷 층이 게이트(16) 및 게이트 유전체(14) 상에 적층되고, 이후에 이방성 에칭되어서 제 1 스페이서 및 제 2 스페이서(20)를 제공한다. 소스 및 드레인 영역(22)은 제 1 스페이서 및 제 2 스페이서(20)의 형성을 전후해서 동시에 제조된다. 라이너 층(24') 및 레벨간 유전체(26')는 도시 생략된 적절한 에칭 마스크를 사용하면서 적절한 블랭킷 층 형성 및 패터닝에 부수해서 형성된다. 마지막으로, 컨택트 비아(28)는 블랭킷 층 증착 및 평탄화 방법을 이용해서 형성되고, 이 방법은 기계적인 평탄화법, 혹은 더 바람직하게는 화학 기계적인 연마 평탄화법을 포함할 수 있지만, 이에 한정되는 것은 아니다.
후술하는 설명에 따른 본 발명의 실시예는, 도 1에 도시된 개략 단면도의 구조를 가진 금속 산화물 반도체 전계 효과 트랜지스터(FET)가 아닌, 도 1의 반도체 구조체 내의 금속 산화물 반도체 전계 효과 트랜지스터(FET)의 기본적인 구성 요소를 이용해서, 특정 금속-절연체-금속 캐패시터 구조체를 제공한다. 이를 위해서, 도 2 내지 도 6은 본 발명의 특정 실시예에 따른 반도체 구조체 내의 금속-절연체-금속 캐패시터 구조체를 제조하는 점진적인 단계의 결과를 나타내는 일련의 단면도를 도시한다. 이 본 발명의 특정 실시예는 본 발명의 제 1 실시예를 포함한다.
도 2는 도 1의 기본 반도체 구조체를 나타내고 있지만, 일례로, 소스 및 드레인 영역(22)이 없고, 도 2의 반도체 구조체 내의 더미 전계 효과 트랜지스터(DFET)는, 도 1에 도시된 바와 같은 반도체 기판(10)의 활성 영역을 포함하는 부분의 위가 아닌, 절연 영역(12)의 위에 위치해서 완전히 형성되어 있다(즉, 게이트 유전체(14)도 게이트(16)도 반도체 채널 영역 위에 위치되거나 정렬되지 않는다).
도 2에는 도 1에 도시된 컨택트 비아(28)도 없으며, 컨택트 비아(28)가 없기 때문에, 도 1에 도시된 라이너 층(24')은 라이너 층(24)으로서 존재하고, 도 1에 도시된 레벨간 유전체(26')는 레벨간 유전체(26)로서 존재한다.
그 이외에 도 1 및 도 2에 도시된 유사한 혹은 동일한 층 및 구조는 동일하게 나타내어 진다.
마지막으로, 도 2는, 레벨간 유전체(26) 상에 위치되어 형성되면서 게이트(16) 중 한쪽 위의 제 2 스페이서(20) 위에만 적어도 부분적으로 개구부가 위치 하는 마스크(30)를 나타내고 있다. 도 2의 개략 단면도에 도시된 바와 같이, 개구부는 약 50 내지 약 500 나노미터의 선폭 W을 갖는다.
마스크(30)는 다수의 마스크 물질 중 하나를 포함할 수 있다. 일반적으로 하드 마스크 물질 및 포토레지스트 마스크 물질, 그리고 하드 마스크 물질과 포토레지스트 마스크 물질의 화합물을 포함한다. 통상 포토레지스트 마스크 물질이 더 일반적이며, 포지티브 포토레지스트 물질, 네거티브 포토레지스트 물질, 및 포지티브 포토레지스트 물질과 네거티브 포토레지스트 물질의 특성을 모두 갖고 있는 이종 포토레지스트 물질을 포함할 수 있지만, 이에 한정되는 것은 아니다. 전형적으로, 마스크(30)는 약 100 내지 약 2000 나노미터의 두께를 가진 포지티브 포토레지스트 물질이나 네거티브 포토레지스트 물질을 포함한다.
도 3은, 마스크(30)를 에칭 마스크로 사용하고, 라이너 층(24)을 에칭 차단부로서 사용하면서 레벨간 유전체(26)를 에칭해서, 레벨간 유전체(26")에 개구부(A)를 형성한 결과를 나타내고 있다. 마스크(30)를 에칭 마스크로서 사용하고, 라이너 층(24)을 에칭 차단부로서 사용하면서, 역시 반도체 제조 분야에 일반적인 종래의 에칭 방법을 이용해서, 레벨간 유전체(26)를 에칭해서 레벨간 유전체(26")를 형성할 수 있다. 종래의 에칭 방법은 습식 화학 에칭법 및 건식 플라즈마 에칭법을 포함하지만, 이에 한정되는 것은 아니다. 건식 플라즈마 에칭법이 레벨간 유전체(26")의 측벽을 더 곧게 한다는 점에서 일반적으로 건식 플라즈마 에칭법이 더 바람직하다.
도 4는, 적어도 레벨간 유전체(26')를 이용하고, 또한 전체적으로 마스 크(30)를 에칭 마스크로 이용하면서, 라이너 층(24)을 에칭해서 라이너 층(24")을 형성한 결과를 나타내고 있다. 전술한 에칭을 통해서, 제 2 스페이서(20) 및 절연 영역(12) 중 에칭 차단부로서 사용되고 있는 부분을 노출시키서, 개구부(A)로부터 연장된 개구부(A')를 마련한다. 레벨간 유전체(26)를 에칭해서 레벨간 유전체(26")를 형성하는 전술한 에칭 과정과 유사하게, 라이너 층(24)을 에칭해서 라이너 층(24")을 형성하는 과정도 반도체 제조 분야에 일반적인 종래의 에칭법 및 에칭 물질을 이용해서 이루어질 수 있다. 특히 습식 화학 에칭법 및 물질과, 건식 플라즈마 에칭법 및 물질을 포함하지만, 이에 한정되는 것은 아니다. 건식 플라즈마 에칭법 및 물질이 반도체 구조체 내의 에칭된 구조체에 전체적으로 곧은 측벽을 제공한다는 점에서, 역시 더 바람직하다.
도 5는, 도 4에 도시된 게이트(16) 중 개구부(A')에 가까운 측으로부터 제 2 스페이서(20)의 일부를 선택적으로 제거함으로써, 개구부(A')로부터 개구부(A")를 형성한 결과를 도시한다. 이러한 에칭의 결과, 게이트(16) 중 개구부(A")와는 반대측에서 제 1 스페이서(18)에 접하고 있는 제 2 스페이서(20')만이 남는다. 제 2 스페이서(20) 중 전술한 부분은, 반도체 제조 분야에 일반적인 종래의 에칭법 및 물질을 이용해서 에칭되어서 제 2 스페이서(20')를 마련한다. 특히, 도 5의 과정에 필요한, 도 3에 도시된 개구부(A)와 달리 종횡 방향 모두로 연장하는 개구부(A")를 마련하는데 필수적인 측방향 에칭을 제공하는 방법은, 등방성 에칭법으로 의도된 습식 화학 에칭법 및 건식 플라즈마 에칭법을 포함한다.
도 6은, 먼저 도 5의 반도체 구조체로부터 마스크(30)를 박리한 결과를 나타 낸다. 반도체 제조 분야에 일반적인 종래의 방법 및 물질을 이용해서 도 5의 반도체 구조체로부터 마스크(30)를 박리함으로써, 도 6의 반도체 구조체를 부분적으로 제공할 수 있다. 습식 화학 에칭법, 건식 플라즈마 에칭법 및 습식 화학 에칭법과 건식 플라즈마 에칭법의 조합을 포함하지만, 이에 한정되는 것은 아니다.
마지막으로 도 6은 도 5에 도시된 개구부(A")에 위치되어 형성되는 컨택트 비아(28')를 도시한다. 도 1에 도시된 컨택트 비아(28)와 유사하게, 도 6에 도시된 컨택트 비아(28')도, 특히 화학 기계 연마 평탄화법과 같은 블랭킷 층 증착 및 평탄화법을 이용해서 형성될 수 있다.
도 6은 본 발명의 실시예 1을 포함하는 본 발명의 특정 실시예에 따른 반도체 구조체의 개략 단면도를 나타내고 있다. 이 반도체 구조체는 수직형 금속-절연체-금속 캐패시터를 포함한다. 수직형 금속-절연체-금속 캐패시터에서는, 게이트(16)(즉, 게이트 물질층)(반도체 기판(10) 위의 절연 영역(12) 상에 위치된 게이트 유전체(14)의 위에 위치됨)가 캐패시터 플레이트를 포함하고 있다. 수직형 금속-절연체-금속 캐패시터에서는, 게이트(16)에 측방향으로 인접해서 위치되어 접하고 있는 균일한 두께의 제 1 스페이서(18)가 캐패시터 유전체를 포함하고 있다. 마지막으로, 수직형 금속-절연체-금속 캐패시터에서는, 제 1 스페이서(18) 측부에 인접해서 위치되어 접하고 있는 컨택트 비아(28')가 다른 캐패시터 플레이트를 포함하고 있다.
전술한 실시예에 따른 수직형 금속-절연체-금속 캐패시터는, 수직형 금속-절연체-금속 캐패시터의 수직 치수의 범위 내에서, 설계된 반도체 기판(10)의 최소 면적을 차지한다는 이점이 있다. 이 수직형 금속-절연체-금속 캐패시터는 하나의 반도체 기판 상에서 금속 산화물 반도체 전계 효과 트랜지스터와 동시에 제조될 수 있다는 추가적인 이점도 있다.
도 7a 및 도 7b는 도 6에 도시된 개략 단면도의 반도체 구조체와 관련된 반도체 구조체의 개략 단면도 및 개략 평면도를 도시한다.
도 7a는 반도체 구조체의 개략 단면도를 나타내고 있으며, 이는 전반적으로 도 6에 도시된 개략 단면도의 반도체 구조체에 대응하지만, 도 6에 도시된 제 1 금속-절연체-금속 캐패시터(MIM1)에 더해서, 도 7a는 제 1 금속-절연체-금속 캐패시터(MIM1)와 거울 대칭하는 제 2 금속-절연체-금속 캐패시터(MIM2)를 도시하고 있다. 도 7a의 반도체 구조체를 제조하는 처리 순서는, 도 2에 도시된 바와 같은 하나의 독립된 단일 더미 금속 산화물 반도체 전계 효과 트랜지스터(DFET)가 아닌, 2개의 각각의 더미 금속 산화물 반도체 전계 효과 트랜지스터(DFET)에 대해 처리가 시작된다는 점을 제외하면, 도 6의 반도체 구조체를 제조하는 처리 순서와 같다.
도 7b의 개략 평면도는 게이트(16), 게이트(16)를 완전히 둘러싸도록 위치되어 형성된 제 1 스페이서(18) 및 제 1 스페이서(18)를 부분적으로 둘러싸도록 위치되어 형성된 제 2 스페이서(20)를 도시하고 있다. 도 7b는 마지막으로 컨택트 비아(28", 28''')를 도시하고 있으며, 이는 도 7b에 도시된 다른 나머지 구조체처럼 레벨간 유전체(26") 아래에 위치되는 것이 아니라, 레벨간 유전체(26")를 관통하고 있다. 분명하게 도시하기 위해서 도 7b에서, 라이너 층(24")은 생략했다.
도 7a 및 도 7b에 도시된 복수의 금속-절연체-금속 캐패시터(MIM1, MIM2)는 도 6에 도시된 단일 금속-절연체-금속 캐패시터(MIM1)의 장점을 모두 갖고 있지만, 분명히 추가 캐패시턴스가 존재한다.
도 8a 및 도 8b는 본 발명의 다른 실시예에 따른 반도체 구조체의 개략 단면도 및 개략 평면도를 도시하고 있다. 본 발명의 다른 실시예는 본 발명의 실시예 2를 포함한다. 본 발명의 이 특정 실시예 2에 따른 특정 반도체 구조체는 도 7a, 도 7b 혹은 도 6의 개략 단면도 및 평면도에 도시된 본 발명의 실시예 1과 관련되어 있다. 그러나, 도 8a 및 도 8b의 개략 단면도 및 평면도에서, 도 7a, 도 7b 및 도 6에 도시된 제 1 스페이서(18)는, 게이트(16) 부근에 위치되어 형성된 제 1 서브층(18a) 및 게이트(16)으로부터 이격되어 그 위에 위치되어 형성된 제 2 서브층(18b)을 포함한다.
실시예 2에서는, 약 2 내지 약 50 나노미터의 두께를 가진 제 1 서브층(18a)이 도 6, 도 7a 및 도 7b에 도시된 제 1 스페이서(18)를 이루는 유전체 물질과 같은 유전체 물질을 포함하고 있지만, 이에 한정되는 것은 아니다. 실시예 2에서는 또한, 약 5 내지 약 100 나노미터의 두께를 가진 제 2 서브층(18b)이 도전성 물질을 포함하는 것으로 되어 있다. 이러한 도전성 물질은 일반적으로 게이트(16)를 이루는 물질과 같은 도전성 물질로 이루어질 수 있다.
실시예 2에서, 도전성 물질을 포함하는 제 2 서브층(18b)은 원래 도전성 물질로 형성되지만, 다른 방안으로 추가적인 비도전성 물질의 인시츄(in-situ) 처리 결과로서 형성될 수도 있다. 이러한 추가적인 비도전성 물질의 인시츄 처리는, 예컨대, 비도전성 실리콘 물질을 포함하는 제 2 서브층(18b)을 규화 처리해서 제 2 서브층(18b)용 도전성 규화 물질을 제공하는 규화 처리를 포함하지만, 이는 단지 예시일 뿐, 이에 한정되는 것은 아니다. 도전성 물질을 포함하는 제 2 서브층(18b)이 원래의 도전성 물질로 형성되던지, 도전성 물질로 인시츄 형성되던지 상관없이, 이는 도 1에 도시된 개략 단면도의 전계 효과 트랜지스터(FET)와 같은, 동시에 형성된 전계 효과 트랜지스터로부터 도전성 물질의 일부를 제거하는 것이 바람직하다.
실시예 1의 설명에서 언급한 이점 이외에, 도 8a 및 도 8b에 도시된 개략 단면 및 평면도의 반도체 구조체는, 제 2 보조 스페이서(18b)가 더 큰 캐패시턴스 접촉 면적, 그리고 이에 따른 더 높은 캐패시턴스를 제공한다는 이점을 제공한다.
본 발명의 바람직한 실시예가 본 발명을 한정하는 것이 아닌 본 발명의 예로서 제공되었다. 바람직한 실시예에 따른 금속-절연체-금속 캐패시터를 포함하는 반도체 구조체의 방법, 물질, 구조 및 치수에 대한 수정 및 변형이, 본 발명에 따른 또한 첨부된 청구항에 따른 금속-절연체-금속 캐패시터 및 그 제조 방법을 제공하면서, 이루어질 수 있다.
도 1은 본 발명의 특정 실시예에 따른 금속-절연체-금속 캐패시터를 제조하는데 사용될 수 있는 구성 요소 구조를 가진, 금속 산화물 반도체 전계 효과 트랜지스터를 포함하는 반도체 구조체의 개략 단면도,
도 2 내지 도 6은, 본 발명의 특정 실시예에 따른 금속-절연체-금속 캐패시터 구조체를 포함하는 반도체 구조체 제조시의, 연속하는 적층화, 선택 에칭 및 컨택트 비아 백필링 처리(backfilling process)의 결과를 나타내는 일련의 개략 단면도
도 7a 및 도 7b는 도 6에 도시된 개략 단면도의, 본 발명의 특정 실시예의 금속-절연체-금속 캐패시터와 관련된 금속-절연체-금속 캐패시터를 포함하는 반도체 구조체의 개략 단면도 및 개략 평면도,
도 8a 및 8b는 본 발명의 다른 특정 실시예에 따른 금속-절연체-금속 캐패시터를 포함하는 반도체 구조체의 개략 단면도 및 개략 평면도를 도시하는 도면이다.

Claims (10)

  1. 반도체 기판 상에 위치된 유전성 절연 영역과,
    상기 유전성 절연 영역 상에 위치된 게이트 유전체와,
    상기 게이트 유전체 상에 위치된 게이트와,
    상기 게이트의 측벽에 측방향으로(laterally) 인접해서 위치된 균일한 두께의 스페이서와,
    상기 균일한 두께의 스페이서의 측벽에 측방향으로 인접해서 위치된 컨택트 비아(a contact via)
    를 포함하는 반도체 구조체.
  2. 제 1 항에 있어서,
    상기 균일한 두께의 스페이서는 상기 절연 영역과 접촉하는 반도체 구조체.
  3. 제 1 항에 있어서,
    상기 컨택트 비아는 상기 절연 영역과 접촉하는 반도체 구조체.
  4. 제 1 항에 있어서,
    상기 게이트 유전체는 상기 절연 영역 상에만 위치되고,
    상기 게이트는 상기 게이트 유전체 상에 정렬되어 위치되는
    반도체 구조체.
  5. 제 1 항에 있어서,
    상기 균일한 두께의 스페이서는 상기 게이트의 측벽에 측방향으로 근접해서(adjoining) 위치되고,
    상기 컨택트 비아는 상기 균일한 두께의 스페이서의 상기 측벽에 측방향으로 근접해서 위치되는
    반도체 구조체.
  6. 제 1 항에 있어서,
    상기 균일한 두께의 스페이서는 유전체 물질로 이루어지는 반도체 구조체.
  7. 제 1 항에 있어서,
    상기 균일한 두께의 스페이서는, 상기 게이트에 가깝게 위치된 유전체 물질의 서브층 및 상기 게이트로부터 이격되어 위치된 도전성 물질의 서브층을 포함하는 반도체 구조체.
  8. 제 1 항에 있어서,
    상기 컨택트 비아에 측방향으로 인접해서 위치되고, 상기 균일한 두께의 스페이서로부터 분리되어 위치되는 추가적인 균일한 두께의 스페이서와,
    상기 추가적인 균일한 두께의 스페이서에 측방향으로 인접해서 위치되고, 상기 컨택트 비아로부터 분리되어 위치되는 추가 게이트
    를 더 포함하는 반도체 구조체.
  9. 반도체 구조체를 제조하는 방법으로서,
    반도체 기판 위에 위치된 유전체 절연 영역을 포함하는 반도체 구조체를 마련하는 단계와,
    상기 유전체 절연 영역 상에 형성된 게이트 유전체와, 상기 게이트 유전체 상에 형성된 게이트와, 상기 게이트의 측벽에 측방향으로 인접해서 형성된 균일한 두께의 스페이서와, 상기 균일한 두께의 스페이서 상에 형성된 스페이서 형상의 스페이서를 포함하는 더미 전계 효과 트랜지스터를 상기 절연 영역 상에 형성하는 단 계와,
    상기 균일한 두께의 스페이서로부터 스페이서 형상의 스페이서의 일부를 완전히 제거하는 단계와,
    상기 균일한 두께의 스페이서의 노출된 부분 상에 컨택트 비아를 형성하는 단계
    를 포함하는 반도체 구조체 제조 방법.
  10. 제 9 항에 있어서,
    상기 절연 영역 상에 상기 더미 전계 효과 트랜지스터를 형성하는 단계에서는, 상기 절연 영역 상에 추가 더미 전계 효과 트랜지스터를 형성하고,
    상기 제거 단계에서는, 상기 더미 전계 효과 트랜지스터 및 상기 추가 더미 전계 효과 트랜지스터 내의 상기 균일한 두께의 스페이서로부터 상기 스페이서 형상의 스페이서의 일부를 완전히 제거하며,
    상기 컨택트 비아 형성 단계에서는, 상기 더미 전계 효과 트랜지스터 및 상기 추가 더미 전계 효과 트랜지스터 내의 상기 균일한 두께의 스페이서 중 노출된 부분 상에 상기 컨택트 비아를 형성하는
    반도체 구조체 제조 방법.
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