KR20040015184A - 신규한 디램 액세스 트랜지스터 - Google Patents

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Abstract

리세스드 게이트 구조물들을 구비하는, DRAM 액세스 트랜지스터와 같은 메모리 장치를 제조하는 방법이 개시된다. 트랜지스터 홈들이 패터닝 되고 실리콘 니트라이드 층으로 에칭된 이후 반도체 기판 위에 고립(isolation)을 위한 필드 산화(field oxide) 영역들이 제일 먼저 형성된다. 그런 다음 트랜지스터 홈들과 인접한 상기 필드 산화 영역들은 리세스(recess) 되므로, 게이트 구조물의 형성을 위하여 뒤이어 증착되는 폴리실리콘은, 인접하고 또한 상승된 실리콘 니트라이드 구조물에 대응하여 제거될 수 있다.

Description

신규한 디램 액세스 트랜지스터{Novel DRAM Access Transistor}
통상적인 다이내믹 랜덤 액세스 메모리 셀은, 금속 산화물 반도체형 전계 효과 트랜지스터(Metal Oxide-Semiconductor Field Effect Transistor : MOSFET)와 같은 액세스 장치에 결합되는 전하 저장 커패시터(charge storage capacitor)(또는 셀 커패시터)를 구비한다. 상기 MOSFET은 전하를 커패시터에 인가하거나 제거하는 기능을 함으로써, 축적된 전하에 의해 정의되는 논리상태(logical state)에 영향을 미친다. 커패시터에 축적되는 전하의 량은 전극(electrode)(또는 저장 노드(storage node)) 영역과 간전극(interelectrode) 간격에 의해 결정된다. 운전 전압, 누설율(leakage rate), 재생율(refresh rate) 등과 같은 DRAM의 운전조건은 통상 소정의 최소 전하가 커패시터에 의해 축적되도록 한다.
더 많은 메모리 용량을 달성하기 위한 계속적인 경향에 있어서, 저장 셀들의 패킹(packing)이 증가하여야 하지만, 각 셀은 필요로 하는 커패시턴스 레벨을 유지할 것이다. 만일 확장된 메모리 어레이 장치들의 다음 세대들이 성공적으로 생산되려면, 이는 DRAM 제조 기술의 중대한 과제이다. 최근, 셀 커패시터의 패킹 밀도의 증가 및/또는 트랜지스터 크기를 동시에 감소시키려는 시도들이 이루어지고 있으나, 아직 충분한 결과를 얻지 못하고 있다. 예를 들어, 집적 밀도를 증가시키기 위하여 기판(substrate) 및 소스/드레인 영역의 상부에 형성되는 트랜지스터 게이트 전극의 길이를 줄이는 것이 하나의 접근방법이다. 그러나, 불행하게도 문턱 전압(threshold voltage)의 감소 및/또는 펀치-스루(punch-through) 현상과 같은 소위 숏 채널 효과(shot channel effect)가 일어날 수 있다. 주지된 스케일링(scaling) 방법이 상술한 문제점을 극복하는데 효과가 있다. 그러나, 이러한 방법은 기판 밀도를 증가시키고 공급 전압의 감소를 요구하며, 이는 다시 전기 노이즈에 관한 여유의 감소와 문턱 전압에서의 불안정을 초래한다.
따라서, 숏 채널 효과의 발생을 방지할 뿐만 아니라 반도체 회로의 집적도를 증가시킬 수 있는 MOS 반도체 장치들의 개선된 제조 방법이 요구된다.
본 발명은 다이내믹 랜덤 액세스 메모리(Dynamic Random Access Memory : DRAM) 셀(cell)에 관한 것으로서, 특히 그의 새로운 제조공정에 관한 것이다.
도 1은 본 발명의 방법에 따른 DRAM 액세스 트랜지스터가 형성되는 반도체 장치의 일부를 나타낸 사시도.
도 2는 도 1의 장치의 사시도로서, 도 1의 다음 공정 단계를 나타낸 도면.
도 3은 도 1의 장치의 사시도로서, 도 2의 다음 공정 단계를 나타낸 도면.
도 4는 도 1의 장치의 사시도로서, 도 3의 다음 공정 단계를 나타낸 도면.
도 5는 도 1의 장치의 사시도로서, 도 4의 다음 공정 단계를 나타낸 도면.
도 6은 도 1의 장치의 사시도로서, 도 5의 다음 공정 단계를 나타낸 도면.
도 7은 도 1의 장치의 사시도로서, 도 6의 다음 공정 단계를 나타낸 도면.
도 8은 도 7에서 8-8'선을 따라 자른 단면도.
도 9는 도 7에서 9-9'선을 따라 자른 단면도.
도 10은 도 7에서 10-10'선을 따라 자른 단면도.
도 11은 도 10의 다음 공정 단계에서의 도 10의 장치의 단면도.
도 12는 도 11의 다음 공정 단계에서의 도 10의 장치의 단면도.
도 13은 도 12의 다음 공정 단계에서의 도 10의 장치의 단면도.
도 14는 도 7에서 14-14'선을 따라 자른 단면도로서, 도 12의 다음 공정 단계를 나타낸 도면.
도 15는 도 7에서 15-15'선을 따라 자른 단면도로서, 도 13의 다음 공정 단계를 나타낸 도면.
도 16은 도 13의 다음 공정 단계에서의 도 10의 장치의 단면도.
도 17은 본 발명의 제 1 실시예에 따른, 도 16의 다음 공정 단계에서의 도 10의 장치의 단면도.
도 18은 본 발명의 제 2 실시예에 따른, 도 16의 다음 공정 단계에서의 도 10의 장치의 단면도.
도 19는 도 18의 다음 공정 단계에서의 도 18의 장치의 단면도.
도 20은 도 19의 다음 공정 단계에서의 도 18의 장치의 단면도.
도 21은 도 20의 다음 공정 단계에서의 도 18의 장치의 단면도.
도 22는 도 21의 다음 공정 단계에서의 도 18의 장치의 단면도.
도 23은 본 발명의 방법에 따라 제조된 DRAM 액세스 트랜지스터를 구비한 컴퓨터 시스템을 나타낸 도면.
본 발명은 DRAM 액세스 트랜지스터와 같은, 리세스드(recessed) 게이트 구조를 가지는 메모리 장치의 제조 방법을 제공한다. 트랜지스터 홈들이 패터닝 되고 실리콘 니트라이드 층으로 에칭된 이후 반도체 기판 위에 고립(isolation)을 위한 필드 산화(field oxide) 영역들이 제일 먼저 형성된다. 그런 다음 트랜지스터 홈들과 인접한 상기 필드 산화 영역들은 리세스(recess) 되므로, 게이트 구조물의 형성을 위하여 뒤이어 증착되는 폴리실리콘은, 인접하고 또한 상승된 실리콘 니트라이드 구조물에 대응하여 제거될 수 있다.
본 발명의 여러 가지 장점과 특징들은 본 발명의 전형적인 실시예를 나타내는 상세한 설명과 첨부된 도면으로부터 더욱 명백해질 것이다.
이하의 상세한 설명에서는, 본 발명이 적용될 수 있는 다양한 특정의 전형적인 실시예들이 언급된다. 이러한 실시예들은 본 발명이 속하는 분야의 기술자들이 본 발명을 실시할 수 있도록 충분히 상세하게 설명되며, 다른 실시예들도 적용 가능하며, 구조적, 논리적, 그리고 전기적인 변화들이 가능하다는 점도 이해될 수 있을 것이다.
이하의 설명에서 사용되는 "웨이퍼" 또는 "기판(substrate)"이라는 용어는, 노출된 반도체 표면을 구비하는 소정의 반도체에 기초한 구조물을 포함할 수 있다. 웨이퍼 및 구조물은, 실리콘 온 인슐레이터(silicon-on insulator : SOI), 실리콘 온 사파이어(silicon-on sapphire : SOS), 불순물 주입 및 비주입(doped and undoped) 반도체, 베이스 반도체 기초에 의해 지지되는 실리콘의 에피택셜 층(epitaxial layer)들, 그리고 다른 반도체 구조물들을 포함하는 것으로 이해되어야 한다. 반도체는 실리콘을 기반으로 할 필요는 없다. 반도체는 실리콘-게르마늄, 게르마늄 또는 갈륨 비소(gallium arsenide)일 수 있다.
유사한 구성요소들을 유사한 참조 번호에 의해 나타낸 도면을 참조하면, 도 1 내지 도 22는 본 발명의 전형적인 실시예에 따라 제조되는 액세스 트랜지스터들을 구비한 DRAM 메모리 장치(100)(도 22)를 나타내는 것이다. 도 1은 반도체 기판(10)과, 그 위에 통상적인 반도체 제조공정 기술에 따라 두께가 대략 50 내지 200 옹스트롬(Å)인 얇은 열 성장 산화층(12)이 형성된 것을 나타낸 것이다. 다음으로 기판(10) 및 산화층(12) 위에는, 대략 100 내지 1000 옹스트롬의 두께로 실리콘 니트라이드(Si3N4) 층(14)(도 1)과 같은 절연층(14)이 적층된다. 실리콘 니트라이드 층(14)은, 화학기상증착(Chemical Vapor Deposition : CVD)에 의한 스퍼터링(sputtering)이나, 전자가속공명(electron cyclotron resonance) 플라즈마강화 CVD(Plasma Enhanced CVD : PECVD)에 의한 저온 증착법, 그 외의 다른 공지된 증착 방법에 의해 형성될 수 있다. 비록 본 실시예에서는 절연층(14)이 실리콘 니트라이드 층(14)으로 형성된 것을 나타내고 있으나, 절연층(14)은, 예로서 실리콘 산화물 또는 다른 절연물질로 형성될 수도 있는 것으로 이해되어져야 하며, 따라서 본 발명은 실리콘 니트라이드를 사용하는 것에 한정되지 않는 것이다.
다음으로, 실리콘 니트라이드 층(14)은 그 위에 대략 1,000 내지 10,000 옹스트롬의 두께로 형성된 포토레지스트 층(15)(도 2)에 의하여 패턴화 된다. 포토레지스트 층(15)은 마스크(미도시)에 의해 패턴화 되고, 실리콘 니트라이드 층(14)은, 도 3에 도시된 바와 같이, 대략 1,000 내지 2,000 옹스트롬의 폭(W)을 가지는 다수의 실리콘 니트라이드 기둥(18)들과 고립용 얕은 트렌치(shallow trench for isolation : STI)(20)을 얻을 수 있도록 패턴화 된 포토레지스트를 통하여 이방성 식각된다. 고립용 얕은 트렌치(20)을 얻기 위하여, 실리콘 니트라이드 층(14), 산화층(12) 및 기판(10)은 대략 1,000 내지 10,000 옹스트롬의 깊이, 바람직하게는 대략 5,000 옹스트롬의 깊이로 모두 식각된다. 고립용 얕은 트렌치(20)의 형성에 후속하여, 포토레지스트 층(15)은 예를 들어 산소 플라즈마와 같은 통상적인 기술에 의하여, 또는 포토레지스트를 깎아내기 위한 자외선(UV) 조사로 기판(10)을 비춤으로써 제거되어, 도 4에서와 같은 구조가 얻어진다.
고립용 얕은 트렌치(20)의 형성(도 3 내지 도 4)이 완료된 후, 도 5에 도시된 바와 같이, 상기 트렌치들에는 고립 유전체(isolation dielectric)(21)가 채워진다. 고립(isolation)에 적합한 것이라면 어떠한 유전체도 트렌치(20)을 채우는데 사용될 수 있다. 전형적인 실시예에서, 트렌치(20)들은 좁은 트렌치들을 효과적으로 채우데 매우 적합한 재료인 고밀도 플라즈마(HDP) 산화물로 채워진다. 이 대신, 상기 트렌치(20)들에 고립 유전체(21)가 채워지기 전에, 상기 트렌치들 바닥의 모서리를 반반하게 하고 후에 상기 트렌치들에 채워질 유전체 내의 스트레스(stress)를 감소시키기 위하여, 예를 들어 산화물 또는 실리콘 니트라이드로 이루어진 절연층(미도시)이 상기 트렌치의 측벽들 상에 형성될 수 있다.
이하 도 6을 참조한다. 실리콘 니트라이드 기둥(18)들은 고립 유전체(21)에 인접한 영역 A와 트랜지스터 홈(22)들을 형성하도록 패턴화 되고 식각된다. 실리콘 니트라이드 층(14), 산화층(12) 및 기판(10)은, 후술하는 바와 같이 이후 DRAM 메모리 장치(100)(도 22)의 게이트 구조물들이 형성될 공간인 트랜지스터 홈(22)들을 얻도록, 반응이온식각(reactive ion etching)에 의해 대략 1,000 내지 10,000 옹스트롬의 깊이로 모두 식각된다. 트랜지스터 홈(22)의 형성을 위하여, 기판(10)은 대략 500 내지 5,000 옹스트롬의 깊이 λ(도 6)만큼 식각된다.
트랜지스터 홈(22)(도 6)과 영역 A(도 6)의 형성이 완료된 이후, 도 7에 도시된 바와 같이, 고립 유전체(21)는 고립 영역 B에 인접한 리세스드 구조물(recessed structure)(24)을 얻기 위하여 선택에칭용액(selective etchant)에 의하여 부분적으로 식각된다. 고립 유전체(21)는 예를 들어 플라즈마 에칭과 같은 방향 에칭(directional etching) 공정에 의하여 대략 500 내지 3,000 옹스트롬의 깊이 δ(도 7) 만큼 식각된다. 이하에서 설명되는 바와 같이, 고립 유전체(21)는 그 다음에 증착되는 폴리실리콘(polysilicon)이 실리콘 니트라이드층(14)으로부터의 잔여 실리콘 니트라이드에 대응하여 화학 기계적으로 연마되도록 리세스(recess) 되는 것이다. 본 발명의 더욱 명확한 이해를 위하여, 리세스드 구조물(24)(도 7)과 고립 영역(B)(도 7)의 단면도가 트랜지스터 홈(22)들과 관련하여 도 8 및 도 9에 도시되어 있다.
도 10은 선 10-10'을 따라 자른 도 7의 구조물의 단면도로서, 영역 A와 트랜지스터 홈(22)을 나타낸다. 여기서, 트랜지스터 게이트 구조 형성을 위한 제조공정 단계들은 통상적인 반도체 제조공정 기술에 따라 진행된다. 이러한 공정으로서, 도 11에 도시된 바와 같이, 박막 게이트 산화층(thin gate oxide layer)(29)이 트랜지스터 홈(22)의 측벽과 바닥면 상에 제일 먼저 형성된다. 상기 박막 게이트 산화층(29)은, 대략 600℃ 내지 1,000℃ 사이의 온도의 산소 분위기(oxygen ambient)에서, 대략 30 내지 100 옹스트롬의 두께로, 열적으로 성장될 수 있다.
이후 기판(10)의 트랜지스터 홈(22)과 리세스드 구조물(24)뿐만 아니라 영역 A, B 전체 위에 폴리실리콘 층(30)(도 12)이 형성된다. 상기 폴리실리콘 층(30)은, 대략 300℃ 내지 700℃의 온도에서 저압 화학기상증착(LPCVD) 과정을 통하여 상기 박막 게이트 산화층(29) 위에 증착될 수 있다. 이러한 증착이 완료된 후, 도 13에 도시된 바와 같이, 폴리실리콘 게이트 층(32)이 형성되도록, 폴리실리콘 층(30)은 영역 A의 실리콘 니트라이드 층(14)의 평평한 표면 아래 또는 근처까지 평탄화 된다. 평탄화에는 화학 기계적 연마(chemical mechanical polishing : CMP)가 이용될 수 있으나, 원하는 경우 다른 적합한 방법들도 물론 사용될 수 있을 것이다. 폴리실리콘의 CMP가 어떻게 니트라이드 층(14)에서 멈출 수 있는지에 대한 더 명확한 이해를 위하여, 도 14 및 도 15가 참조될 수 있다. 도 14 및 도 15는 각각 도 7에서 선 14-14' 및 15-15'를 따라 자른 단면도로서, 전도층(30)의 증착과 연마가 완료된 후의 상태를 나타내고 있다.
도 16은 폴리실리콘 게이트 층(32)들과 대략 100 내지 500 옹스트롬으로 식각된 박막 게이트 산화층(29)의 일부분들을 가지는 도 13의 구조물을 나타낸 것이다. 도 16에는, 리세스드 영역(34)과 폴리실리콘 게이트(33) 얻기 위하여, 상기 폴리실리콘 게이트 층(32)들과, 상기 박막 게이트 산화층(29)의 일부분들이, 영역 A의 실리콘 니트라이드(14)까지 선택적으로 식각된 것이 도시되어 있다.
본 발명의 전형적인 실시예에서는, 도 16에서의 리세스드 영역(34)을 완전히 채우도록 폴리실리콘 게이트(33) 위에 유전층(dielectric layer)(35)(도 17)이 형성된다. 상기 유전층(35)은, 예로서 산화물질을 포함할 수 있으며, 예로서 CMP에 의한 연마가 뒤따르는 통상적인 증착 방법들에 의해 형성될 수 있다.
이 대신에, 폴리실리콘 게이트(33) 위에는 실리사이드(silicide)(미도시)를 형성할 수 있는 금속층이 대략 200 내지 500 옹스트롬의 두께로 형성될 수도 있다. 증착을 위하여, 알에프(RF) 또는 디씨(DC)에 의한 스퍼터링이 적용될 수도 있고, CVD와 같은 이와 유사한 다른 방법들도 사용될 수 있다. 실리사이드를 형성할 수 있는 금속의 증착이 완료된 이후, 기판(10)에는 질소 분위기를 이용하여 대략 600℃ 내지 850℃로 통상 10 내지 60초 동안 급속 열 어닐(rapid thermal anneal : RTC)이 가해짐으로써, 폴리실리콘 게이트(33)와 직접 접촉하는 상기 금속은 실리사이드로 변형된다. 도 18에 도시된 바와 같이, 실리사이드 영역(37)은 폴리실리콘게이트(33)의 상단에서 전도 영역을 형성한다. 리팩토리 금속(refactory metal)은 실리사이드로서 낮은 저항과 낮은 고유저항을 가지는 것이 바람직하다. 그러나, 상기 리팩토리 금속 실리사이드는 티타늄, 코발트, 텅스텐, 탄탈룸, 몰리브덴, 및 백금을 포함하는(그러나 이에 한정되지는 아니하는) 소정의 리팩토리 금속으로 이루어진다.
소정의 무반응 금속이 선택 에칭 용액으로 제거된 후, 영역 A의 니트라이드 부분들이 예로서 에칭에 의해 제거되어(도 19), DRAM 메모리 장치(100)의 게이트 스택(gate stack)(90)(도 20)의 형성이 완료된다. 이하 게이트 스택(90)의 완성을 위한 후속 제조공정의 단계들이 폴리실리콘 게이트(33) 위에 형성된 실리사이드 영역(37)을 언급하고 예시할 것이지만, 본 발명은 이러한 실시예에 한정되지 않는다는 것이 이해되어져야 하며, 도 17의 유전 물질(35)과 같은 폴리시리콘 게이트 위에 형성되는 유전 물질로 이루어진 게이트 스택들의 형성과 같은 다른 실시예도 물론 예상될 수 있을 것이다. 어떠한 경우이던, 캡 영역(cap region)(60)(도 20)이 실리사이드 영역(37) 위에 형성되도록, 캡 물질(cap material)은 기판(10) 위에 증착되고 기판의 상면은 평탄화 된다. 상기 캡 물질은 실리콘 니트라이드 또는 실리콘 산화물과 같은 실리콘 유전체로 형성될 수 있으며, 티오스(TEOS) 또는 카바이드가 사용될 수도 있다.
이때, 각각 게이트 산화층(29), 폴리실리콘 게이트(33), 실리사이드 영역(37) 및 니트라이드 캡(60)을 구비하는 리세스드 게이트 스택(recessed gate stack)(90)(도 20)들이 형성된다. 상기 리세스드 게이트 스택(90)들은, 상기 게이트 구조물들이 상기 게이트 스택들에 의해 경계가 정해진 인접한 트랜지스터들의 소스 영역(92)(도 21)들과 드레인 영역(94)(도 21)의 도판트(dopant) 주입을 막는데 필요한 통상적인 주입공정(implant process)에 이용될 수 있다.
이어지는 제조공정의 다음 단계는, 도 21에 도시된 바와 같은 니트라이드 스페이서(nitride spacer)(95a, 95b)들의 형성단계이다. 니트라이드 스페이서(95a, 95b)에 의해 보호되는 상기 리세스드 게이트 스택(90)들에는, 예로서 BPSG(Boron Phosphorus Silicate Glass)와 같은 산화층(93)을 통하여 반도체 기판(10) 내로 향하는 컨덕터 및/또는 커패시터용 접점 개구부들을 형성하는, 통상적인 공정 단계가 실행된다. 그리고, 도 22에 도시된 바와 같이, 컨덕터(96) 및 커패시터(97) 그리고 DRAM 메모리장치(100)와 같은 반도체 장치의 제조에 필요한 다른 연결 구조물들을 형성하기 위한 다른 통상적인 공정 단계들이 수행될 수 있다.
본 발명의 실시예에 따라 형성된 상기 리세스드 게이트 스택(90)(도 20 내지 도 22)은, 도 23에 도시된 바와 같이, 예를 들어 DRAM 메모리 장치(100)와 같은 메모리 회로(448)를 구비하는 프로세서 기반(processor-based) 시스템(400)과 같은 소정의 집적회로 구조물에 사용될 수 있다. 컴퓨터 시스템과 같은 프로세서 시스템은, 통상적으로 버스(452)를 통하여 입력/출력(I/O) 장치(446)와 연결되는, 마이크로프로세서, 디지털 시그널 프로세서, 또는 다른 프로그래머블 디지털 로직 장치(programable digital logic device)와 같은 중앙처리장치(CPU)(444)를 구비한다. 상기 메모리(448)는 버스(452)를 통하여 상기 시스템과 연결된다.
이상의 설명과 도면들은 단지 본 발명의 특징과 장점을 달성하기 위한 전형적인 실시예를 나타낸 것으로 이해되어야 한다. 특정한 공정 조건들과 구조들로의 변형과 치환은 본 발명의 사상과 범위를 벗어나지 않으면서 이루어질 수 있다. 따라서, 본 발명은 상술한 설명과 도면에 의해서 한정되지 아니하며, 첨부된 청구범위에 의해서만 한정되는 것이다.

Claims (35)

  1. 반도체 기판 위에 절연층을 형성하는 단계;
    상기 반도체 기판에 제 1 세트의 트렌치들을 형성하고, 상기 절연층 내로 연장시키는 단계;
    고립 트렌치를 형성하기 위하여 상기 제 1 세트의 트렌치들을 절연물질로 채우는 단계;
    상기 반도체 기판에 상기 제 1 세트의 트렌치들과 수직한 방향으로 상기 절연층을 통하여 연장되는 제 2 세트의 트렌치들을 형성하는 단계;
    상기 제 2 세트의 트렌치들과 인접하는 리세스드 고립 트렌치들을 형성하기 위하여 상기 고립 트렌치들의 영역들을 식각하는 단계;
    상기 제 2 세트의 트렌치들 내에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막과 상기 리세스드 고립 트렌치들 위에 전도층을 형성하는 단계; 및
    전도 게이트를 형성하기 위하여 상기 리세스드 고립 트렌치에 대응하여 상기 전도층을 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 장치용 게이트 구조물의 제조방법.
  2. 제 1 항에 있어서, 상기 전도층 위에 보호층을 형성하는 단계를 더 포함하는것을 특징으로 하는 제조방법.
  3. 제 1 항에 있어서, 상기 반도체 기판과 상기 절연층 사이에 산화층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
  4. 제 1 항에 있어서, 상기 제 1 세트의 트렌치들은 대략 1,000 내지 10,000 옹스트롬의 깊이로 식각되는 것을 특징으로 하는 제조방법.
  5. 제 1 항에 있어서, 상기 제 2 세트의 트렌치들은 대략 1,000 내지 10,000 옹스트롬의 깊이로 식각되는 것을 특징으로 하는 제조방법.
  6. 제 1 항에 있어서, 상기 제 2 세트의 트렌치들은 상기 반도체 기판을 통하여 대략 500 내지 5,000 옹스트롬의 깊이로 식각되는 것을 특징으로 하는 제조방법.
  7. 제 1 항에 있어서, 상기 고립 트렌치들의 영역들을 식각하는 것은 상기 절연물질을 플라즈마 에칭하는 것을 포함하는 것을 특징으로 하는 제조방법.
  8. 제 7 항에 있어서, 상기 절연 물질은 대략 500 내지 3,000 옹스트롬으로 식각되는 것을 특징으로 하는 제조방법.
  9. 제 1 항에 있어서, 상기 전도층은 폴리실리콘으로 형성되는 것을 특징으로 하는 제조방법.
  10. 제 1 항에 있어서, 상기 전도층은 증착에 의하여 형성되는 것을 특징으로 하는 제조방법.
  11. 제 1 항에 있어서, 리세스드 전도 게이트를 형성하기 위하여 상기 전도 게이트를 식각하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
  12. 제 11 항에 있어서, 상기 전도 게이트는 대략 100 내지 300 옹스트롬으로 식각되는 것을 특징으로 하는 제조방법.
  13. 제 12 항에 있어서, 상기 리세스드 전도 게이트 위에 유전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
  14. 제 12 항에 있어서, 상기 리세스드 전도 게이트 위에 실리사이드 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
  15. 제 1 항에 있어서, 상기 절연층은 실리콘 니트라이드와 실리콘 산화물로 이루어진 그룹에서 선택되는 재료로 형성되는 것을 특징으로 하는 제조방법.
  16. 제 1 항에 있어서, 상기 게이트 구조물들의 측벽에 절연 스페이서들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
  17. 제 1 항에 있어서, 상기 절연물질은 산화물질로 형성되는 것을 특징으로 하는 제조방법.
  18. 실리콘 기판 위에 절연층을 제공하는 단계와, 트랜지스터를 형성하는 단계를 포함하는 메모리 셀의 제조방법으로서,
    상기 트랜지스터는, 상기 실리콘 기판 내에 형성되는 게이트 구조물과, 상기 게이트 구조물과 인접하여 배열되는 상기 실리콘 기판내의 소스/드레인 영역과, 상기 소스/드레인 영역 위에 형성되는 커패시터를 포함하고,
    상기 게이트 구조물을 형성하는 것은,
    상기 실리콘 기판에, 상기 절연층을 통하여 연장되며 절연물질로 채워진 하나 이상의 고립 트렌치를 형성하는 단계;
    상기 실리콘 기판에, 상기 고립 트렌치와 수직한 방향으로 상기 절연층을 통하여 연장되는 하나 이상의 트랜지스터 트렌치를 형성하는 단계;
    상기 트랜지스터 트렌치와 인접하는 하나 이상의 리세스드 고립 트렌치들을 형성하기 위하여 상기 고립 트렌치들의 영역들을 식각하는 단계;
    상기 트랜지스터 트렌치 내에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 위에 전도층을 형성하고, 상기 리세스드 고립 트렌치 위로 연장시키는 단계;
    전도 게이트를 형성하기 위하여 상기 리세스드 고립 트렌치에 대응하여 상기 전도층을 연마하는 단계; 및
    상기 전도 게이트 위에 보호층을 형성하는 단계를 포함하는 것을 특징으로 하는 제조방법.
  19. 제 18 항에 있어서, 상기 고립 트렌치는 대략 1,000 내지 10,000 옹스트롬의 깊이로 식각되는 것을 특징으로 하는 제조방법.
  20. 제 18 항에 있어서, 상기 트랜지스터 트렌치는 대략 1,000 내지 10,000 옹스트롬의 깊이로 식각되는 것을 특징으로 하는 제조방법.
  21. 제 18 항에 있어서, 상기 트랜지스터 트렌치는 상기 실리콘 기판을 통하여 대략 500 내지 5,000 옹스트롬의 깊이로 식각되는 것을 특징으로 하는 제조방법.
  22. 제 18 항에 있어서, 상기 고립 트렌치들의 영역들을 식각하는 것은 상기 절연물질을 플라즈마 에칭하는 것을 포함하는 것을 특징으로 하는 제조방법.
  23. 제 22 항에 있어서, 상기 절연물질은 대략 500 내지 3,000 옹스트롬으로 식각되는 것을 특징으로 하는 제조방법.
  24. 제 18 항에 있어서, 상기 전도층은 폴리실리콘으로 형성되는 것을 특징으로 하는 제조방법.
  25. 제 18 항에 있어서, 상기 전도층은 증착에 의하여 형성되는 것을 특징으로 하는 제조방법.
  26. 제 18 항에 있어서, 리세스드 전도 게이트를 형성하기 위하여 상기 전도 게이트를 식각하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
  27. 제 26 항에 있어서, 상기 전도 게이트는 대략 100 내지 300 옹스트롬으로 식각되는 것을 특징으로 하는 제조방법.
  28. 제 26 항에 있어서, 상기 리세스드 전도 게이트 위에 유전층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
  29. 제 26 항에 있어서, 상기 리세스드 전도 게이트 위에 실리사이드 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
  30. 제 18 항에 있어서, 상기 절연층은 실리콘 니트라이드와 실리콘 산화물로 이루어진 그룹에서 선택되는 재료로 형성되는 것을 특징으로 하는 제조방법.
  31. 제 18 항에 있어서, 상기 절연물질은 산화물질로 형성되는 것을 특징으로 하는 제조방법.
  32. 제 18 항에 있어서, 상기 게이트 구조물들의 측벽에 절연 스페이서들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 제조방법.
  33. 제 18 항에 있어서, 상기 메모리 셀은 DRAM 메모리 셀인 것을 특징으로 하는 제조방법.
  34. 제 18 항에 있어서, 상기 메모리 셀은 집적회로의 일부인 것을 특징으로 하는 제조방법.
  35. 제 18 항에 있어서, 상기 메모리 셀은 프로세서와 결합된 메모리 회로의 일부이며, 상기 프로세서와 상기 메모리 회로 중 적어도 하나는 상기 게이트 구조물을 구비하는 것을 특징으로 하는 제조방법.
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