KR20020082545A - 리플레쉬 특성 향상을 위한 디램 소자의 제조방법 - Google Patents
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Abstract
본 발명은 리플레쉬 특성을 향상시키기 위해 2단계 이온주입을 수행하는 디램 소자의 제조방법을 개시하며, 개시된 본 발명의 방법은, 스페이서를 갖는 게이트 전극과 저도핑 드레인 구조의 소오스/드레인 영역이 구비된 실리콘 기판을 제공하는 단계; 상기 스페이서를 포함한 게이트 전극과 소오스/드레인 영역 상에 버퍼막을 형성하는 단계; 상기 소오스/드레인 영역에 상기 버퍼막을 관통해서 불순물을 경사 이온주입하는 단계; 상기 버퍼막을 제거하는 단계; 상기 결과물 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 소오스 영역을 노출시키는 스토리지 노드 콘택을 형성하는 단계; 및 상기 스토리지 노드 콘택을 통해, 노출된 소오스 영역에 불순물을 이온주입하는 단계를 포함한다.
Description
본 발명은 디램 소자의 제조방법에 관한 것으로, 보다 상세하게는, 셀 크기의 감소 따른 리플레쉬(refresh) 시간의 증가를 방지할 수 있는 디램 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 디램(Dynamic Random Access Memory) 소자는 데이터를 저장해 두고 필요할 때 꺼내어 읽어 볼 수 있는 메모리 소자의 일종으로서, 스위칭 역할을 하는 모스 트랜지스터(MOS teansistor)와, 전하(Charge), 즉, 데이터를 저장하는 캐패시터(Capacitor)로 구성된 디램 셀들의 집합으로 이루어진다.
이러한 디램 소자에 있어서, 데이터의 저장은 캐패시터에 전하가 축적되어 있다는 것을 의미하며, 이상적으로 캐패시터에 축적된 전하는 소멸되지 않는다. 그러나, 캐패시터에 저장된 초기의 전하량은 모스 트랜지스터의 pn 접합 등에서 발생되는 누설 전류에 의해 소멸될 수 있으며, 결국, 데이터의 자연 소실이 발생될 수 있다.
따라서, 디램 소자는 각 디램 셀에 저장된 데이터들이 완전히 소실되기 전에, 저장된 데이터를 읽어서 그 읽어낸 정보에 맞추어 재차 초기의 전하량으로 재충전 해주어야 하는 과정이 필요하다. 이러한 저장된 셀 전하의 재충전 과정을 리플레쉬(refresh) 동작이라 부르며, 이 리플레쉬 동작을 주기적으로 반복해야만 각디램 셀에서의 데이터 저장이 유지될 수 있다. 여기서, 상기 리플레쉬 동작의 주기는 캐패시터 형성 공정과 밀접한 관련이 있으며, 통상의 디램 제조 공정에서는 스토리지 노드 콘택의 형성 후, 이온주입을 통해 상기 리플레쉬 동작의 주기를 조절하고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 디램 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 게이트 산화막(2), 폴리실리콘막(3), 텅스텐 실리사이드막(4) 및 하드 마스크막(5)을 순차적으로 형성한 상태에서, 공지된 포토리소그라피(photolithography) 공정으로 상기 막들(5, 4, 3, 2)을 패터닝해서 게이트 전극(10)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 노출된 실리콘 기판(1) 표면에 n 또는 p형의 불순물을 저농도로 이온주입하고, 질화막 증착 및 식각을 통해 상기 게이트 전극(10)의 측벽에 스페이서(11)를 형성한 상태에서, 다시 n 또는 p형의 불순물을 고농도로 이온주입함으로써, 저도핑 드레인(Lightly Doped Drain : 이하, LDD) 구조를 갖는 소오스/드레인 영역(12)을 형성한다.
다음으로, 도 1c에 도시된 바와 같이, 상기 결과물 상에 스토리지 노드 콘택 형성을 위한 제1층간절연막으로서 고온저압 절연막(high temperature low pressure dielectric : 이하, HLD)(13)과 BPSG막(14)을 차례로 증착하고, 이어서, 상기 BPSG 막(14)에 대한 열처리 및 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP)를 수행하여, 그 표면을 평탄화시킨다.
그 다음, 상기 BPSG막(14) 상에 비트라인을 형성한 상태에서, 이후에 형성될 캐패시터가 상기 비트라인과 전기적으로 절연되도록, 도 1d에 도시된 바와 같이, 상기 평탄화된 BPSG막(12) 상에 HLD막으로 이루어지는 제2층간절연막(15)을 증착하고, 이어서, 상기 제2층간절연막(15)과 제1층간절연막인 BPSG막(14)과 HLD막(13)을 식각하여 스토리지 노드 콘택(16)을 형성한다. 그리고나서, 디램 소자의 리플레쉬 특성을 향상시키기 위해, 즉, 접합 영역에서의 전계를 완화시킬 목적으로, 노출된 소오스/드레인 영역에 불순물을 이온주입한다.
그러나, 종래의 디램 소자는 스토리지 노드 콘택 형성후에 수행하는 이온주입을 통해서 접합 영역에서의 전계를 낮출 수 있으며, 이것을 통해 리플레쉬 특성을 확보할 수 있지만, 집적도 증가에 따른 셀 크기의 감소 추세에서, 전술한 바와 같은 종래의 디램 제조 공정으로는 접합 영역에서의 전계 완화를 달성하는데 한계가 있으며, 그래서, 리플레쉬 특성이 저하되는 문제점이 있다.
도 2는 종래 기술에 따라 제조된 디램 소자의 접합 영역에서의 전계를 설명하기 위한 시뮬레이션 결과 도면으로서, 보여지는 바와 같이, 접합 영역에서의 전계는 최대 0.396MeV 정도로 매우 높다. 따라서, 누설 전류가 많이 발생되어 리플레쉬 시간의 감소가 초래되며, 결국, 안정적인 리플레쉬 특성이 확보되지 못한다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 리플레쉬 특성을 향상시킬 수 있는 디램 소자의 제조방법을 제공함에, 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 디램 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 종래 기술에 따른 디램 소자의 접합 영역에서의 전계를 설명하기 위한 시뮬레이션 결과 도면.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 디램 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4는 본 발명에 따른 디램 소자의 접합 영역에서의 전계를 설명하기 위한 시뮬레이션 결과 도면.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 실리콘 기판 2 : 게이트 산화막
3 : 폴리실리콘막 4 : 텅스텐 실리사이드막
5 : 하드 마스크막 10 : 게이트 전극
11 : 스페이서 12 : 소오스/드레인 영역
13 : 고온저압절연막 14 : BPSG막
15 : 제2층간절연막 16 : 스토리지 노드 콘택
20 : 버퍼막 21,22 : 불순물
상기와 같은 목적을 달성하기 위한 본 발명의 디램 소자의 제조방법은, 스페이서를 갖는 게이트 전극과 저도핑 드레인 구조의 소오스/드레인 영역이 구비된 실리콘 기판을 제공하는 단계; 상기 스페이서를 포함한 게이트 전극과 소오스/드레인 영역 상에 버퍼막을 형성하는 단계; 상기 소오스/드레인 영역에 상기 버퍼막을 관통해서 불순물을 경사 이온주입하는 단계; 상기 버퍼막을 제거하는 단계; 상기 결과물 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 소오스 영역을 노출시키는 스토리지 노드 콘택을 형성하는 단계; 및 상기 스토리지 노드 콘택을 통해, 노출된 소오스 영역에 불순물을 이온주입하는 단계를 포함한다.
본 발명에 따르면, 소오스/드레인 영역의 형성 후에 경사 이온주입을 수행함으로써, 넓은 영역에 걸쳐 전계 완화 효과를 얻을 수 있으며, 그래서, 리플레쉬 시간을 증가시킬 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 디램 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 여기서, 도 1a 내지 도1d와 동일한 부분은 동일한 도면부호 나타낸다.
먼저, 도 3a에 도시된 바와 같이, 실리콘 기판(1) 상에 게이트 산화막(2), 도핑된 폴리실리콘막(3), 텅스텐 실리사이드막(4), 및 질화막 재질의 하드 마스크막(5)을 순차적으로 형성하고, 공지된 포토리소그라피 공정으로 상기 막들(5, 4, 3, 2)을 패터닝하여 폴리실리콘막과 실리사이드막의 적층 구조로 이루어지는 게이트 전극(10)을 형성한다.
다음으로, 도 3b에 도시된 바와 같이, 게이트 전극들(10) 사이의 노출된 실리콘 기판(1) 표면에 n 또는 p형의 불순물, 즉, 상기 실리콘 기판(1)과 반대 도전형의 불순물을 저농도로 이온주입하고, 그런다음, 질화막의 증착 및 식각을 통해 상기 게이트 전극(10)의 측벽에 스페이서(11)를 형성하며, 이어서, 스페이서(11)를 포함한 게이트 전극들(10) 사이의 실리콘 기판 표면에 이전과 동일한 도전형의 불순물을 고농도로 이온주입한 상태에서, 상기 결과물을 어닐링함으로써, 게이트 전극들(10) 사이의 실리콘 기판 영역에 LDD 구조를 갖는 소오스/드레인 영역(12)을 형성한다.
그 다음, 도 3c에 도시된 바와 같이, 상기 결과물 상에 하지층의 표면을 따라 균일한 두께로 버퍼막(20)을 증착한다. 상기 버퍼막(20)은 후속에서 수행되는 이온주입시에 소오스/드레인 영역(12)이 데미지를 받는 것을 최소화시키기 위해 형성하는 것으로서, 바람직하게, HLD막으로 형성한다. 이어서, 상기 버퍼막(20)을 관통해서 상기 스페이서(11)를 포함한 게이트 전극들(10) 사이의 소오스/드레인 영역(12)에 상기 소오스/드레인 영역(12)과 동일 도전형의 불순물(21)을 경사 이온주입한다. 이때, 상기 불순물의 경사 이온주입은 이온주입 마스크의 사용없이 평면적으로 4방향에서 각각 30°의 각도로 수행한다.
상기 불순물의 경사 이온주입은 마스크의 사용없이 수행하기 때문에 종래의디램 제조 공정에서는 달성할 수 없었던 넓은 영역에서의 전계 완화 효과를 얻을 수 있다. 또한, 상기 이온주입을 평면적으로 4방향에서 각각 30°각도로 기울여 수행하기 때문에 차광 효과(shading) 현상도 제거할 수 있다.
계속해서, 상기 경사 이온주입 후, 버퍼막을 제거한 상태에서, 도 3d에 도시된 바와 같이, 스토리지 노드 콘택 형성을 위한 제1층간절연막으로서 HLD막(13)과 BPSG막(14)을 차례로 증착한다. 그런다음, 상기 BPSG막(14)에 대한 열처리 및 CMP를 수행하여, 상기 BPSG막(14)의 표면을 평탄화시킨다.
다음으로, 상기 BPSG막(14) 상에 비트라인(도시안됨)을 형성한 상태에서, 상기 비트라인을 덮도록, 도 3d에 도시된 바와 같이, 상기 BPSG막(14) 상에 HLD막으로 이루어지는 제2층간절연막(15)을 형성하고, 상기 제2층간절연막(15)과 제1층간절연막인 BPSG막(14)과 HLD막(13)을 식각하여 소오스/드레인 영역(12), 바람직하게는, 소오스 영역을 노출시키는 스토리지 노드 콘택(16)을 형성한다. 그리고나서, 소오스 영역에서의 전계 완화를 목적으로, 노출된 소오스/드레인 영역(12)에 상기 동일 도전형의 불순물(22)을 이온주입한다.
이후, 공지된 공정을 통해 스토리지 노드 전극과 유전체막 및 플레이트 전극으로 구성되는 캐패시터를 형성한 후, 계속해서, 후속 공정을 수행함으로써, 본 발명의 디램 소자를 완성한다.
상기와 같은 공정을 통해 제조되는 본 발명의 디램 소자는 소오스/드레인 영역의 형성 후의 경사 이온주입을 통해 게이트 측벽 부분에서의 전계 완화를 이룰 수 있으며, 그래서, 리플레쉬 특성을 향상시킬 수 있다.
도 4는 본 발명에 따라 제조된 디램 소자의 접합 영역에서의 전계를 설명하기 위한 시뮬레이션 결과 도면으로서, 보여지는 바와 같이, 접합 영역에서의 전계는 최대 0.3343MeV 정도로서, 도 2에 보여지는 종래의 그것과 비교해서 더 낮은 값을 갖는다. 따라서, 누설 전류가 감소되어 리플레쉬 시간은 증가되며, 결국, 리플레쉬 특성은 향상된다.
이상에서와 같이, 본 발명은 스토리지 노드 콘택 형성 후는 물론, 소오스/드레인 영역의 형성 후에 이온주입 마스크의 사용없이 경사 이온주입을 수행함으로써, 국부적인 전계 완화가 아닌, 넓은 영역에서의 전계 완화 효과를 얻을 수 있으며, 아울러, 차광 효과 현상도 제거할 수 있다. 따라서, 본 발명은 리플레쉬 시간을 증가시킬 수 있으며, 특히, 접합 부분에서의 전계 완화의 한계를 극복할 수 있는 바, 리플레쉬 특성을 향상시킬 수 있고, 궁극적으로는, 디램 소자의 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (14)
- 스페이서를 갖는 게이트 전극과 저도핑 드레인 구조의 소오스/드레인 영역이 구비된 실리콘 기판을 제공하는 단계;상기 스페이서를 포함한 게이트 전극과 소오스/드레인 영역 상에 버퍼막을 형성하는 단계;상기 소오스/드레인 영역에 상기 버퍼막을 관통해서 불순물을 경사 이온주입하는 단계;상기 버퍼막을 제거하는 단계;상기 결과물 상에 층간절연막을 형성하는 단계;상기 층간절연막을 식각하여 소오스 영역을 노출시키는 스토리지 노드 콘택을 형성하는 단계; 및상기 스토리지 노드 콘택을 통해, 노출된 소오스 영역에 불순물을 이온주입하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 전극은 게이트 산화막과 폴리실리콘막 및 텅스텐 실리사이드막의 적층막으로 이루어진 것을 특징으로 하는 디램 소자의 제조방법.
- 제 2 항에 있어서, 상기 게이트 전극은 최상부에 하드 마스크막이 구비된 것을 특징으로 하는 디램 소자의 제조방법.
- 제 1 항에 있어서, 상기 버퍼막은, 이온주입에 의한 실리콘 기판의 데미지를 최소화시키기 위한 것으로서, 고온 저압 절연막(High temperature Low presuure Dielectric)인 것을 특징으로 하는 디램 소자의 제조방법.
- 제 1 항에 있어서, 상기 경사 이온주입은, 평면상으로 4방향에서 각각 30°각도로 수행하는 것을 특징으로 하는 디램 소자의 제조방법.
- 제 1 항에 있어서, 상기 층간절연막은 제1 및 제2층간절연막으로 구성된 것을 특징으로 하는 디램 소자의 제조방법.
- 제 6 항에 있어서, 상기 제1층간절연막은, 하지층의 표면을 따라 균일한 두께로 증착되는 고온 저압 절연막과 표면 평탄화가 이루어진 BPSG막으로 구성되는 것을 특징으로 하는 디램 소자의 제조방법.
- 제 7 항에 있어서, 상기 BPSG막의 표면 평탄화를 위해, 열처리 및 화학적기계연마를 차례로 수행하는 것을 특징으로 하는 디램 소자의 제조방법.
- 제 6항에 있어서, 상기 제2층간절연막은 고온 저압 절연막인 것을 특징으로하는 디램 소자의 제조방법.
- 실리콘 기판 상에 게이트 산화막, 폴리실리콘막, 텅스텐 실리사이드막, 및 하드 마스크막을 차례로 형성하는 단계;상기 막들을 패터닝해서 게이트 전극들을 형성하는 단계;상기 게이트 전극들 사이의 실리콘 기판 영역에 불순물을 저농도로 이온주입하는 단계;상기 게이트 전극의 측벽에 스페이서를 형성하는 단계;상기 스페이서를 포함한 게이트 전극들 사이의 실리콘 기판 영역에 불순물을 고농도로 이온주입하고, 어닐링을 수행하여 저도핑 드레인 구조의 소오스/드레인 영역을 형성하는 단계;상기 스페이서를 포함한 게이트 전극과 소오스/드레인 영역 상에 버퍼막을 형성하는 단계;상기 소오스/드레인 영역에 상기 버퍼막을 관통해서 불순물을 경사 이온주입하는 단계;상기 버퍼막을 제거하는 단계;상기 단계까지의 결과물 상에 제1층간절연막으로서 고온 저압 절연막과 BPSG막을 차례로 형성하는 단계;상기 BPSG막의 표면을 평탄화시키는 단계;상기 BPSG막 상에 제2층간절연막을 형성하는 단계;상기 제2 및 제1층간절연막을 식각하여 상기 소오스 영역을 노출시키는 스토리지 노드 콘택을 형성하는 단계; 및상기 스토리지 노드 콘택을 통해, 노출된 소오스 영역에 불순물을 이온주입하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 제조방법.
- 제 10 항에 있어서, 상기 버퍼막은, 이온주입에 의한 실리콘 기판의 데미지를 최소화시키기 위한 것으로서, 고온 저압 절연막(High temperature Low presuure Dielectric)인 것을 특징으로 하는 디램 소자의 제조방법.
- 제 10 항에 있어서, 상기 경사 이온주입은, 평면상으로 4방향에서 각각 30°각도로 수행하는 것을 특징으로 하는 디램 소자의 제조방법.
- 제 10 항에 있어서, 상기 BPSG막을 평탄화시키는 단계는,상기 BPSG막을 열처리하는 공정과, 열처리된 BPSG막의 표면을 화학적기계연마하는 공정으로 구성되는 것을 특징으로 하는 디램 소자의 제조방법.
- 제 10 항에 있어서, 상기 제2층간절연막은 고온 저압 절연막인 것을 특징으로 하는 디램 소자의 제조방법.
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| KR1020010021987A KR20020082545A (ko) | 2001-04-24 | 2001-04-24 | 리플레쉬 특성 향상을 위한 디램 소자의 제조방법 |
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| KR (1) | KR20020082545A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100842905B1 (ko) * | 2006-07-21 | 2008-07-02 | 주식회사 하이닉스반도체 | 벌크 실리콘을 이용한 더블 게이트 1-트랜지스터 디램 셀과이를 구비한 디램 소자 및 그의 제조방법 |
| US7482225B2 (en) | 2005-06-24 | 2009-01-27 | Dongbu Electronics Co., Ltd. | Method of fabricating floating gate of flash memory device |
| US7668008B2 (en) | 2006-07-21 | 2010-02-23 | Hynix Semiconductor Inc. | 1-transistor type DRAM cell, a DRAM device and manufacturing method therefore, driving circuit for DRAM, and driving method therefor |
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- 2001-04-24 KR KR1020010021987A patent/KR20020082545A/ko not_active Application Discontinuation
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