KR101185948B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 정션과 매립 게이트 간의 언더랩(underlap)을 통하여 반도체 소자의 리텐션(retention)을 증대시키고 정션과 매립 게이트 사이의 상기 매립 게이트 상부에 고유전물질의 스페이서(spacer)를 형성함으로써 기생 캐패시턴스(parasite capacitance) 값을 최소화할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 매립형 게이트의 특성을 개선할 수 있는 반도체 소자 및 그 제조 방법에 관련된 기술이다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위 셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도가 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하시키는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다.
아울러, 반도체 소자의 집적도가 높아질수록 셀 트랜지스터에 연결된 워드 라인과 비트 라인 사이의 거리가 가까워진다. 이로 인해 발생하는 기생 캐패시턴스가 증가하면서 비트 라인을 통해 전달되는 데이터를 증폭하는 센스 앰프의 동작 마진이 악화되어 반도체 장치의 동작 신뢰성에 치명적인 영향을 끼치는 등의 단점이 발생하였다. 이러한 점을 극복하기 위해 비트 라인과 워드 라인 간의 기생 캐패시턴스를 줄이기 위해 워드 라인을 반도체 기판의 상부가 아닌 리세스 내에만 형성하는 매립 워드 라인 구조가 제안되었다. 매립 워드 라인 구조는 반도체 기판 내 형성된 리세스 내에 도전 물질을 형성하고 도전 물질의 상부를 절연막으로 덮어 워드 라인이 반도체 기판 내에 매립되도록 함으로써 소스/드레인이 형성되는 반도체 기판상에 형성되는 비트 라인과의 전기적인 격리를 명확히 할 수 있다.
전술한 바와 같이, 매립 워드 라인 구조는 소스/드레인 정션(Junction)과 워드 라인이 오버랩된 영역이 존재하고 이러한 오버랩된 영역에서 GIDL(Gate Induced Drain Leakage)이 발생한다. 상기 GIDL이 크게 되면 저장된 전하가 방전되어 메모리 리텐션(retention) 특성이 열화되는 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 정션과 매립 게이트 간의 언더랩(underlap)을 통하여 반도체 소자의 리텐션(retention)을 증대시키고 정션과 매립 게이트 사이의 상기 매립 게이트 상부에 고유전물질의 스페이서(spacer)를 형성함으로써 기생 캐패시턴스(parasite capacitance) 값을 최소화할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 반도체 기판에 활성영역을 정의하는 소자분리영역을 형성하는 단계, 상기 반도체 기판을 식각하여 리세스를 형성하는 단계, 상기 리세스 내에 게이트 전극 패턴을 형성하는 단계, 상기 게이트 전극 패턴 및 상기 활성영역 및 상기 소자분리영역 상부에 고 유전물질을 형성하는 단계 및 상기 고유전 물질을 식각하여 상기 게이트 전극 패턴 상부에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 반도체 기판에 활성영역을 정의하는 소자분리영역을 형성하는 단계는 상기 반도체 기판에 패드 절연막을 증착하는 단계, 상기 패드 절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계 및 상기 트렌치에 절연물질을 증착하고, 상기 패드 절연막이 노출될 때까지 상기 절연물질을 평탄화 식각하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 소자분리영역을 형성하는 단계 후, 상기 패드 절연막에 이온 주입 공정을 실시하여 소스 및 드레인 정션을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 리세스를 형성하는 단계와 상기 게이트 전극 패턴을 형성하는 단계 사이에 상기 리세스 내에 산화(Oxidation) 공정을 실시하여 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 리세스의 내에 게이트 전극 패턴을 형성하는 단계는 상기 리세스에 도전물질을 증착하는 단계, 상기 리세스의 상부에 상기 도전물질을 제거하기 위한 에치백(etchback) 공정을 수행하는 단계 및 상기 에치백 공정 후, 상기 리세스의 상부를 세정하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 에치백 공정을 수행하는 단계 후, 게이트 절연막을 식각하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 리세스는 상기 반도체 기판을 비등방 식각하여 형성되는 것을 특징으로 한다.
바람직하게는, 상기 소자분리영역을 형성하는 단계 후, 상기 반도체 기판상에 폴리실리콘층 및 질화막을 순차적으로 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 고유전물질은 SiO2 또는 ZrO2를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 고유전물질의 식각은 건식(dry) 식각 방법을 이용하는 것을 특징으로 한다.
바람직하게는, 상기 스페이서는 소스 및 드레인 정션과 일부 오버랩(overlap)되는 것을 특징으로 하다.
아울러, 본 발명은 반도체 기판에 활성영역을 정의하는 소자분리영역, 상기 활성영역 및 상기 소자분리영역 내에 구비된 리세스, 상기 리세스 내에 구비된 게이트 전극 패턴 및 상기 게이트 전극 패턴 상부에 구비된 스페이서를 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게는, 상기 리세스와 상기 게이트 전극 패턴 사이에 구비된 게이트 절연막을 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 스페이서는 고유전물질을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 고유전물질은 SiO2 또는 ZrO2를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 활성영역에 구비된 소스 및 드레인 졍선을 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 소스 및 드레인 정션은 스페이서와 일부 오버랩(overlap)되는 것을 특징으로 한다.
본 발명은 정션과 매립 게이트 간의 언더랩(underlap)을 통하여 반도체 소자의 리텐션(retention)을 증대시키고 정션과 매립 게이트 사이의 상기 매립 게이트 상부에 고유전물질의 스페이서(spacer)를 형성함으로써 기생 캐패시턴스(parasite capacitance) 값을 최소화할 수 있는 장점을 가진다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상에 활성영역(110)을 정의하는 소자분리영역(120)을 형성한다.
여기서, 구체적으로 활성영역(110)을 정의하는 소자분리영역(120)의 형성 과정을 살펴보면, 반도체 기판(100) 상에 패드 절연막(미도시)을 형성한다. 이때, 패드 절연막은 패드 산화막(Pad Oxide) 및 패드 질화막(Pad Nitride)으로 구성되는 것이 바람직하다. 이후, 패드 절연막 상에 감광막을 도포한 후, 소자 분리 영역을 정의하는 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 패드 절연막 및 반도체 기판(100)을 식각하여 트렌치(미도시)를 형성한다. 이후, 측벽 산화(Wall Oxidation)를 실시하여 트렌치의 바닥 및 측벽에 측벽 산화막(미도시)을 형성한다.
다음으로, 측벽 산화막이 형성된 트렌치를 포함한 전면에 라이너 질화막 및 라이너 산화막을 차례로 형성한다. 이때, 라이너 질화막은 반도체 기판(100)이 받는 스트레스를 완화시켜 리프레시(refresh) 특성을 개선하기 위한 것이며, 라이너 산화막은 후속 절연막(HDP막 또는 SOD막) 증착 시 라이너 질화막이 산화 및 식각되는 현상을 방지하기 위한 것이다. 그리고, 트렌치에 SOD(Silicon On Dielectric) 물질을 매립하고 패드 절연막이 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 방법을 이용하여 평탄화 식각하여 활성영역(110) 및 소자분리영역(120)을 형성한다.
다음에는, 소자분리영역(120)을 형성한 후, 노출된 패드 절연막에 이온 주입(Ion Implantation)을 통하여 소스 및 드레인 정션(130)을 형성한다.
이후, 노출된 패드 절연막을 제거하고 노출된 활성 영역(110) 상에 폴리실리콘층(미도시)을 매립하여 소스 및 드레인 정션(130, junction)을 형성할 수 있다.
다음에는, 소스 및 드레인 정션(130) 및 소자분리영역(120) 상에 폴리실리콘층(140) 및 질화막(150)을 순차적으로 적층한다.
다음으로, 질화막(150) 상부에 감광막(미도시)을 형성한 후, 리세스 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 질화막(150), 폴리실리콘층(140), 소자분리영역(120) 및 활성영역(110)을 식각하여 리세스(160)를 형성한다.
다음에는, 활성영역(110)의 리세스(160) 내에 게이트 절연막(170) 및 게이트 전극 물질(미도시)을 순차적으로 형성한 후, 게이트 전극 물질을 에치백(etchback)하여 리세스(160) 내에 게이트 전극 패턴(180)을 형성한다. 이때, 게이트 전극 물질은 티타늄질화막(TiN) 또는 티타늄질화막(TiN)과 텅스텐(W)의 적층 구조로 형성하는 것이 바람직하다. 여기서, 게이트 절연막(170)은 산화(Oxidation) 공정을 실시하여 리세스(160) 내에 형성되며, 산화(Oxidation) 공정은 열(thermal) 처리 방식 또는 플라즈마(plasma) 처리 방식을 이용하는 것이 바람직하다.
도 1b를 참조하면, 리세스(160) 내부의 노출된 게이트 절연막(170)을 식각한다. 이때, 게이트 절연막(170)은 에치백(etchback) 공정을 이용하거나 클리닝(cleaning) 공정을 이용하는 것이 바람직하다.
도 1c 및 도 1d를 참조하면, 리세스(160) 및 질화막(150) 상부에 고유전물질(190, High-K dielectric material)을 형성한다. 여기서, 고유전물질 중, 고유전 상수, 큰 밴드갭(band gap) 및 실리콘(Si)과의 열적 안정성을 갖는 물질로 SiO2 또는 ZrO2 등을 포함한다. 이때, 고유전물질은 SiO2 또는 ZrO2의 고유전 상수 3.9 보다 큰 것이 바람직하다.
그리고, 고유전물질(190)을 질화막(150)이 노출될 때까지 에치백(etchback)하여 게이트 전극 패턴(180) 상부에 형성되되, 소스 및 드레인 정션(130)의 측벽에 형성되는 스페이서(200, spacer)를 형성한다.
이후, 게이트 전극 패턴(180) 및 스페이서(200) 상부에 캡핑막(미도시)을 매립한다. 이때, 캡핑막은 PSG(phosphosilicate glass)막으로 형성하는 것이 바람직하다.
전술한 바와 같이, 본 발명은 정션과 매립 게이트 간의 언더랩(underlap)을 통하여 반도체 소자의 리텐션(retention)을 증대시키고 정션과 매립 게이트 사이의 상기 매립 게이트 상부에 고유전물질의 스페이서(spacer)를 형성함으로써 기생 캐패시턴스(parasite capacitance) 값을 최소화할 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (17)
- 반도체 기판에 패드 절연막을 증착하는 단계;
상기 패드 절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
상기 트렌치에 절연물질을 증착하고, 상기 패드 절연막이 노출될 때까지 상기 절연물질을 평탄화 식각하여 활성영역을 정의하는 소자분리영역을 형성하는 단계;
상기 활성영역 및 상기 소자분리영역을 식각하여 리세스를 형성하는 단계;
상기 리세스 내에 게이트 전극 패턴을 형성하는 단계;
상기 게이트 전극 패턴 및 상기 활성영역 및 상기 소자분리영역 상부에 고 유전물질을 형성하는 단계; 및
상기 고유전 물질을 식각하여 상기 리세스 내의 상기 게이트 전극 패턴 상부에 스페이서를 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 삭제
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 소자분리영역을 형성하는 단계 후, 상기 패드 절연막에 이온 주입 공정을 실시하여 소스 및 드레인 정션을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 4은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 리세스를 형성하는 단계와 상기 게이트 전극 패턴을 형성하는 단계 사이에 상기 리세스 내에 산화(Oxidation) 공정을 실시하여 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 5은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 리세스의 내에 게이트 전극 패턴을 형성하는 단계는
상기 리세스에 도전물질을 증착하는 단계;
상기 리세스의 상부에 상기 도전물질을 제거하기 위한 에치백(etchback) 공정을 수행하는 단계; 및
상기 에치백 공정 후, 상기 리세스의 상부를 세정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 6은(는) 설정등록료 납부시 포기되었습니다.청구항 5에 있어서,
상기 에치백 공정을 수행하는 단계 후, 게이트 절연막을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 7은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 리세스는 상기 반도체 기판을 비등방 식각하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 8은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 소자분리영역을 형성하는 단계 후,
상기 반도체 기판상에 폴리실리콘층 및 질화막을 순차적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 9은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 고유전물질은 SiO2 또는 ZrO2를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 10은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 고유전물질의 식각은 건식(dry) 식각 방법을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 11은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 스페이서는 소스 및 드레인 정션과 일부 오버랩(overlap)되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 반도체 기판상에 구비된 패드 절연막;
상기 패드 절연막 및 상기 반도체 기판에 구비되며, 활성영역을 정의하는 소자분리영역;
상기 활성영역 및 상기 소자분리영역 내에 구비된 리세스;
상기 리세스 내에 구비된 게이트 전극 패턴; 및
상기 리세스 내의 상기 게이트 전극 패턴 상부에 구비된 스페이서
를 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 13은(는) 설정등록료 납부시 포기되었습니다.청구항 12에 있어서,
상기 리세스와 상기 게이트 전극 패턴 사이에 구비된 게이트 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 14은(는) 설정등록료 납부시 포기되었습니다.청구항 12에 있어서,
상기 스페이서는 고유전물질을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 15은(는) 설정등록료 납부시 포기되었습니다.청구항 14에 있어서,
상기 고유전물질은 SiO2 또는 ZrO2를 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 16은(는) 설정등록료 납부시 포기되었습니다.청구항 12에 있어서,
상기 활성영역에 구비된 소스 및 드레인 졍선을 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 17은(는) 설정등록료 납부시 포기되었습니다.청구항 16에 있어서,
상기 소스 및 드레인 정션은 스페이서와 일부 오버랩(overlap)되는 것을 특징으로 하는 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100120048A KR101185948B1 (ko) | 2010-11-29 | 2010-11-29 | 반도체 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100120048A KR101185948B1 (ko) | 2010-11-29 | 2010-11-29 | 반도체 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120058325A KR20120058325A (ko) | 2012-06-07 |
| KR101185948B1 true KR101185948B1 (ko) | 2012-09-26 |
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ID=46609952
Family Applications (1)
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| KR1020100120048A KR101185948B1 (ko) | 2010-11-29 | 2010-11-29 | 반도체 소자 및 그 제조 방법 |
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| Country | Link |
|---|---|
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100200757B1 (ko) * | 1996-11-18 | 1999-06-15 | 윤종용 | 반도체소자 및 그 제조방법 |
-
2010
- 2010-11-29 KR KR1020100120048A patent/KR101185948B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100200757B1 (ko) * | 1996-11-18 | 1999-06-15 | 윤종용 | 반도체소자 및 그 제조방법 |
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