KR20130107490A - 반도체 소자 및 그 제조 방법 - Google Patents

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KR20130107490A
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김종환
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Abstract

본 발명은 리세스 또는 매립 게이트 셀 구조에서 리세스 내에 게이트 전극 물질 형성한 후, 게이트 전극 물질 상부의 리세스 내 측벽에 불순물이 도핑된 폴리실리콘막을 형성한 다음에 어닐링(annealing) 또는 RTA(Rapid Thermal Annealing) 공정을 이용하여 정션(junction)을 형성함으로써 매립 게이트의 게이트 전극 물질과 정션(junction) 간의 오버랩(overlap) 두께를 조절할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method for Manufacturing the same}
본 발명은 고집적 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 채널 저항의 확보 및 GIDL(Gate Induced Drain Leakage)을 개선하는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도가 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하시키는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다.
아울러, 반도체 소자의 집적도가 높아질수록 셀 트랜지스터에 연결된 워드 라인과 비트 라인 사이의 거리가 가까워진다. 이로 인해 발생하는 기생 캐패시턴스가 증가하면서 비트 라인을 통해 전달되는 데이터를 증폭하는 센스 앰프의 동작 마진이 악화되어 반도체 장치의 동작 신뢰성에 치명적인 영향을 끼치는 등의 단점이 발생하였다. 이러한 점을 극복하기 위해 비트 라인과 워드 라인 간의 기생 캐패시턴스를 줄이기 위해 워드 라인을 반도체 기판의 상부가 아닌 리세스 내에만 형성하는 매립 워드 라인(매립 게이트) 구조가 제안되었다. 매립 워드 라인 구조는 반도체 기판 내 형성된 리세스 내에 도전 물질을 형성하고 도전 물질의 상부를 절연막으로 덮어 워드 라인이 반도체 기판 내에 매립되도록 함으로써 소스/드레인이 형성되는 반도체 기판상에 형성되는 비트 라인과의 전기적인 격리를 명확하게 할 수 있다.
그러나, 매립 워드 라인(매립 게이트)의 구조는 도전 물질(게이트 전극)과 활성 영역의 N형 정션(Junction) 또는 스토리지노드 콘택 사이에서 반도체 소자의 GIDL(Gate Induced Drain Leakage)에 의한 누설 전류가 증가하며, 상기 GIDL 특성의 열화로 인하여 전체 반도체 소자의 리프레쉬(refresh) 특성은 저하되는 문제가 있다. 이러한 GIDL 특성에 의한 누설 전류의 증가를 방지하기 위하여 매립 워드 라인(매립 게이트)의 도전 물질(게이트 전극)을 많이 식각하여 스토리지노드 콘택과 도전 물질(게이트 전극) 간의 오버랩(Overlap) 면적을 최소화할 수 있다. 그러나, 이러한 매립 워드 라인(매립 게이트)의 도전 물질(게이트 전극)을 많이 식각하면 GIDL(Gate Induced Drain Leakage) 특성에 의한 누설 전류의 증가는 방지할 수 있지만 매립 워드 라인(매립 게이트) 저항이 증가하여 반도체 소자의 속도 저하를 일으키는 문제가 있다.
전술한 바와 같이, 매립 워드 라인(매립 게이트) 및 정션(junction) 사이에 오버랩(overlap)되는 영역 또는 면적을 일정하게 하는 공정은 매우 어렵다. 즉, 매립 게이트 형성 공정에서 매립 게이트와 정션 간의 오버랩되는 면적이 작으면 채널 저항의 증가로 인하여 tWR 페일이 발생하는 문제점이 있고, 매립 게이트와 정션 간의 오버랩되는 면적이 크면 GIDL(Gate Induced Drain Leakage)이 증가하여 PAUSE 페일이 발생하는 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 리세스 또는 매립 게이트 셀 구조에서 리세스 내에 게이트 전극 물질 형성한 후, 게이트 전극 물질 상부의 리세스 내 측벽에 불순물이 도핑된 폴리실리콘막을 형성한 다음에 어닐링(annealing) 또는 RTA (Rapid Thermal Annealing) 공정을 이용하여 정션(junction)을 형성함으로써 매립 게이트의 게이트 전극 물질과 정션(junction) 간의 오버랩(overlap) 두께를 조절할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 반도체 기판을 식각하여 리세스 영역을 형성하는 단계, 상기 리세스 영역을 일부 매립하는 매립 게이트를 형성하는 단계, 상기 매립 게이트 상부 표면을 따라 절연막을 형성하는 단계, 남은 상기 리세스 영역 내 측벽에 폴리실리콘 패턴을 형성하는 단계 및 상기 폴리실리콘 패턴과 접하는 상기 반도체 기판에 정션을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
상기 폴리실리콘 패턴을 형성하는 단계는 상기 리세스 영역 내 측벽을 포함한 전면에 폴리실리콘을 형성하는 단계 및 상기 폴리실리콘을 식각하여 상기 리세스 영역의 측벽에만 폴리실리콘이 남아있는 단계를 포함하는 것을 특징으로 한다.
상기 절연막은 산화막(Oxide) 또는 질화막(Nitride)을 포함하는 것을 특징으로 한다.
상기 폴리실리콘 패턴을 형성하는 단계와 상기 정션을 형성하는 단계 사이에 실링 절연막을 매립하는 단계를 더 포함하는 것을 특징으로 한다.
상기 폴리실리콘 패턴은 불순물이 도핑된 폴리실리콘막으로 형성되는 것을 특징으로 한다.
상기 폴리실리콘 패턴에 열처리(Annealing) 또는 RTA(Rapid Thermal Annealing) 공정을 실시하여 상기 불순물이 도핑된 것을 특징으로 한다.
상기 매립 게이트를 형성하는 단계 이후, 상기 매립 게이트 및 상기 반도체 기판을 포함한 전면에 절연막을 형성하는 단계, 상기 리세스 영역 내 측벽의 상기 절연막을 제거하는 단계, 남은 상기 리세스 영역 내 측벽에 폴리실리콘 패턴을 형성하는 단계 및 상기 폴리실리콘 패턴과 접하는 상기 반도체 기판에 정션을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 폴리실리콘 패턴을 형성하는 단계는 상기 리세스 영역 내 측벽 및 상기 절연막의 표면에 폴리실리콘을 형성하는 단계 및 상기 폴리실리콘을 식각하여 상기 리세스 영역의 측벽에만 폴리실리콘이 남아있는 단계를 포함하는 것을 특징으로 한다.
아울러, 본 발명은 반도체 기판 내에 구비된 리세스 영역, 상기 리세스 영역 내 하부에 구비된 매립 게이트, 상기 매립 게이트 상부 표면을 따라 형성된 절연막, 남은 상기 리세스 영역 내 측벽에 구비된 폴리실리콘 패턴 및 상기 폴리실리콘 패턴과 접하는 상기 반도체 기판에 구비된 정션을 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
상기 절연막은 산화막(Oxide) 또는 질화막(Nitride)을 포함하는 것을 특징으로 한다.
상기 폴리실리콘 패턴 사이의 상기 절연막 상부에 구비된 실링 절연막을 더 포함하는 것을 특징으로 한다.
상기 리세스 영역과 상기 매립 게이트 사이에 구비된 게이트 절연막을 더 포함하는 것을 특징으로 한다.
상기 폴리실리콘 패턴은 불순물이 도핑된 폴리실리콘막으로 형성된 것을 특징으로 한다.
본 발명은 리세스 또는 매립 게이트 셀 구조에서 리세스 내에 게이트 전극 물질 형성한 후, 게이트 전극 물질 상부의 리세스 내 측벽에 불순물이 도핑된 폴리실리콘막을 형성한 다음에 어닐링(annealing) 또는 RTA(Rapid Thermal Annealing) 공정을 이용하여 정션(junction)을 형성함으로써 매립 게이트의 게이트 전극 물질과 정션(junction) 간의 오버랩(overlap) 두께를 조절할 수 있는 장점이 있다.
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상에 감광막을 증착하고, 활성 영역(110)을 정의하는 마스크를 이용하여 노광 공정을 수행한다. 이후, 노출된 반도체 기판(100)을 식각하여 형성된 트렌치에 라이너 절연막(105) 및 SOD(Spin On Dielectric) 물질을 매립하고, 화학적 기계적 연마(chemical Mechanical Polishing)와 같은 방법을 이용한 평탄화 식각하여 활성 영역(110)을 정의하는 소자분리영역(120)을 완성한다.
다음으로, 소자분리영역(120)을 형성 후, 활성 영역(110)에 N형 불순물을 이온 주입하여 소스/드레인 정션(미도시)을 형성한다. 이후, 활성 영역(110) 및 소자분리영역(120) 상에 감광막(미도시)을 형성한 후, 매립 게이트(buried gate)를 정의한 마스크를 이용하여 노광 공정을 수행하여 활성 영역(110)을 식각하여 리세스(130)를 형성한다. 이때, 리세스(130)를 형성하기 위한 식각 공정은 비등방(Anisotropic) 식각 공정을 이용하는 것이 바람직하다.
다음에는, 리세스(130)에 산화(Oxidation) 공정을 이용하거나, 산화막(Oxide)을 증착하여 게이트 산화막(140)을 형성한다.
그리고, 게이트 산화막(140)이 형성된 리세스(130)에 게이트 전극 물질(150)을 매립한 후, 게이트 전극 물질(150) 및 게이트 산화막(140)을 에치백(etchback)하여 매립 게이트(Buried Gate)를 형성한다. 이때, 게이트 전극 물질(150)은 알루미늄(Al), 텅스텐(W), 텅스텐질화막(WN), 티타늄(Ti), 티타늄질화막(TiN) 또는 티타늄질화막(TiN)과 텅스텐(W)이 적층된 구조를 포함하는 것이 바람직하다.
도 1b를 참조하면, 게이트 전극 물질(150) 및 게이트 산화막(140)의 상부에 절연막(160)을 형성한다. 이때, 절연막(160)은 선택적 산화(Selective Oxidation) 공정 또는 질화 공정(Nitridation)을 이용하는 것이 바람직하다.
도 1c를 참조하면, 절연막(160), 소자분리영역(120) 및 활성영역(110)의 상부에 불순물이 도핑된 폴리실리콘(170, polysilicon)을 형성한다.
도 1d를 참조하면, 불순물이 도핑된 폴리실리콘(170)을 식각하여 리세스(130) 내 측벽에만 폴리실리콘 패턴(175)을 형성한다.
도 1e를 참조하면, 실링(sealing) 절연막(180)을 리세스(130) 내 폴리실리콘 패턴(175) 사이에 매립한 다음에 열처리(annealing) 공정 또는 RTA(Rapid Thermal Annealing) 공정을 실시하여 불순물이 확산됨으로써 활성영역(110)에 정션(190, junction)이 형성된다.
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(200) 상에 감광막을 증착하고, 활성 영역(210)을 정의하는 마스크를 이용하여 노광 공정을 수행한다. 이후, 노출된 반도체 기판(200)을 식각하여 형성된 트렌치에 라이너 절연막(205) 및 SOD(Spin On Dielectric) 물질을 매립하고, 화학적 기계적 연마(chemical Mechanical Polishing)와 같은 방법을 이용한 평탄화 식각하여 활성 영역(210)을 정의하는 소자분리영역(220)을 완성한다.
다음에는, 소자분리영역(220)을 형성 후, 활성 영역(210)에 N형 불순물을 이온 주입하여 소스/드레인 정션(미도시)을 형성한다. 이후, 활성 영역(210) 및 소자분리영역(220) 상에 감광막(미도시)을 형성한 다음에 매립 게이트(buried gate) 또는 리세스 게이트(recess gate)를 정의한 마스크를 이용하여 노광 공정을 수행하여 활성 영역(210)을 식각하여 리세스(230)를 형성한다. 이때, 리세스(230)를 형성하기 위한 식각 공정은 비등방(Anisotropic) 식각 공정을 이용하는 것이 바람직하다.
다음으로, 리세스(230)에 산화막(Oxide)을 증착하거나, 산화(Oxidation) 공정을 이용하여 게이트 산화막(240)을 형성한다.
그리고, 게이트 산화막(240)이 형성된 리세스(230)에 게이트 전극 물질(250)을 매립한 후, 에치백(etchback)하여 매립 게이트(Buried Gate)를 형성한다. 이때, 게이트 전극 물질(250)은 알루미늄(Al), 텅스텐(W), 텅스텐질화막(WN), 티타늄(Ti), 티타늄질화막(TiN) 또는 티타늄질화막(TiN)과 텅스텐(W)이 적층된 구조를 포함하는 것이 바람직하다.
도 2b를 참조하면, 게이트 전극 물질(250), 소자분리영역(220) 및 활성영역(210)을 포함하는 전체 표면 상부에 절연막(260)을 형성한다. 이때, 절연막(260)은 산화막(oxide) 또는 질화막(nitride)을 포함하는 것이 바람직하다.
도 2c를 참조하면, 리세스(230) 내의 측벽에 형성된 절연막(260)을 제거하여 게이트 전극 물질(250), 소자분리영역(220) 및 활성영역(210)의 상부에 절연막 패턴(265)을 형성한다.
도 2d를 참조하면, 절연막 패턴(265) 및 활성영역(210)을 포함하는 전체 표면 상부에 불순물이 도핑된 폴리실리콘(270, polysilicon)을 형성한다.
도 2e를 참조하면, 절연막 패턴(265)의 상부의 불순물이 도핑된 폴리실리콘(270)을 식각하여 리세스(230) 내 측벽에 폴리실리콘 패턴(275)을 형성한다.
도 2f를 참조하면, 실링(sealing) 절연막(280)을 리세스(230) 내 폴리실리콘 패턴(275) 사이에 매립한 후, 열처리(annealing) 공정 또는 RTA(Rapid Thermal Annealing) 공정을 실시하여 불순물들을 확산시켜서 활성영역(210)에 정션(290, junction)을 형성한다. 이러한 정션(290)은 폴리실리콘 패턴(275)과 접하는 영역의 상기 활성영역(210)에 구비된다.
전술한 바와 같이, 본 발명은 매립 게이트 셀 구조에서 리세스 내에 게이트 전극 물질 형성한 후, 게이트 전극 물질 상부의 리세스 내 측벽에 불순물이 도핑된 폴리실리콘막을 형성한 다음에 어닐링(annealing) 또는 RTA(Rapid Thermal Annealing) 공정을 이용하여 정션(junction)을 형성함으로써 매립 게이트의 게이트 전극 물질과 정션(junction) 간의 오버랩(overlap) 두께를 조절할 수 있는 장점이 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (13)

  1. 반도체 기판을 식각하여 리세스 영역을 형성하는 단계;
    상기 리세스 영역을 일부 매립하는 매립 게이트를 형성하는 단계;
    상기 매립 게이트 상부 표면을 따라 절연막을 형성하는 단계;
    남은 상기 리세스 영역 내 측벽에 폴리실리콘 패턴을 형성하는 단계; 및
    상기 폴리실리콘 패턴과 접하는 상기 반도체 기판에 정션을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 청구항 1에 있어서,
    상기 폴리실리콘 패턴을 형성하는 단계는
    상기 리세스 영역 내 측벽을 포함한 전면에 폴리실리콘을 형성하는 단계; 및
    상기 폴리실리콘을 식각하여 상기 리세스 영역의 측벽에만 폴리실리콘이 남아있는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 청구항 1에 있어서,
    상기 절연막은 산화막(Oxide) 또는 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 청구항 1에 있어서,
    상기 폴리실리콘 패턴을 형성하는 단계와 상기 정션을 형성하는 단계 사이에 실링 절연막을 매립하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 청구항 1에 있어서,
    상기 폴리실리콘 패턴은 불순물이 도핑된 폴리실리콘막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 청구항 1에 있어서,
    상기 폴리실리콘 패턴에 열처리(Annealing) 또는 RTA(Rapid Thermal Annealing) 공정을 실시하여 상기 불순물이 도핑된 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 청구항 1에 있어서,
    상기 매립 게이트를 형성하는 단계 이후,
    상기 매립 게이트 및 상기 반도체 기판을 포함한 전면에 절연막을 형성하는 단계;
    상기 리세스 영역 내 측벽의 상기 절연막을 제거하는 단계;
    남은 상기 리세스 영역 내 측벽에 폴리실리콘 패턴을 형성하는 단계; 및
    상기 폴리실리콘 패턴과 접하는 상기 반도체 기판에 정션을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 청구항 7에 있어서,
    상기 폴리실리콘 패턴을 형성하는 단계는
    상기 리세스 영역 내 측벽 및 상기 절연막의 표면에 폴리실리콘을 형성하는 단계; 및
    상기 폴리실리콘을 식각하여 상기 리세스 영역의 측벽에만 폴리실리콘이 남아있는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 반도체 기판 내에 구비된 리세스 영역;
    상기 리세스 영역 내 하부에 구비된 매립 게이트;
    상기 매립 게이트 상부 표면을 따라 형성된 절연막;
    남은 상기 리세스 영역 내 측벽에 구비된 폴리실리콘 패턴; 및
    상기 폴리실리콘 패턴과 접하는 상기 반도체 기판에 구비된 정션
    을 포함하는 것을 특징으로 하는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 절연막은 산화막(Oxide) 또는 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자.
  11. 청구항 9에 있어서,
    상기 폴리실리콘 패턴 사이의 상기 절연막 상부에 구비된 실링 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  12. 청구항 9에 있어서,
    상기 리세스 영역과 상기 매립 게이트 사이에 구비된 게이트 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  13. 청구항 9에 있어서,
    상기 폴리실리콘 패턴은 불순물이 도핑된 폴리실리콘막으로 형성된 것을 특징으로 하는 반도체 소자.
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