KR20080089018A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR20080089018A KR1020070031975A KR20070031975A KR20080089018A KR 20080089018 A KR20080089018 A KR 20080089018A KR 1020070031975 A KR1020070031975 A KR 1020070031975A KR 20070031975 A KR20070031975 A KR 20070031975A KR 20080089018 A KR20080089018 A KR 20080089018A
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Abstract

본 발명은 비대칭적 소오스/드레인을 갖는 반도체 소자 제조시 드레인이 비정상적인 프로파일을 갖게되는 문제점을 방지하기 위한 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소자분리막에 의해 정해진 활성영역을 갖는 반도체 기판상에 게이트를 형성하는 단계와, 게이트 측부의 활성영역에 정의되는 비트라인 콘택 영역 및 스토리지노드 콘택 영역에 제 1 불순물 이온을 주입하여 비트라인 콘택 영역에 얕은 드레인을 형성하는 단계와, 비트라인 콘택 영역 및 스토리지노드 콘택 영역을 노출하는 콘택홀을 갖는 제 1 층간절연막을 형성하는 단계와, 콘택홀에 랜딩 플러그 콘택을 형성하는 단계와, 스토리지노드 콘택 영역에 연결되어 있는 랜딩 플러그 콘택을 노출하는 스토리지노드 콘택홀을 갖는 제 2 층간절연막을 형성하는 단계와, 스토리지노드 콘택홀 하부의 스토리지노드 콘택 영역에 제 1 불순물 이온과 동일 도전형의 제 2 불순물 이온을 주입하여 깊은 소오스를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
할로 이온주입, 포토레지스트 찌꺼기, 드레인 프로파일, 스토리지노드 콘택

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들.
도 2는 본 발명의 실시예에 따른 반도체 소자의 셀 영역을 나타낸 평면도.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들.
〈도면의 주요 부분에 대한 부호의 설명〉
30 : 반도체 기판
31: 소자분리막
32 : 게이트 절연막
33 : 게이트
34 : LDD 영역
34A : 셀 드레인
35 : 게이트 스페이서
36 : 주변회로 소오스/드레인
37 : 제 1 층간절연막
38 : 랜딩 플러그 콘택
39 : 패드 산화막
40 : 패드 질화막
41 : 제 2 층간절연막
42 : 제 3 층간절연막
43 : 비트라인
44 : 비트라인 스페이서
45 : 제 4 층간절연막
46 : 스토리지노드 콘택홀
47 : 셀 소오스
본 발명은 반도체 제조 기술에 관한 것으로, 특히 비대칭적인 소오스/드레인을 갖는 반도체 소자의 제조방법에 관한 것이다.
최근, 반도체 소자의 집적도가 급속도로 증가함에 따라, 소자를 구성하는 트랜지스터(transistor)의 채널 길이(channel length)가 급격하게 짧아지고 있다. 채널길이가 짧아짐에 따라 숏 채널 효과(short channel effect)에 의한 여러 가지 문제점들이 소자의 동작특성을 열악하게 하고 있다. 일 예로서, 채널 길이가 짧아짐 에 따라 드레인 근처에서의 전계의 세기가 증대되고, 이 증대된 전계의 세기에 의해 핫 캐리어(hot carrier)가 발생하여 소자의 동작특성과 안정성이 열악해진다. 또 다른 예로서, 디램(DRAM : Dynamic Random Access Memory)과 같은 반도체 메모리소자의 경우, 셀 영역에서의 전계의 세기가 증가함에 따라 누설전류가 발생하고, 이 누설전류는 소자의 리프래쉬(refresh) 특성을 열악하게 한다.
최근, 이와 같은 숏 채널 효과를 억제하기 위하여, 소자의 집적도를 감소시키지 않고 유효 채널 길이(Effective Channel Length)를 증대시키는 기술들이 제안되고 있는데, 일 예로서 비대칭적인(asymmetric) 소오스/드레인을 형성하는 방법이 있다.
도 1a 내지 도 1b는 종래 기술에 따른 비대칭적인 소오스/드레인을 갖는 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10)에 STI(Shallow Trench Isolation) 공정으로 소자분리막(11)을 형성하여 활성영역을 정의한다. 반도체 기판(10)은 제 1 도전형, 예를 들어 p형 도전형을 갖는다.
이어, 리세스 게이트(recess gate) 형성을 위하여 게이트가 형성될 부위의 활성영역의 반도체 기판(10)을 일정 깊이로 식각하여 리세스(recess)를 형성하고, 리세스를 포함한 전면에 게이트 절연막(12)을 형성한다. 그리고, 게이트 절연막(12)상에 게이트 도전막(13A)(13B)과 게이트 하드마스크막(13C)을 적층 형성하고, 패터닝하여 게이트(13)를 형성한다. 여기서, 게이트 도전막(13A)(13B)은 폴리실리콘막(13A)과 금속실라시이드막(13B)의 적층막으로 형성되고, 게이트 하드마스 크막(13C)은 질화막으로 형성된다.
이어, 게이트(13)를 마스크로 제 1 불순물 이온을 주입하여 LDD 영역(14)을 형성한다. 주입되는 제 1 불순물 이온은 제 1 도전형과 반대되는 제 2 도전형, 예를 들어, n형 도전형을 갖는다.
그 다음, 게이트(13)를 포함한 전면에 포토레지스트(PR)를 도포하고, 비트라인과 콘택될 활성영역의 반도체 기판(10)이 노출되도록 포토레지스트(PR)를 패터닝한다.
설명의 편의를 위하여, 이하에서는 비트라인과 콘택될 활성 영역의 반도체 기판(10)을 '비트라인 콘택 영역'라 하겠다. 한편, 비트라인 콘택 영역과 게이트(13)를 사이에 두고 있는 활성 영역의 반도체 기판(10)은 스토리지노드와 콘택될 부분으로, '스토리지노드 콘택 영역'이라 하겠다.
이어, 포토레지스트 패턴(PR)을 마스크로 할로 이온(halo ion)을 주입하여 할로 영역(15)을 형성한다. 주입되는 할로 이온은 제 1 도전형, 즉 LDD 영역(14)과 반대의 도전형인 p형 도전형을 갖는다.
이어, 도 1b에 도시된 바와 같이, 포토레지스트(PR)를 제거한다. 그 다음, 게이트(13)를 포함한 전면에 절연막을 형성하고 절연막을 에치백(etchback)하여 게이트(13) 양측면에 게이트 스페이서(16)를 형성한다.
이어, 게이트(13) 및 게이트 스페이서(16)를 마스크로 비트라인 콘택 영역 및 스토리지노드 콘택 영역에 제 2 도전형의 제 2 불순물 이온을 주입하여 비대칭적인 드레인(17A) 및 소오스(17B)를 형성한다.
그러나, 상기에서 설명한 종래기술에 따른 비대칭적인 소오스/드레인을 갖는 반도체 소자의 제조방법에서는 다음과 같이 드레인이 비정상적인 프로파일(profile)을 갖게 되는 문제점이 있다.
구체적으로, 패턴 미세화로 인하여, 도 1a에서 설명된 포토레지스트(PR) 패터닝 공정시 포토레지스트 찌꺼기(scum)를 제거하기가 어려워, 비트라인 콘택 영역에 포토레지스트 찌꺼기(100)가 남게 된다. 이런 상태에서 비트라인 콘택 영역에 할로 이온 주입을 하면 포토레지스트 찌꺼기(100)로 인해 할로 영역(15)은 불균일한 프로파일을 갖게 된다. 즉, 포토레지스트 찌꺼기(100)가 존재하는 부분은 포토레지스트 찌꺼기(100)가 존재하지 않는 부분에 비하여 이온 주입시 버퍼층의 두께가 두꺼워, 할로 이온의 도핑 레벨이 떨어지게 된다. 따라서, 할로 영역(15)은 불균일한 프로파일을 갖게 된다. 이로 인하여, 도 1b의 A 부분에 나타낸 바와 같이, 비트라인 콘택 영역에 형성되는 드레인(17A)은 비정상적인 프로파일을 갖게 된다.
또한, 비대칭적 소오스/드레인을 형성하기 위해 할로 이온 주입 공정을 사용하며, 이를 위해 포토레지스트 형성 공정, 포토레지스트 패터닝 공정 및 할로 이온 주입 공정을 실시해야 하므로 공정 스텝수가 증가되어 생산성이 떨어지고, 제조 단가가 비싼 포토레지스트를 사용함에 따라 소자 제조 비용이 증가되게 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 비대칭적 소오스/드레인을 갖는 반도체 소자 제조시 드레인이 비정상적인 프 로파일을 갖게되는 문제점을 방지할 수 있고, 생산성을 향상시킬 수 있으며, 소자 제조 비용을 줄일 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 소자분리막에 의해 정해진 활성영역을 갖는 반도체 기판상에 게이트를 형성하는 단계와, 상기 게이트 측부의 상기 활성영역에 정의되는 비트라인 콘택 영역 및 스토리지노드 콘택 영역에 제 1 불순물 이온을 주입하여 상기 비트라인 콘택 영역에 얕은 드레인을 형성하는 단계와, 상기 비트라인 콘택 영역 및 상기 스토리지노드 콘택 영역을 노출하는 콘택홀을 갖는 제 1 층간절연막을 형성하는 단계와, 상기 콘택홀에 랜딩 플러그 콘택을 형성하는 단계와, 상기 스토리지노드 콘택 영역에 연결되어 있는 상기 랜딩 플러그 콘택을 노출하는 스토리지노드 콘택홀을 갖는 제 2 층간절연막을 형성하는 단계와, 상기 스토리지노드 콘택홀 하부의 상기 스토리지노드 콘택 영역에 상기 제 1 불순물 이온과 동일 도전형의 제 2 불순물 이온을 주입하여 깊은 소오스를 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상 에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
-실시예-
도 2는 본 발명의 실시예에 따른 반도체 소자의 셀 영역을 나타낸 평면도이고, 도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들로, 좌측은 셀 영역을 나타내고, 우측은 주변회로 영역을 나타낸다.
도 3a 내지 도 3f는 도 2의 A-A 선에 따라 절취한 공정 단면도들이고, 도 3g는 도 2의 B-B 선에 따라 절취한 공정 단면도이고, 도 3h는 도 2의 C-C 선에 따라 절취한 공정 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 제 1 도전형, 예를 들어 p형 도전형을 갖는 반도체 기판(30)의 셀 영역 및 주변회로 영역에 소자분리막(31)을 형성하여 활성영역을 정의한다.
이를 위하여, 셀 영역 및 주변회로 영역의 반도체 기판(30)에 트렌치(trench)를 형성하고, 트렌치가 매립되도록 전면에 HDP(High Density Plasma) 산화막을 형성하고 평탄화 공정으로 HDP 산화막을 분리시키어 소자분리막(31)을 형성한다. 도시하지는 않았지만, HDP 산화막을 형성하기 전에 트렌치 내벽에 측벽 산화막을 형성하고, 측벽 산화막을 포함한 전면에 라이너 질화막과 라이너 산화막을 순차 형성하는 공정을 더 실시할 수도 있다.
이어, 리세스 게이트(recess gate) 형성을 위하여 게이트가 형성될 부위의 활성영역의 반도체 기판(30)을 일정 깊이로 식각하여 리세스(recess)를 형성하고, 리세스를 포함한 전면에 게이트 절연막(32)을 형성한다. 그 다음, 게이트 절연막(32)상에 게이트 도전막(33A)(33B)과 게이트 하드마스크막(33C)을 적층 형성한 다음, 패터닝하여 게이트(33)를 형성한다.
이때, 게이트 도전막(33A)(33B)은 폴리실리콘막(33A)과 금속실라시이드막(33B)으로 형성할 수 있고, 게이트 하드마스크막(33C)은 질화막으로 형성할 수 있다.
이어, 게이트(33) 패터닝시 발생된 데미지(damage)를 완화하기 위하여 산화 공정을 실시하고, 게이트(33)를 마스크로 활성 영역의 반도체 기판(30)에 제 1 불순물 이온을 주입하여 스토리지노드 콘택 영역과 주변회로 영역에 LDD 영역(34)을 형성하고, 비트라인 콘택 영역에 얕은 깊이를 갖는 셀 드레인(34A)을 형성한다. 제 1 불순물 이온으로는 상기 제 1 도전형에 반대되는 제 2 도전형, 예를 들어, n형 도전형을 사용한다.
본 발명에서는 비정상적인 드레인 프로파일 형성, 생산성 저하, 소자 제조 비용 증가의 원인이 되는 할로(halo) 이온 주입 공정을 생략하도록 한다. 할로 이온 주입 공정을 생략하게 되면 문턱전압이 감소되게 되는데, 이를 방지하기 위하여 상기 주입되는 제 1 불순물 이온의 도핑 농도를 낮추도록 한다. 예를 들어, 제 1 불순물 이온의 도핑 농도를 기존의 2.0E12 내지 1E13atoms/cc 정도에서 2.0E11 내지 1.0E12 정도로 낮추어 진행한다.
이어, 도 3b에 도시된 바와 같이, 게이트(33)를 포함한 전면에 게이트 스페이서용 절연막을 형성하고 에치백(etchback)하여 게이트(33) 양측면에 게이트 스페이서(35)를 형성한다. 게이트 스페이서용 절연막은 질화막으로 형성할 수 있다.
그 다음, 주변회로 영역을 노출하는 주변회로 오픈 마스크(미도시)를 형성하고, 소오스/드레인 이온을 주입하여 주변회로 소오스/드레인(36)을 형성한 후, 주변회로 오픈 마스크를 제거한다.
이어, 셀 영역 및 주변회로 영역을 포함한 전면에 제 1 층간절연막(37)을 형성하고, 셀 영역의 제 1 층간절연막(37)에 비트라인 콘택 영역 및 스토리지노드 콘택 영역을 노출하는 콘택홀(contact hole)을 형성하고, 콘택홀에 도전막, 예를 들어 폴리실리콘막을 매립하여 랜딩 플러그 콘택(38)을 형성한다.
이어, 도 3c에 도시된 바와 같이, 주변회로 영역을 노출하는 주변회로 오픈 마스크(미도시)를 형성하고, 주변회로 영역의 제 1 층간절연막(37)을 제거한 후, 주변회로 오픈 마스크를 제거한다.
이어, 도 3d에 도시된 바와 같이, 셀 영역 및 주변회로 영역상에 패드 산화막(39)과 패드 질화막(40)을 순차 형성하고, 패드 질화막(40)상에 제 2 층간절연막(41)을 형성한다. 제 2 층간절연막(41)은 BPSG막으로 형성할 수 있다.
이어, 도 3e에 도시된 바와 같이, 셀 영역 및 주변회로 영역의 게이트(33)가 노출되도록 전면을 에치백(etch back)한다. 그 결과, 셀 영역에 형성된 제 2 층간절연막(41)과 패드 질화막(40)과 패드 산화막(39)은 모두 제거되게 된다. 그리고, 주변회로 영역에 형성된 패드 산화막(39)과 패드 질화막(40)은 게이트(33) 상부를 제외한 게이트 스페이서(35)의 측면 및 게이트(33) 양측 반도체 기판(30)상에 남겨지고, 제 2 층간절연막(41)은 패드 질화막(40)과의 식각 선택비 차이로 인하여 게이트(33) 아래로 식각되어, 게이트(33) 일부가 제 2 층간절연막(41) 위로 돌출되게 된다.
이어, 도 3f에 도시된 바와 같이, 셀 영역 및 주변회로 영역상에 제 3 층간절연막(42)을 형성한다. 제 3 층간절연막(42)은 BPSG막으로 형성할 수 있다.
그 다음, 셀 영역의 비트라인 콘택 영역에 연결된 랜딩 플러그 콘택(38) 및 주변회로 영역의 게이트 도전막(33B)을 노출하는 콘택홀을 형성하고, 콘택홀을 포함한 전면에 배리어막(43A)과 비트라인 도전막(43B)과 비트라인 하드마스크막(43C)을 순차 형성한다.
배리어막(43A)은 Ti/TiN막으로 형성할 수 있고, 비트라인 도전막(43B)은 텅스텐(W)으로 형성할 수 있고, 비트라인 하드마스크막(43C)은 질화막으로 형성할 수 있다.
이어, 도 3g에 도시된 바와 같이, 비트라인 하드마스크막(43C)과 비트라인 도전막(43B)과 배리어막(43A)을 패터닝하여 비트라인(43)을 형성한다. 그리고 비트라인(43)을 포함한 전면에 비트라인 스페이서용 절연막을 형성하고 에치백하여 비트라인(43) 측면에 비트라인 스페이서(44)를 형성한다.
이어, 도 3h에 도시된 바와 같이, 셀 영역 및 주변회로 영역상에 제 4 층간절연막(45)을 형성한다. 제 4 층간절연막(45)은 1200 내지 1500Å 정도의 두께를 갖는 HDP(High Density Plasma) 산화막으로 형성할 수 있다.
그 다음, 셀 영역의 제 4 층간절연막(45)과 제 3 층간절연막(42)에 스토리지노드콘택 영역에 연결된 랜딩 플러그 콘택(38)을 노출시키는 스토리지노드 콘택홀(46)을 형성하고, 노출된 랜딩 플러그 콘택(38) 하부의 스토리지노드 콘택 영역에 제 2 도전형의 제 2 불순물 이온, 예를 들어, 인(P) 이온을 주입하여 깊은 깊이를 갖는 셀 소오스(47)를 형성한다.
이때, 주변회로 소오스/드레인(36)에는 그 상부에 존재하는 두꺼운 층간절연막들(45)(42)(41)에 의해 제 2 불순물 이온이 주입되지 않게 된다.
제 2 불순물 이온 주입시 주입되는 이온이 랜딩 플러그 콘택(38) 하부의 스토리지노드 콘택 영역에 주입될 수 있도록, 랜딩 플러그 콘택(38)의 두께를 고려하여 이온주입 에너지를 적절한 값으로 설정한다. 예를 들어, 200 내지 300KeV 범위의 이온주입 에너지를 사용한다.
이로써, 셀 영역에 비대칭적 구조의 셀 소오스/드레인(47/34A)이 형성되게 된다.
이후, 도시하지 않았지만, 스토리지노드 콘택홀(46)을 포함한 전면에 도전막, 예를 들어 폴리실리콘막을 증착하고 평탄화 공정으로 폴리실리콘막을 분리시키어 스토리지노드 콘택을 형성하고, 스토리지노드 콘택을 포함한 제 4 층간절연막(45)상에 캐패시터를 형성한다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 할로 이온 주입 공정을 사용하지 않고 비대칭적 구조의 소오스/드레인을 형성할 수 있으므로, 할로 이온 주입 공정을 위한 포토레지스트 형성 공정, 포토레지스트 패터닝 공정 및 이온 주입 공정을 생략할 수 있다. 따라서, 공정 스텝 수를 줄이어 생산성을 향상시킬 수 있고, 제조 단가가 높은 포토레지스트 사용을 생략하여 소자 제조 비용을 절감할 수 있으며, 포토레지스트 잔류물로 인해 발생되는 드레인 프로파일 불량을 원천적으로 방지할 수 있다.

Claims (8)

  1. 소자분리막에 의해 정해진 활성영역을 갖는 반도체 기판상에 게이트를 형성하는 단계;
    상기 게이트 측부의 상기 활성영역에 정의되는 비트라인 콘택 영역 및 스토리지노드 콘택 영역에 제 1 불순물 이온을 주입하여 상기 비트라인 콘택 영역에 얕은 드레인을 형성하는 단계;
    상기 비트라인 콘택 영역 및 상기 스토리지노드 콘택 영역을 노출하는 콘택홀을 갖는 제 1 층간절연막을 형성하는 단계;
    상기 콘택홀에 랜딩 플러그 콘택을 형성하는 단계;
    상기 스토리지노드 콘택 영역에 연결되어 있는 상기 랜딩 플러그 콘택을 노출하는 스토리지노드 콘택홀을 갖는 제 2 층간절연막을 형성하는 단계;
    상기 스토리지노드 콘택홀 하부의 상기 스토리지노드 콘택 영역에 상기 제 1 불순물 이온과 동일 도전형의 제 2 불순물 이온을 주입하여 깊은 소오스를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 제 2 층간절연막을 형성하기 전에 상기 랜딩 플러그 콘택을 포함한 전면에 제 3 층간절연막을 형성하는 단계;
    상기 제 3 층간절연막에 상기 비트라인 콘택 영역과 연결되어 있는 상기 랜딩 플러그 콘택을 노출하는 비트라인 콘택홀을 형성하는 단계;
    상기 비트라인 콘택홀을 포함한 전면에 배리어막과 비트라인 도전막과 비트라인 하드마스크막을 순차 형성하는 단계;
    상기 비트라인 하드마스크막과 상기 비트라인 도전막과 상기 배리어막을 패터닝하여 비트라인을 형성하는 단계;
    상기 비트라인 측면에 비트라인 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 제 1 불순물 이온의 도핑 농도를 2.0E11 내지 1.0E12의 범위로 사용하는 반도체 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 제 2 불순물 이온 주입시 상기 제 2 불순물 이온이 상기 랜딩 플러그 콘택 하부의 상기 스토리지노드 콘택 영역에 주입될 수 있도록 상기 랜딩 플러그 콘택의 두께를 고려하여 이온 주입 에너지를 설정하는 반도체 소자의 제조방법.
  5. 제 4항에 있어서,
    상기 이온 주입 에너지를 200 내지 300KeV의 범위로 사용하는 반도체 소자의 제조방법.
  6. 제 1항에 있어서,
    상기 랜딩 플러그 콘택을 폴리실리콘막으로 형성하는 반도체 소자의 제조방법.
  7. 제 1항에 있어서,
    상기 반도체 기판을 p형 도전형으로 형성하고, 상기 제 1 불순물 이온 및 상기 제 2 불순물 이온을 n형 도전형으로 형성하는 반도체 소자의 제조방법.
  8. 제 1항에 있어서,
    상기 제 1 층간절연막을 형성하기 전에 상기 게이트 측면에 게이트 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
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