KR20100102905A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 집적 반도체 소자 내 핀 트랜지스터의 형성과정에서 발생하는 절연막이 완전히 식각되지 않거나 활성 영역이 손상되는 것을 막는 반도체 장치의 제조 방법을 제공한다. 본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판에 활성 영역을 정의하는 트렌치를 형성하는 단계, 반도체 기판 및 상기 트렌치 상에 측벽 절연막을 증착하는 단계, 트렌치의 하부에 상기 측벽 절연막 상에 제 1 절연물질을 증착하는 단계, 트렌치의 상부에 노출된 상기 측벽 절연막을 제거하는 단계 및 트렌치의 상부에 제 2 절연물질을 증착하여 상기 트렌치를 매립하는 단계를 포함한다.
트랜지스터, 실리콘 핀, 소자분리막
Description
본 발명은 고집적 반도체 장치의 제조방법에 관한 것으로, 특히 고집적 반도체 장치에 포함되는 핀 트랜지스터의 형성 과정에서 공정 마진을 높이고 결함을 줄이기 위한 제조 방법에 관한 것이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 기억 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU) 등에서 데이터를 요구하게 되면, 반도체 기억 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 기억 장치의 데이터 저장 용량이 증가하면서 다수의 단위셀의 크기는 점점 작아지고 있으며, 읽기 혹은 쓰기 동작을 위한 여러 구성 요소들의 크기 역시 줄어들고 있다. 따라서, 반도체 기억 장치 내부의 불필요하게 중첩되는 배선 혹은 트랜지스터가 있다면 통합하여 각각의 요소가 차지하는 면적을 최소화하는 것이 중요하다. 또한, 반도체 기억 장치 내 포함된 다수의 단위셀의 크기를 줄이는 것 역시 집적도 향상에 큰 영향을 미친다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동은 반도체 기판의 채널(channel) 영역을 통해 일어난다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 효과 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도를 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하하는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다.
3차원 채널 구조를 가진 셀 트랜지스터로서 대표적으로 사용되는 것이 핀(fin) 트랜지스터이다. 핀 트랜지스터는 입체형 채널 구조를 가지는 트랜지스터로서, 채널 영역이 형성되는 실리콘을 핀(Fin: 물고기의 지느러미)이라고 하는 얇은 지느러미 모양으로 세우고 그 양면에 게이트를 설치하는 이중 게이트 구조를 가진다. 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있기 때문에, 이러한 핀 구조는 게이트가 실리콘 평면 위에 설치되는 현재의 평면형 게이트 구조에 비해 트랜지스터 구동시 필요한 구동전류를 크게 증가시킬 수 있을 뿐만 아니라 구동하지 않을 때의 누설전류를 차단할 수 있는 장점이 있고, 반도체 장치의 크기를 크게 줄일 수 있다.
핀 트랜지스터를 제조하는 방법을 살펴보면, 실리콘 기판을 식각하여 실리콘 핀을 세우고, 다시 절연막으로 평탄하게 채운다. 이후, 절연막을 채널이 형성될 높이만큼 다시 식각하고, 노출된 실리콘의 양 측면에 게이트 전극을 형성하고 앞뒤에 소스 및 드레인 영역을 형성하여 완성한다.
절연막을 형성하는 과정을 구체적으로 살펴보면, 실리콘 핀을 세우기 위해 실리콘 기판을 식각하는 과정에서 트렌치를 형성하고 절연막을 매립하기 전에 질화막을 트렌치의 측벽 및 밑면에 증착한다. 이후, 트렌치는 SOD(Spin On Dielectric) 물질과 하드마스크 물질로 매립하여 소자 분리막을 완성한다. SOD물질은 갭필(gap-fill) 특성이 우수하여 좁은 트렌치의 하부에도 쉽게 증착될 수 있기 때문에, 트렌치의 하부에는 SOD 물질로 매립하는 것이 특징이다. 또한, 후속 공정에서 채널이 형성될 높이 만큼 소자 분리막을 제거하기 때문에 트렌치의 상부에는 하드마스크 물질로 매립한다.
실리콘 핀의 높이를 조절하기 위해 절연막을 식각하는 과정에서 실리콘 기판 내 트렌치에 형성된 질화막 및 산화막은 구성 물질의 특징으로 인하여 식각 선택비가 동일하지 않다. 통상적으로, 실리콘 기판보다는 질화막의 식각비가 크고, 질화막보다는 산화막의 식각비가 크다. 따라서, 만약 식각 과정에서 실리콘 기판의 식각 선택비를 높이면 질화막이나 산화막이 트렌치의 측벽에 남을 수 있고, 반대로 질화막의 식각 선택비를 높이면 채널이 형성되는 트렌치의 측벽이 손상될 수 있다. 여기서, 트렌치의 측벽이 손상되는 것은 반도체 소자의 채널 영역을 포함하는 활성 영역이 손상됨을 의미한다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 고집적 반도체 소자 내 핀 트랜지스터의 형성과정에서 발생하는 절연막이 완전히 식각되지 않거나 활성 영역이 손상되는 것을 막기 위해 소자분리막 내 하드마스크층을 형성하기 전에 활성 영역의 측벽에 형성된 절연막을 먼저 식각하는 반도체 소자의 제조 방법을 제공한다.
본 발명은 반도체 기판에 활성 영역을 정의하는 트렌치를 형성하는 단계, 상기 반도체 기판 및 상기 트렌치 상에 측벽 절연막을 증착하는 단계, 상기 트렌치의 하부에 상기 측벽 절연막 상에 제 1 절연물질을 증착하는 단계, 상기 트렌치의 상부에 노출된 상기 측벽 절연막을 제거하는 단계 및 상기 트렌치의 상부에 제 2 절연물질을 증착하여 상기 트렌치를 매립하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 측벽 절연막을 증착하는 단계는 상기 트렌치의 측벽과 밑면에 월 산화막을 증착하는 단계, 상기 월 산화막 상에 라이너 질화막을 증착하는 단계 및 상기 라이너 질화막 상에 라이너 산화막을 증착하는 단계를 포함한다.
바람직하게는, 상기 제 1 절연물질은 갭필 특성이 우수한 SOD(Spin On Dielectric) 물질인 것을 특징으로 한다.
바람직하게는, 상기 제 2 절연물질은 하드마스크 물질인 것을 특징으로 한 다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 제 2 절연물질에 의해 노출된 상기 활성 영역을 식각하여 실리콘 핀의 높이를 조정하는 단계를 더 포함한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 활성영역과 맞닿는 상기 제 2 절연물질의 일부를 식각하고 도전 물질을 증착하여 게이트 전극을 형성하는 단계를 더 포함한다.
본 발명은 고집적 반도체 장치 내 포함되는 핀 트랜지스터의 제조 방법에 있어서, SOD(Spin On Dielectric) 물질과 하드마스크 물질을 모두 사용하여 소자분리막을 형성하는 경우 하드마스크 물질을 증착하기 전 측벽에 질화막을 제거함으로써 후속 공정에서 실리콘 핀을 형성할 때 절연막이 측벽에 남거나 실리콘 핀이 형성되는 것을 방지할 수 있는 장점이 있다.
또한, 본 발명은 실리콘 핀을 형성하는 식각 공정의 마진을 증가시킬 수 있어 원하는 높이의 실리콘 핀을 형성하기가 용이하며, 실리콘 핀의 측벽에 절연막이남아있지 않아 반도체 소자의 구동 전류도 향상되는 효과를 가진다.
본 발명은 고집적 반도체 장치에서 사용되는 핀 트랜지스터의 제조 시 소자분리막의 형성 후 소자분리막을 식각하여 실리콘 핀을 형성하는 과정에서 발생할 수 있는 문제점을 해결하기 위해, 소자분리막의 상부에 하드마스크 물질을 증착하 기 전 실리콘 핀의 측벽에 형성된 질화막을 먼저 제거한다. 이를 통해, 실리콘 핀을 형성하기 위한 식각 시 공정 마진을 증가시킬 수 있다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1 내지 도 3는 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(110)의 일부를 식각하여 활성 영역을 정의하기 위한 트렌치(115)를 형성하고, 반도체 기판(110) 및 트렌치(115) 상에 측벽 절연막을 증착한다. 구체적으로 살펴보면, 반도체 기판(110) 상에 월 산화막(wall oxide layer, 120)을 증착하고, 월 산화막(120) 상에는 라이너 질화막(liner nitride layer, 130)을 증착한 뒤, 라이너 질화막(130) 상에는 라이너 산화막(liner oxide layer, 140)을 형성한다.
도 2를 참조하면, 활성 영역을 정의하는 트렌치(115) 하부에 갭필(gap-fill) 특성이 우수한 SOD(Spin On Dielectric) 물질(150)을 형성하고, 트렌치(115)의 상부 측벽에 노출되어 있는 월 산화막(120), 라이너 질화막(130) 및 라이너 산화막(140)을 식각한다.
도 3을 참조하면, SOD 물질(150) 상에 트렌치(115)를 하드마스크 물질(160)로 매립한다. 여기서, 활성 영역을 정의하는 소자분리막은 크게 두 가지 물질로 구성되는 데, 트렌치(115)의 하부에는 좁은 트렌치(115) 내에 빈 공간없이 절연막을 매립하기 위해 갭필 특성이 우수한 SOD 물질을 사용하지만 트렌치(115)의 상부에는 실리콘 핀을 감싸는 게이트 전극이 형성될 영역을 확보하기 위해 일부가 식각되야 하고 실리콘 핀의 높이를 조절하기 위해 활성 영역을 식각하는 경우에는 소자분리막을 보호해야 하기 때문에 SOD 물질보다는 단단한 하드마스크 물질을 증착한다.
도 4는 다른 측면에서 도 3에 도시된 반도체 장치를 설명하기 위한 단면도이다. 특히, 도 4는 도 3에 도시된 X-X' 축을 기준으로한 단면을 설명하고 있다.
도시된 바와 같이, 하드마스크 물질(160)로 둘러싸인 활성 영역의 상부는 실리콘 핀의 형상을 가지고 있음을 알 수 있다. 또한, 실리콘 핀의 높이를 조절하기 위해서는 점선으로 표시된 것과 같이 활성 영역의 상부를 일부 식각하는 것도 가능하다. 전술한 바와 같이, 소자분리막의 상부는 하드마스크 물질(160)이 증착되어 있기 때문에 소자분리막을 손상시키지 않으면서 실리콘 핀의 높이를 용이하게 조절하는 것이 가능하다.
또한, 소자분리막의 상부에 하드마스크 물질(160)을 증착하기 전에 활성 영역의 측벽에 형성되어 있던 월 산화막(120), 라이너 질화막(130) 및 라이너 산화막(140)을 이미 제거하였기 때문에, 실리콘 핀의 높이를 조절하는 과정에서 측벽에 남아있을 수 있는 측벽 절연막을 제거하기 위한 추가 공정을 수행하지 않아도 되어 식각 공정이 단순화된다.
도시되지 않았지만, 후속공정에서는 활성 영역의 실리콘 핀과 맞닿은 하드마스크 물질(160)의 일부를 식각하여 게이트 전극을 형성할 영역을 확보하고, 확보된 영역에 도전물질을 매립하여 게이트 전극을 형성한다. 핀 트랜지스터에 포함된 게이트 전극 및 소스/드레인 영역의 형성 과정은 이미 당업자에게 잘 알려진 내용이므로 여기서 구체적인 설명은 생략한다.
전술한 바와 같이, 본 발명은 SOD 물질과 하드마스크 물질의 서로 다른 두 가지 절연 물질로 구성되는 소자 분리막을 통해 활성 영역 및 활성 영역 상에 형성되는 실리콘 핀을 포함하는 반도체 소자를 제조함에 있어서, 하드마스크 물질을 증착하기 전에 실리콘 핀의 측벽에 형성되어 있는 측벽 절연막을 제거한다. 특히, 측벽 절연막 중 라이너 질화막(130)이 실리콘 핀의 측벽에서 제거됨으로써, 라이너 질화막(130)을 제거하는 식각 공정에서 실리콘 핀이 손상될 수 있는 종래 기술의 단점을 해결할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1 내지 도 3는 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 단면도.
도 4는 다른 측면에서 도 3에 도시된 반도체 장치를 설명하기 위한 단면도.
Claims (6)
- 반도체 기판에 활성 영역을 정의하는 트렌치를 형성하는 단계;상기 반도체 기판 및 상기 트렌치 상에 측벽 절연막을 증착하는 단계;상기 트렌치의 하부에 상기 측벽 절연막 상에 제 1 절연물질을 증착하는 단계;상기 트렌치의 상부에 노출된 상기 측벽 절연막을 제거하는 단계; 및상기 트렌치의 상부에 제 2 절연물질을 증착하여 상기 트렌치를 매립하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 측벽 절연막을 증착하는 단계는상기 트렌치의 측벽과 밑면에 월 산화막을 증착하는 단계;상기 월 산화막 상에 라이너 질화막을 증착하는 단계; 및상기 라이너 질화막 상에 라이너 산화막을 증착하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제 1 절연물질은 갭필 특성이 우수한 SOD(Spin On Dielectric) 물질인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제 2 절연물질은 하드마스크 물질인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제 2 절연물질에 의해 노출된 상기 활성 영역을 식각하여 실리콘 핀의 높이를 조정하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제5항에 있어서,상기 활성영역과 맞닿는 상기 제 2 절연물질의 일부를 식각하고 도전 물질을 증착하여 게이트 전극을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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2009
- 2009-03-12 KR KR1020090021210A patent/KR20100102905A/ko not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |