KR101024806B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플로팅 바디 트랜지스터의 마스크를 사용한 식각 공정을 통해 소스/드레인 영역을 형성하여 유효 채널의 길이를 증가시키기 위한 반도체 기억 장치의 제조 방법과 그에 따라 제조된 반도체 기억 장치를 제공한다. 본 발명에 따른 반도체 소자의 제조 방법은 마스크를 사용한 식각공정을 통해 반도체 기판에 소스/드레인 영역을 확보하는 단계 및 상기 확보된 영역과 반도체 기판상에 도전물질을 증착한 후 패터닝하여 게이트와 소스/드레인을 형성하는 단계를 포함한다.
반도체, 플로팅 바디, 트랜지스터
Description
본 발명은 반도체 장치를 제조 방법에 관한 것으로, 특히 SOI(Silicon on Insulator) 기판을 사용하여 고집적 반도체 기억 장치에 사용되는 핀 셀 트랜지스터를 형성하는 공정에 관련된 기술이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 기억 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU) 등에서 데이터를 요구하게 되면, 반도체 기억 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 기억 장치의 데이터 저장 용량이 증가하면서 다수의 단위셀의 크기는 점점 작아지고 있으며, 읽기 혹은 쓰기 동작을 위한 여러 구성 요소들의 크기 역시 줄어들고 있다. 따라서, 반도체 기억 장치 내부의 불필요하게 중첩되는 배선 혹은 트랜지스터가 있다면 통합하여 각각의 요소가 차지하는 면적을 최소화하는 것이 중요하다. 또한, 반도체 기억 장치 내 포함된 다수의 단위셀의 크기를 줄이는 것 역시 집적도 향상에 큰 영향을 미친다.
반도체 기억 장치 중 전원이 인가된 상태에서 데이터를 기억할 수 있는 휘발성 기억 장치인 DRAM(Dynamic random access memory)을 예로 들면, 반도체 기억 장치 내 단위셀은 하나의 트랜지스터와 하나의 캐패시터로 구성되어 있다. 하지만, 디자인 규칙(Design Rule)이 감소함에 따라 캐패시터를 형성할 수 있는 평면 면적이 줄어들게 되었다. 이를 극복하기 위해, 데이터를 안정적으로 저장하기 위해 면적이 줄어든 캐패시터의 정전 용량을 향상시키기 위해 캐패시터 내 절연막을 구성하는 물질을 개발하는 노력이 계속되고 있으나 어려움이 많다. 결국, 디자인 규칙의 감소는 단위셀 내 저장 노드(SN)의 접합 저항의 값과 트랜지스터의 턴온 저항값이 커짐에 따라 정상적인 읽기 및 쓰기 동작의 수행이 어려워지고 리프레쉬 특성도 나빠지는 현상을 초래하고 있다.
이를 개선하기 위해 제안된 개선된 반도체 기억 장치 내 단위셀은 플로팅 바디를 가지는 트랜지스터를 포함한다. 즉, 반도체 기억 장치가 단위셀에 종래에 데이터를 저장하기 위해 사용하였던 캐패시터를 포함하지 않고 단위셀 내 트랜지스터의 플로팅(floating)된 바디(body)에 데이터를 저장할 수 있도록 한 것이다. 플로팅 바디 트랜지스터는 단일 실리콘층으로 구성된 일반적인 반도체 기판이 아닌 실리콘층 사이에 절연층을 삽입한 SOI기판 상에 구현한다.
절연층 상부의 실리콘층에 형성된 플로팅 바디 트랜지스터들은 절연층에 의해 각각 분리된다. SOI기판을 사용하는 경우 실리콘층과 플로팅 바디 트랜지스터 사이에서 발생하는 정션 캐패시턴스(junction capacitance)가 일반적인 반도체 기판의 경우보다 현저히 감소하여 저항과 캐패시턴스로 인해 발생하는 트랜지스터의 동작 지연(RC Delay)을 줄일 수 있다. 또한, 반도체 기판을 SOI기판으로 바꾼 것일 뿐 그외 반도체 기억 장치를 제조하기 위한 후속 공정은 동일하게 진행할 수 있다. 이하에서는, 플로팅 바디 효과(Floating Body Effect)를 사용한 반도체 기억 장치에 대해 살펴본다.
도 1a 및 1b는 SOI 기판에 형성되는 일반적인 반도체 장치 내 플로팅 바디 트랜지스터를 설명하기 위한 단면도이다.
도 1a를 참조하면, 하부 반도체 기판(102), 매몰 절연막(104), 상부 실리콘막(106)으로 구성된 SOI기판에 플로팅 트랜지스터가 형성되어 있다. 활성 영역에는 상부 실리콘막(106)이 남아있고, 활성 영역은 소자 분리막(109)에 의해 서로 격리되어 있다. 활성 영역 상에는 게이트 산화막(108)이 증착되어 있고 게이트 산화막(108) 상에는 게이트 패턴(110)이 형성되어 있다. 게이트 패턴(110)의 양측에는 소스 영역(122)과 드레인 영역(124)이 위치한다.
도 1b를 참조하면, SOI기판의 상부 실리콘막(106)에 복수의 플로팅 바디 트랜지스터가 형성되어 있으며, 각각의 플로팅 바디 트랜지스터는 폴리 실리콘을 형성한 후 열처리를 수행하여 형성한 소스/드레인 영역(122, 124) 및 상부 실리콘막(106) 하부의 매몰 절연막(104)에 의해 분리되어 있음을 알 수 있다. 이를 통해 각각의 플로팅 바디 트랜지스터는 플로팅 바디(즉, 게이트 패턴(110)의 하부에 위치한 상부 실리콘막(106))에 서로 다른 데이터를 저장할 수 있다.
플로팅 바디 트랜지스터에 데이터를 저장하는 원리는 다음과 같다. 플로팅 바디 트랜지스터의 게이트 패턴(110)과 드레인 영역(124)에 게이트 전압과 드레인 전압이 인가되면, 게이트 패턴(110)의 아래에 채널이 형성되고 채널과 드레인 영역(124)이 접하는 부분에서 불순물 이온충돌에 의한 핫 캐리어(hot carrier)가 발생한다. 이때, 발생한 전자(electron)와 홀(hole) 중 전자는 도전 영역인 드레인 영역(124)을 통해 빠져나가지만 홀은 상부 실리콘막(106)에 남아 축적된다. 이렇게 축적된 홀은 플로팅 바디의 전위(potential)을 변화시키는데, 추후 게이트 패턴(110)에 전압을 인가하면 축적된 홀의 유무에 따라 플로팅 바디 트랜지스터에 흐르는 전류량의 변화가 발생한다. 이를 통해 플로팅 바디 트랜지스터에 "0" 혹은 "1"의 데이터가 저장되어 있음을 구분할 수 있다.
전술한 반도체 장치의 구조는 활성 영역을 필드 산화막으로 구성된 소자 분리막(109)에 의해 구분하기 때문에 반도체 장치의 전체 집적도가 낮아질 수 있다. 또한, 각각의 플로팅 바디 트랜지스터의 소스/드레인 영역을 형성시 수행하는 열처리 과정에서 불순물의 확산은 폴리 실리콘보다 실리콘에서 더 넓게 일어나기 때문에, 충분하지 않을 경우 소스/드레인 영역을 통해 이웃한 플로팅 바디 트랜지스터가 완전히 구분되지 않을 수 있다. 반대로 과도한 경우에는 게이트 패턴의 하부에 위치한 실리콘층에 불순물이 과도하게 확산되어 플로팅 바디 트랜지스터의 채널 길이가 짧아질 수 있다. 이렇듯, 종래의 방법에 따라 반도체 기억 장치를 제조하는 경우 플로팅 바디 트랜지스터의 채널 길이를 제어하는 것은 매우 어렵다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 플로팅 바디 트랜지스터의 소스/드레인 영역을 형성하는 과정에 마스크를 사용한 식각 공정을 통해 소스/드레인 영역을 식각함으로써 이웃한 플로팅 바디 트랜지스터와의 전기적으로 격리하고 유효 채널의 길이를 증가시키기 위한 반도체 기억 장치의 제조 방법과 그에 따라 제조된 반도체 기억 장치를 제공한다.
본 발명은 마스크를 사용한 식각공정을 통해 반도체 기판에 소스/드레인 영역을 확보하는 단계 및 상기 확보된 영역과 반도체 기판상에 도전물질을 증착한 후 패터닝하여 게이트와 소스/드레인을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 반도체 기판이 SOI기판인 경우, 상기 식각 공정은 상기 SOI기판 내 매몰 절연막이 노출될 때까지 수행되는 것을 특징으로 한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 식각 공정 전에 상기 반도체 기판상에 게이트 산화막을 증착하는 단계를 더 포함한다.
바람직하게는, 상기 확보된 영역과 반도체 기판상에 도전물질을 증착한 후 패터닝하여 게이트와 소스/드레인을 분리하는 단계는 상기 확보된 영역 및 상기 게이트 산화막 상에 상기 도전 물질을 증착하는 단계; 상기 도전 물질 상에 게이트 절연막을 증착하는 단계; 상기 도전 물질 및 게이트 절연막을 상기 게이트를 정의 한 마스크를 이용하여 상기 게이트 산화막이 노출될 때까지 식각하는 단계; 및 상기 도전 물질 및 절연막의 측벽에 스페이서를 형성하는 단계를 포함한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 열처리와 이온주입 공정을 수행하여 상기 소스/드레인을 확정하는 단계; 및 상기 소스/드레인 상에 랜딩 플러그를 형성하는 단계를 더 포함한다.
바람직하게는, 상기 소스/드레인 상에 랜딩 플러그를 형성하는 단계는 상기 식각된 공간을 매립한 상기 도전 물질의 일부를 식각하는 단계; 상기 게이트 산화막 및 노출된 상부 실리콘막에 플러그 절연막을 형성하는 단계; 및 상기 도전 물질 상부의 상기 스페이서와 상기 플러그 절연막 사이에 랜딩 플러그를 형성하는 단계를 포함한다.
바람직하게는, 상기 게이트는 게이트 하부 전극 및 게이트 상부 전극을 포함하는 복수의 전극으로 구성되는 경우, 상기 소스/드레인은 상기 게이트 하부 전극과 동일한 물질로 형성되는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판에 정의된 채널 영역; 상기 채널 영역 상에 형성된 게이트 산화막; 상기 채널 영역 상에 형성된 게이트 패턴; 및 상기 게이트 패턴 내 게이트 전극과 동일한 물질로 형성된 소스/드레인을 포함하는 반도체 소자를 제공한다.
바람직하게는, 상기 반도체 기판이 SOI기판인 경우, 상기 소스/드레인은 상기 SOI기판 내 매몰 절연막과 맞닿아 있는 것을 특징으로 한다.
바람직하게는, 상기 게이트 패턴이 게이트 하부 전극 및 게이트 상부 전극을 포함하는 복수의 전극으로 구성되는 경우, 상기 소스/드레인과 상기 게이트 하부 전극은 동일한 도전 물질인 것을 특징으로 한다.
바람직하게는, 상기 소스/드레인과 상기 게이트 하부 전극은 폴리 실리콘으로 구성된 것을 특징으로 한다.
바람직하게는, 상기 게이트 패턴은 게이트 전극 및 게이트 절연막의 적층 구조물과 상기 적층 구조물의 측벽에 형성된 스페이서를 포함한다.
바람직하게는, 상기 반도체 소자는 상기 스페이서와 상기 소스/드레인 사이에 형성된 플러그 절연막; 및 상기 소스/드레인 상의 상기 스페이서와 상기 플러그 절연막 사이에 형성된 랜딩 플러그를 더 포함한다.
바람직하게는, 상기 플러그 절연막은 질화막인 것을 특징으로 한다.
나아가, 본 발명은 마스크를 사용한 식각공정을 통해 SOI기판의 상부 실리콘층을 식각하여 소스/드레인 영역을 확보하는 단계; 상기 확보된 영역과 SOI기판 상에 도전물질 및 게이트 절연막을 증착하는 단계; 상기 도전물질과 상기 게이트 절연막을 패터닝하여 게이트 패턴과 소스/드레인을 분리하는 단계; 상기 게이트 패턴과 상기 소스/드레인 사이에 플러그 절연막을 형성하는 단계; 및 상기 소스/드레인 상에 랜딩 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 도전물질은 폴리 실리콘으로 구성된 것을 특징으로 한다.
바람직하게는, 상기 게이트 패턴과 상기 소스/드레인 사이에 플러그 절연막 을 형성하는 단계는 상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계; 상기 소스/드레인의 일부를 식각하는 단계; 열처리와 이온 주입 공정을 수행하여 상기 소스/드레인을 확정하는 단계; 및 상기 스페이서와 상기 소스/드레인 사이에 노출된 게이트 산화막과 상기 상부 실리콘층을 질화막을 덮는 단계를 포함한다.
본 발명은 플로팅 바디 트랜지스터의 소스/드레인 영역을 열처리를 통한 불순물을 확산하여 형성하지 않고 소스/드레인 영역의 일부만 식각하여 형성함으로써 플로팅 바디로의 불순물 확산을 방지할 수 있어 유효 채널 길이를 늘일 수 있어 펀치 스루(punch-through) 현상과 같은 단 채널 효과(short channel effect)를 막을 수 있는 장점이 있다.
또한, 플로팅 바디 트랜지스터의 게이트 패턴을 사용한 자기 정렬(self-aligned) 식각에 비하여 마스크를 사용한 식각 공정을 통해 소스/드레인 영역을 형성하기 때문에 인접한 플로팅 바디 트랜지스터와의 전기적 격리가 더욱 용이하여 간섭 현상을 최소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
본 발명의 일 실시에에 따른 반도체 장치의 제조 방법은 크게 반도체 소자의 소스/드레인이 형성될 영역을 마스크를 이용한 식각 공정을 통해 확보하는 단계, 게이트 전극 물질을 증착한 후 패터닝하여 게이트 및 소스/드레인을 분리하는 단 계, 열처리와 이온주입 공정을 통한 소스/드레인 형성 단계 및 상부 금속층으로 구성된 배선과의 전기적 연결이 가능하도록 하는 콘택 및 플러그를 형성하는 단계를 포함한다.
도 2a 내지 2e는 본 발명의 일 실시예에 따른 반도체 기억 장치 내 플로팅 바디 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 반도체 기억 장치 내 플로팅 바디 트랜지스터를 제조하기 위해 하부 실리콘층(202), 매몰 절연막(204) 및 상부 실리콘층(206)으로 구성된 SOI기판을 형성한다.
도 2b를 참조하면, SOI기판의 상부 실리콘층(206) 상에 게이트 산화막(208)을 증착한다. 이후, 게이트 산화막(208) 상에 감광막(미도시)을 도포하고 소스/드레인 영역을 정의하는 마스크를 사용하여 감광막을 패터닝한다. 패터닝된 감광막(미도시)을 사용하여 SOI기판의 매몰 절연막(204)이 노출되도록 게이트 산화막(208)과 SOI기판의 상부 실리콘층(206)을 식각하여 소스/드레인이 형성될 트렌치(220)를 형성한다.
도 2c를 참조하면, 트렌치(220)를 포함한 게이트 산화막(208) 상부에 게이트 전극용 도전 물질(211)을 증착한다. 이때, 도전 물질(211)은 폴리 실리콘을 사용하는 것이 대표적이다.
만약 게이트 패턴의 형성시 복수의 게이트 전극을 형성하는 경우라면, 트렌치(220)에는 하부 게이트 전극과 동일한 물질을 증착한다. 이후, 도전 물질(211) 상부에 게이트 상부 전극의 형성을 위한 제 2 도전층(미도시)를 형성한 후 제 2 도 전층 상에는 절연층(미도시)를 형성한다.
도 2d를 참조하면, 게이트 전극용 도전 물질(211)을 포함한 복수의 층을 게이트 전극을 정의한 마스크를 이용한 식각 공정을 통해 패터닝한다. 이때, 게이트 전극용 도전 물질(211)은 패터닝되어 게이트 하부 전극(212)과 소스/드레인(222, 224)로 분리된다. 아울러, 게이트 전극용 도전 물질(211)의 상부에 형성된 제 2 도전층은 패터닝되어 게이트 상부 전극(214)가 되고, 제 2 도전층 상부에 절연층은 패터닝되어 게이트 절연막(216)이 된다.
도 2e를 참조하면, 게이트 하부 전극(212), 게이트 상부 전극(214) 및 게이트 절연막(216)의 측벽에 스페이서(218)를 형성하여 게이트 패턴(210)을 완성한다. 이후, 콘택과 플러그의 형성을 위해 노출된 게이트 산화막(208)을 기준으로 소스/드레인(222, 224) 상부의 일정량을 과도 식각(over etch)한다.
과도 식각 이후, 열처리와 이온 주입을 수행하여 도전 물질이 증착된 소스/드레인(222, 224)과 채널 영역이 형성되는 상부 실리콘층(206) 사이에 저항을 줄이고 소스/드레인을 확정한다. 이 과정을 통해, 수평적이 아닌 입체적인 채널 영역이 형성될 수 있어 소스/드레인(222, 224) 사이의 거리를 더욱더 길게 확보할 수 있다.
식각으로 인해 노출된 상부 실리콘층(206)과 게이트 산화막(208)을 플러그 절연막(230)으로 덮는다. 이때, 플러그 절연막(230)은 질화막을 사용한다. 이후, 소스/드레인(222, 224)의 상부에 랜딩 플러그(240)를 형성한다. 랜딩 플러그(240)의 하부는 소스/드레인(222, 224)과 맞닿아 있으며, 채널 영역(206) 및 게이트 전 극(212, 214)과는 플러그 절연막(230) 및 스페이서(218)를 통해 절연된다.
게이트 패턴의 형성 후에 게이트 패턴의 양측에 이온 주입을 수행하여 소스/드레인을 형성하는 일반적인 방법과 다르게, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 살펴보면, 마스크를 사용한 식각공정을 통해 반도체 기판에 소스/드레인 영역을 확보하는 한 후, 상기 확보된 영역과 반도체 기판상에 도전물질을 증착한 후 패터닝하여 게이트와 소스/드레인을 형성한다. 전술한 과정을 통해 형성되는 반도체 소자는 반도체 기판에 정의된 채널 영역, 채널 영역 상에 형성된 게이트 산화막, 채널 영역 상에 형성된 게이트 패턴 및 게이트 패턴 내 게이트 전극과 동일한 물질로 형성된 소스/드레인을 포함한다.
따라서, 본 발명에 따른 반도체 소자는 소스/드레인(222, 224)이 상부 실리콘층(206)이 식각되어 매몰 절연막(204)이 노출된 트렌치(220)에 형성됨으로써 인접한 플로팅 바디 트랜지스터 사이에 캐리어의 이동을 최소화할 수 있다. 즉, 플로팅 바디 트랜지스터의 경우 게이트 패턴(210)의 하부에 상부 실리콘층(206)으로 구성된 플로팅 바디(floating body)에 입력되는 데이터에 대응하는 홀(hole)을 저장하는 기능을 가지는데, 도전 물질로 형성된 소스/드레인(222, 224)을 통해 플로팅 바디에 남겨진 홀이 이웃한 플로팅 바디 트랜지스터로 이동되는 것을 차단할 수 있다.
아울러, 본 발명의 일 실시예에 따른 반도체 소자는 게이트 전극에 전압이 인가되어 게이트 산화막(208) 하부에 형성되는 채널의 길이 역시 수평적인 구조가 아닌 입체적인 구조를 가진다. 즉, 소스/드레인(222, 224)은 게이트 산화막(208)과 동일한 높이가 아닌 하부에 형성되어 있어 소스/드레인(222, 224) 사이에 형성되는 채널이 평면적이 아니라 플러그 절연막(230)의 하부와 게이트 산화막(208)의 하부를 따라 입체적으로 형성된다. 이를 통해, 종래보다 더욱 긴 유효 채널 길이를 확보할 수 있어 펀치 스루(Punch-through)와 같은 단채널 효과를 방지할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 1b는 SOI 기판에 형성되는 일반적인 반도체 장치 내 플로팅 바디 트랜지스터를 설명하기 위한 단면도이다.
도 2a 내지 2e는 본 발명의 일 실시예에 따른 반도체 기억 장치 내 플로팅 바디 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
Claims (17)
- 마스크를 사용한 식각공정을 통해 반도체 기판에 소스/드레인 영역을 확보하는 단계; 및상기 확보된 영역과 반도체 기판상에 도전물질을 증착한 후 패터닝하여 게이트와 소스/드레인을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 반도체 기판이 SOI기판인 경우, 상기 식각 공정은 상기 SOI기판 내 매몰 절연막이 노출될 때까지 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 식각 공정 전에 상기 반도체 기판상에 게이트 산화막을 증착하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제3항에 있어서,상기 소스/드레인 영역과 반도체 기판상에 도전물질을 증착한 후 패터닝하여 게이트와 소스/드레인을 분리하는 단계는상기 소스/드레인 영역 및 상기 게이트 산화막 상에 상기 도전 물질을 증착하는 단계;상기 도전 물질 상에 게이트 절연막을 증착하는 단계;상기 도전 물질 및 게이트 절연막을 상기 게이트를 정의한 마스크를 이용하여 상기 게이트 산화막이 노출될 때까지 식각하는 단계; 및상기 도전 물질 및 절연막의 측벽에 스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제4항에 있어서,상기 소스/드레인 영역을 형성하는 단계 이후,열처리와 이온주입 공정을 수행하여 상기 소스/드레인을 확정하는 단계; 및상기 소스/드레인 상에 랜딩 플러그를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제5항에 있어서,상기 소스/드레인 상에 랜딩 플러그를 형성하는 단계는상기 소스/드레인 영역을 매립한 상기 도전 물질의 일부를 식각하는 단계;상기 게이트 산화막 및 노출된 상부 실리콘막에 플러그 절연막을 형성하는 단계; 및상기 도전 물질 상부의 상기 스페이서와 상기 플러그 절연막 사이에 랜딩 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 게이트는 게이트 하부 전극 및 게이트 상부 전극을 포함하는 복수의 전극으로 구성되는 경우, 상기 소스/드레인은 상기 게이트 하부 전극과 동일한 물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판에 정의된 채널 영역;상기 채널 영역 상에 형성된 게이트 산화막;상기 채널 영역 상에 형성되며, 게이트 전극 및 게이트 절연막의 적층 구조물과 상기 적층 구조물의 측벽에 형성된 스페이서를 포함하는 게이트 패턴;상기 게이트 패턴 내 게이트 전극과 동일한 물질로 형성된 소스/드레인;상기 스페이서와 상기 소스/드레인 사이에 형성된 플러그 절연막; 및상기 소스/드레인 상의 상기 스페이서와 상기 플러그 절연막 사이에 형성된 랜딩 플러그을 포함하는 반도체 소자.
- 제8항에 있어서,상기 반도체 기판이 SOI기판인 경우, 상기 소스/드레인은 상기 SOI기판 내 매몰 절연막과 맞닿아 있는 것을 특징으로 하는 반도체 소자.
- 제8항에 있어서,상기 게이트 패턴이 게이트 하부 전극 및 게이트 상부 전극을 포함하는 복수의 전극으로 구성되는 경우, 상기 소스/드레인과 상기 게이트 하부 전극은 동일한 도전 물질인 것을 특징으로 하는 반도체 소자.
- 제10항에 있어서,상기 소스/드레인과 상기 게이트 하부 전극은 폴리 실리콘으로 구성된 것을 특징으로 하는 반도체 소자.
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- 제8항에 있어서,상기 플러그 절연막은 질화막인 것을 특징으로 하는 반도체 소자.
- 마스크를 사용한 식각공정을 통해 SOI기판의 상부 실리콘층을 식각하여 소스/드레인 영역을 확보하는 단계;상기 확보된 영역과 SOI기판 상에 도전물질 및 게이트 절연막을 증착하는 단 계;상기 도전물질과 상기 게이트 절연막을 패터닝하여 게이트 패턴과 소스/드레인을 분리하는 단계;상기 게이트 패턴과 상기 소스/드레인 사이에 플러그 절연막을 형성하는 단계; 및상기 소스/드레인 상에 랜딩 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제15항에 있어서,상기 도전물질은 폴리 실리콘으로 구성된 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제15항에 있어서,상기 게이트 패턴과 상기 소스/드레인 사이에 플러그 절연막을 형성하는 단계는상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계;상기 소스/드레인의 일부를 식각하는 단계;열처리와 이온 주입 공정을 수행하여 상기 소스/드레인을 확정하는 단계; 및상기 스페이서와 상기 소스/드레인 사이에 노출된 게이트 산화막과 상기 상부 실리콘층을 질화막을 덮는 단계를 포함하는 반도체 소자의 제조 방법.
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