JPH08153688A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置

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JPH08153688A
JPH08153688A JP7084501A JP8450195A JPH08153688A JP H08153688 A JPH08153688 A JP H08153688A JP 7084501 A JP7084501 A JP 7084501A JP 8450195 A JP8450195 A JP 8450195A JP H08153688 A JPH08153688 A JP H08153688A
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正弘 柏木
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Abstract

(57)【要約】 【目的】シリコン膜を選択的に形成すること 【構成】ソース・ドレイン領域のシリコン基板１０１の
表面をエッチングした後に、ソース・ドレイン領域のシ
リコン露出面および絶縁膜１０２，１０６，１０８の表
面をフッ素含有ガスにより処理した後、ＣＶＤ法により
シリコン露出面にボロン添加シリコン膜１０７を選択的
に形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高濃度の浅いソース・
ドレイン層を有する半導体装置およびその製造方法を有
する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、コンピュ−タ−や通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。
【０００３】ＬＳＩ技術としては、最近、選択気相成長
法（選択ＣＶＤ法）が検討されている。選択ＣＶＤ法
は、例えば、エレベーテッドソース／ドレイン技術や、
セルフアラインコンタクト技術に適用される。このよう
な技術により、１回の選択成長工程により、優れた特性
を有するソース・ドレイン不純物拡散層やダイレクトコ
ンタクト層となるシリコン層の形成が可能となる。
【０００４】従来の代表的なシリコン層の選択ＣＶＤ法
としては、例えば、図１３に示すように、Ｓｉ／Ｃｌ／
Ｈ2 還元反応系のガス、特にジクロルシラン（ＳｉＨ2
Ｃｌ2 ）原料ガスに塩酸（ＨＣｌ）ガスおよびＨ2 ガス
を加えたガスを用いたＣＶＤ法により、シリコン酸化膜
（ＳｉＯ2 ）や窒化膜（Ｓｉ3 Ｎ4 ）等の絶縁膜２をマ
スクとしてその開口部内のシリコン基板１の露出面に選
択的にシリコン層３を成長させるものが知られている。
また、選択成長したシリコン層３への不純物のドーピン
グは、反応ガスに不純物原子を含むガス状の化合物を混
合させることによって行なう。
【０００５】しかし、この種の選択ＣＶＤ法では、良好
な選択性が得られるガス種が限定され、また、シリコン
層３は、通常エピタキシャル成長する。したがって、図
１３（ｂ）に示すように、通常、（１１１）面のファセ
ットがシリコン層３に形成される。
【０００６】また、浅い不純物拡散層を形成する場合、
通常、不純物拡散層の抵抗を低減するためにシリサイド
膜を形成する。具体的には、例えば、不純物拡散層上に
チタン膜をスパッタ形成し、ＲＴＡにより７００℃３０
秒の熱処理を施してチタンシリサイド膜を形成する。
【０００７】このとき、シリサイド膜となる高融点金属
膜と不純物拡散層のシリコンとが反応することにより、
シリサイド膜が形成されるので、不純物拡散層のシリコ
ンは消費される。このため、不純物拡散層の深さが浅い
場合には、不純物拡散層上にシリコン層を選択成長さ
せ、実効的な不純物拡散層の厚みを増す必要がある。
【０００８】しかし、このシリコン層がエピタキシャル
成長膜の場合には、図１２のシリコン層３のようにファ
セットが形成されるので、シリコン層の端部は薄くな
り、シリコン層を積み上げる効果が低下する。
【０００９】このような問題を回避するために、非晶質
シリコン層を選択的に堆積しようとした場合には、堆積
温度または基板温度を下げる必要があるので、今度は堆
積速度を確保できなくなるという新たな問題が生じる。
【００１０】図１４は、従来のダイレクトコンタクト技
術を示す工程断面図である。
【００１１】まず、図１４（ａ）に示すように、ｐ型シ
リコン基板１１の表面にＢＦ2 + をイオン注入し、ｎ型
不純物拡散領域１３を選択的に形成する。次に同図
（ａ）に示すように、ｐ型シリコン基板１１上に絶縁膜
１２を堆積した後、この絶縁膜１２に開口部（コンタク
トホール）を形成する。
【００１２】次に図１４（ｂ）に示すように、選択エピ
タキシャル成長法により、開口部内を不純物を含有した
電極としての単結晶シリコン層１４で埋める。
【００１３】最後に、図１４（ｃ）に示すように、全面
に多結晶シリコン層を堆積した後、これをパターニング
して配線１５を形成する。
【００１４】このような方法を用いた場合、単結晶シリ
コン層１４はエピタキシャルシリコン層であるため、
（１１１）面のファセットが現れ、平滑に開口部を埋め
込むことが困難になる。
【００１５】さらに、配線１５である多結晶シリコン層
を堆積するために、選択堆積用の炉から多結晶シリコン
層堆積用の炉へ搬送する際に大気に晒すと、単結晶シリ
コン層１４の上部に自然酸化膜が形成され、配線１５と
の間のコンタクト抵抗が増大する。また、大気に晒すこ
とにより、ダスト等の汚染物により、良好な選択性が得
られなくなり、絶縁膜１２上にシリコンが析出し、配線
短絡が生じることもある。
【００１６】ところで、ＭＯＳトランジスタの短チャネ
ル効果を抑止するために、従来より、ソース・ドレイン
拡散層の拡散深さを浅く、そして、低抵抗を維持するた
めにソース・ドレイン拡散層の濃度を高くすることが要
求されている。
【００１７】これらの要求は特にソース・ドレイン拡散
層の端部において必要とされる。すなわち、微細化が進
むほど、ソース・ドレイン拡散層の端部は高濃度でかつ
拡散深さは浅いことが望ましい。このような要求を実現
するために、従来より、ソース・ドレイン拡散層の構造
として、これまでＬＤＤ（Lightly Doped Drain ）構造
が採用されている。
【００１８】ＬＤＤ構造は、ゲート電極を形成した後、
まず、低加速度・低ドーズ量のイオン注入により低濃度
の浅いソース・ドレイン拡散層を形成し、続いて側壁ゲ
ート絶縁膜を形成した後、高加速度・高ドーズ量のイオ
ン注入により高濃度の深いソース・ドレイン拡散層を形
成することにより得られる。また、低抵抗化を進めるた
めに、通常、ソース・ドレイン拡散層上にシリサイド膜
を形成する。
【００１９】ＬＤＤ構造による微細化をさらに進めるに
は、ゲート電極端部にイオン注入する不純物の加速度を
低くするか、ドーズ量を低くすることが必要である。
【００２０】しかしながら、より低濃度の浅いソース・
ドレイン拡散層を形成するために、イオン注入の加速度
を下げると、イオン注入時のビーム電流が低下し、スル
ープットが低下するという問題が生じる。さらに、上記
低加速度でも、イオン注入時には基板表面がスパッタさ
れる。
【００２１】なお、スパッタされない程度、例えば、加
速電圧を１／２程度に下げると、今度はイオン注入のテ
イル部の深さがチャネリング等のために１／２ほどには
下がらなくなるという問題が生じる。
【００２２】上記のようにイオン注入では、浅い接合の
形成には原理的に限界がある。すなわち、注入された不
純物分布はイオン注入時の加速エネルギーに大きく依存
し、浅い接合を得るためには浅いイオン注入分布を得る
ことが必要である。
【００２３】注入深さは、イオンの質量にほぼ反比例す
るため、ボロン以外の適当な不純物のないｐ+ 層形成に
おいてより問題となる。従来、実効的に加速エネルギー
を低下させる方法として、ＢＦ2+イオンを用いていた。
この方法の一例を図４７に示す。
【００２４】この方法では、まず、図４７（ａ）に示す
ように、シリコン基板４１に形成された素子分離絶縁膜
４２で分割された素子領域にシリコン酸化膜および多結
晶シリコン膜を形成し、レジストパターンをマスクとし
てパターニングし、ゲート絶縁膜４３およびゲート電極
４４を形成する。
【００２５】そして、図４７（ｂ）に示すように、この
ゲート電極４４をマスクとしてＢＦ2+イオン４６を打ち
込む。注入されたＢＦ2+イオンはシリコン基板内部で衝
突を繰り返し、加速エネルギーに依存するピーク深さを
中心として分布する。その後、窒素雰囲気中で８５０℃
３０分間の熱処理を行い、ボロンをシリコン中に拡散し
活性化させ、図４７（ｃ）に示すように、ソース・ドレ
イン領域となる拡散層４５を形成する。
【００２６】しかし、この方法でも、０．１μｍ以下の
深さの拡散層を形成することは困難である。例えば、Ｂ
Ｆ2+イオンを加速電圧２０ｋｅＶでドープ量５×１０15
ｃｍ-2にて注入した場合、拡散層深さｘ（１×１０17ｃ
ｍ-3以上のボロン濃度を有する領域の幅）はイオン注入
直後で０．１２５μｍ、８５０℃３０分の窒素雰囲気中
での熱処理では０．１７５μｍとなる。
【００２７】このように１Ｇビット（ＲＡＭ）などのチ
ャネル長が０．１μｍ程度の微細な素子を作成する場
合、拡散層深さ０．１μｍ以下の浅い拡散層が必要とな
るが、これら従来の方法では極めて困難である。
【００２８】また、イオン注入のドーズ量を下げると、
ＭＯＳトランジスタの寄生抵抗が増加するという問題が
生じる。
【００２９】ソース・ドレイン拡散層の端部を浅く、高
濃度にする他の方法としては、側壁ゲート絶縁膜を形成
した後に、不純物を含んだ薄膜を堆積し、この薄膜を拡
散源として固相拡散を行なって、ソース・ドレイン拡散
層を形成する方法がある。
【００３０】この問題を解決するために、不純物を含む
ガスからシリコン基板表面に不純物を吸着、拡散させた
り、不純物を含有した不純物添加シリコン膜を堆積し、
これより不純物を熱等のエネルギーでシリコン基板内部
に拡散させる方法が提案させている。例えば、ジボラン
（Ｂ2 Ｈ6 ）の熱分解からボロンをシリコン表面に吸着
させ、シリコン基板内にこれを拡散せしめる方法があ
る。
【００３１】この方法によれば、拡散層中のボロンは熱
処理温度によって、つまり、熱処理温度の高温にするこ
とにより拡散層を高濃度にすることができる。また、拡
散層の深さは吸着後の熱処理温度、時間で決定すること
ができる。すなわち、熱処理温度の高温化による拡散層
の深さの延びは、熱処理時間の短時間化によって抑える
ことができる。したがって、浅く高濃度の拡散層を形成
する上で有効な手法となっている。
【００３２】しかし、不純物の熱分解を用いた方法で
は、不純物はシリコン表面以外の領域にも吸着されるの
で、このシリコン表面以外の領域に吸着した不純物層を
後工程で取り除く必要があった。
【００３３】また、ジボランの熱分解やジボランとシラ
ン（ＳｉＨ4 ）あるいはジシラン（Ｓｉ2 Ｈ6 ）を用い
たボロン添加シリコン膜等を用いた拡散源となる材料か
らの不純物の拡散方法では、拡散層を形成しようとする
シリコン表面を大気に晒すと自然酸化膜が形成され、こ
れが不純物の拡散を阻害する。
【００３４】このために、拡散源となる材料を形成する
前にシリコン基板表面の清浄化処理が必要となる。
【００３５】また、熱処理後のボロンの分布は、補誤差
関数に従うので接合界面付近のボロン濃度は表面濃度よ
りも低くなり、拡散層抵抗が高くなる。例えば、拡散層
深さが０．０７５μｍを実現できる条件においては、そ
のシート抵抗の値は、２５０Ω／□になってしまう。
【００３６】また、この方法では、側壁ゲート絶縁膜の
直下の不純物濃度がゲート電極端部において特に低くな
り、この低不純物濃度の領域がトランジスタの直列抵抗
となるため、寄生抵抗が増加するという問題があった。
【００３７】また、ソース・ドレイン拡散層上にシリサ
イド膜を形成する方法を用いると、シリサイド膜の形成
前にある程度以上の拡散層深さがあることが要求され
る。
【００３８】これは、一般に、シリサイド膜を形成する
方法として、シリコン基板上に高融点金属膜をスパッタ
形成し、この高融点金属膜とソース・ドレイン拡散層の
シリコンとを反応させる方法が用いられるため、シリサ
イド膜の形成の際にソース・ドレイン拡散層のシリコン
が消費され、拡散層深さが減少するからである。
【００３９】また、他の理由としては、金属膜とソース
・ドレイン拡散層との界面に凹凸があり、これにより、
シリサイド膜の形成時の反応により、点欠陥がソース・
ドレイン拡散層を越えて基板内部に拡散し、接合特性が
劣化することが挙げられる。
【００４０】このような問題を解決するために、エレベ
ーティッドソース・ドレインと呼ばれる方法が提案され
た。これは、イオン注入によりソース・ドレイン拡散層
を形成した後、シリコンの選択成長によってソース・ド
レイン拡散層の高さを持ち上げる方法である。
【００４１】この方法によれば、拡散層深さを深くする
ことなく、シリサイド技術を適用することができる。し
かし、シリコンの選択成長工程が追加され、製造工程の
増加するという問題がある。
【００４２】また、ＳＯＩ基板のシリコン膜を薄膜化す
ることにより、ＭＯＳＦＥＴを形成した場合に、シリコ
ン膜の全体が空乏化し、短チャネル効果の抑止や、電流
駆動能力の向上等の優れた性能が得られる可能性が見出
された。
【００４３】図４８は、従来のＳＯＩ基板を用いたＭＯ
Ｓトランジスタの形成方法を示す工程断面図である。
【００４４】まず、図４８（ａ）に示すように、ＳＯＩ
基板（シリコン支持板２１、ＳＯＩ絶縁膜２２、ＳＯＩ
シリコン膜２３）のＳＯＩシリコン膜２２に素子分離絶
縁膜２４を形成する。次にゲート酸化膜２９、不純物添
加多結晶シリコン膜２５、タングステンシリサイド膜２
６、側部シリコン窒化膜２７，上部シリコン窒化膜８か
らなるゲート部を形成する。
【００４５】次に図２６（ｂ）に示すように、ゲート部
をマスクとして不純物イオン３０を注入した後、図２６
（ｃ）に示すように、熱処理により不純物イオン３０を
活性化して、ソース・ドレイン拡散層３１を形成する。
【００４６】しかしながら、このようなＭＯＳトランジ
スタの形成方法には以下のような問題があった。
【００４７】この形成方法ではイオン注入によりソース
・ドレイン拡散層３１を形成しているので、ソース・ド
レイン拡散層３１には、側部シリコン窒化膜２７の下か
らゲートエッジに至るまで、徐々に横方向に不純物濃度
が低下するプロファイルが生じる。
【００４８】このため、ソース・ドレイン拡散層３１の
抵抗は全体としては高くなり、二つのソース・ドレイン
拡散層３１の間の寄生抵抗が増大し、電流駆動能力が低
下するという問題が生じる。この問題はＳＯＩシリコン
膜２３の膜厚が薄くなるほど深刻化する。
【００４９】さらに、上記ＭＯＳトランジスタのよう
に、ＳＯＩ基板の半導体膜がシリコンで形成されている
場合には、特にｎチャネルＭＯＳトランジスタにおい
て、ゲート電圧が０またはＭＯＳトランジスタがＯＦＦ
の状態で、ドレイン電圧を増加させると、微小なリーク
電流が発生して、サブスレッショルド電流が流れるよう
になる。
【００５０】この結果、サブスレッショルド電流による
インパクトイオン化によるホールが発生し、このホール
がチャネル下部に蓄積してポテンシャルが増大し、ソー
スから電子の注入を誘う現象が生じる。このような現象
は、ＯＦＦ時のソース・ドレイン耐圧の低下の原因とな
る。また、サブスレッショルド特性が劣化するという問
題も生じる。
【００５１】
【発明が解決しようとする課題】上述の如く、従来のシ
リコンの選択形成技術ではファセットが形成され、後工
程に悪影響が生じるという問題があった。
【００５２】本発明は、上記事情を考慮してなされたも
ので、その第１の目的とするところは、新規なシリコン
膜の選択形成工程を有し、さらに技術的限定を付加する
ことにより、ファセットがないシリコン膜を選択的に形
成できる半導体装置の製造方法を提供することにある。
【００５３】上述の如く、従来のＭＯＳトランジスタ技
術では、例えば、ＬＤＤ構造によるさらなる微細化を進
めると、ソース・ドレイン拡散層の抵抗が上昇し、寄生
抵抗が増加するという問題があった。また、固相拡散に
よるソース・ドレイン拡散層の形成方法の場合にも、ゲ
ート電極端部のソース・ドレイン拡散層の濃度が低下
し、寄生抵抗が増加するという問題があった。
【００５４】本発明は、上記事情を考慮してなされたも
ので、その第２の目的とするところは、浅い高濃度のソ
ース・ドレイン層を有する半導体装置およびその製造方
法を提供することにある。
【００５５】
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明に係る半導体装置の製造方法は、表面
にシリコン領域を有し、その一部が絶縁膜で覆われた基
板の前記シリコン領域の露出面にシリコン膜を選択的に
形成する工程であって、前記シリコン領域の露出面およ
び前記絶縁膜の表面をフッ素含有ガスにより処理した
後、前記基板にシリコン原料を供給することにより、前
記シリコン領域の露出面にシリコン膜を選択的に形成す
る工程とを有することを特徴とする。
【００５６】ここで、上記基板とは、例えば、シリコン
基板、ＳＯＩ基板であり、この場合、上記シリコン領域
は、シリコン基板自身、ＳＯＩ基板を構成するシリコン
膜である。
【００５７】また、上記フッ素含有ガスによる処理工程
において、絶縁膜の表面にフッ素を少なくとも７×１０
14ａｔｏｍ／ｃｍ2 残置させることが望ましい。
【００５８】また、上記フッ素含有ガスによる処理工程
および上記シリコン膜の選択形成工程は、同一の減圧反
応室またはそれぞれ別の減圧反応室でかつこれら減圧反
応室が気密に接続されたもの中で連続して行なうととも
に、前記減圧反応室内の酸化性ガス分圧が１×１０-3Ｔ
ｏｒｒ以下に設定されていることが望ましい。
【００５９】また、本発明に係る他の半導体装置の製造
方法は、上記発明において、温度制御により非晶質のシ
リコン膜を形成することを特徴とする。
【００６０】ここで、温度制御とは、例えば、基板の温
度をエピタキシャル成長が起きないように低温に制御す
ることである。
【００６１】また、上記第２の目的を達成するために、
本発明に係る半導体装置は、表面に半導体領域を有する
基板の前記半導体領域上にゲート絶縁膜を介して形成さ
れたゲート電極と、このゲート電極の両側の前記半導体
領域にそれぞれ埋め込み形成されたソース・ドレイン半
導体層とを備えたことを特徴とする。
【００６２】また、本発明に係る他の半導体装置の製造
方法は、表面に半導体領域を有する基板の前記半導体領
域の表面にゲート絶縁膜を形成する工程と、このゲート
絶縁膜上にゲート電極を形成した後、このゲート電極の
両側の前記半導体領域をエッチングして溝を形成する工
程と、前記溝内にソース・ドレイン層としての不純物を
含む半導体層を埋め込む工程とを有することを特徴とす
る。
【００６３】ここで、上記半導体基板とは、例えば、シ
リコン基板、ＳＯＩ基板であり、この場合、上記半導体
領域は、シリコン基板自身、ＳＯＩ基板を構成するシリ
コン膜である。
【００６４】また、本発明に係る他の半導体装置の製造
方法は、上記発明において、ゲート電極の側部に絶縁膜
を形成した後、この絶縁膜および前記ゲート電極をマス
クとして半導体領域をエッチングして溝を形成し、かつ
この溝内に、該溝の深さより厚い不純物を含む半導体層
をソース・ドレイン層として埋め込むことを特徴とす
る。
【００６５】また、上記半導体層はＣＶＤ法により形成
することが望ましい。
【００６６】また、本発明に係る他の半導体装置の製造
方法は、絶縁膜上に半導体膜が形成されてなる基板上の
前記半導体膜の表面にゲート絶縁を形成した後に、この
ゲート絶縁膜上にゲート電極を形成する工程と、このゲ
ート電極の両側の前記半導体膜をエッチングして溝を形
成する工程と、前記溝内にソース・ドレイン層としての
不純物を含む半導体層を埋め込む工程とを有することを
特徴とする。
【００６７】また、本発明に係る他の半導体装置の製造
方法は、上記発明において、ソース・ドレイン層として
不純物を含んだシリコンゲルマニウムを用いることを特
徴とする。
【００６８】また、本発明にに係る他の半導体装置の製
造方法は、半導体基板上に絶縁膜を介してゲート電極を
形成する工程と、このゲート電極を挟んで設けられたソ
ース・ドレイン領域に、等方性エッチングと、エッチン
グが面方位依存性を持つ異方性エッチングとを組み合わ
せ溝を形成する工程と、この溝に所定の導電型の不純物
元素を含む導電膜を埋め込む工程とを有することを特徴
とする。
【００６９】望ましくは、前記異方性エッチングはＣｌ
を含むガス、特にＣｌＦ3 ガスを用いることがよい。
【００７０】望ましくは、前記ソース・ドレイン領域に
溝を形成する工程の後に、続けてこの溝に反応性イオン
エッチングを行なうとよい。
【００７１】望ましくは、前記異方性エッチングを用い
て溝を形成する際に、基板の面方位を制御するとよい。
【００７２】望ましくは、前記所定の導電型不純物元素
としてはボロン、燐またはヒ素を用いるとよい。
【００７３】望ましくは、前記半導体基板にはシリコン
基板を用いるとよい。
【００７４】また、本発明に係る他の半導体装置の製造
方法は、絶縁領域と導電領域とを表面に持つ試料に、３
族または５族元素のハロゲン化物を含む第１のガスと、
少なくとも水素およびシリコンを含む第２のガスとを送
り、前記導電領域にのみ前記３族または５族元素を含む
膜を選択的に成長させることを特徴する。
【００７５】ここで、前記第１のガスと前記第２のガス
とを試料に送る際、温度、ガス種、流量のうち少なくと
も一つの条件を変化させることにより、前記導電領域に
のみ選択的に成長させる膜の中の前記３族または５族元
素濃度を制御することができる。これは、前記試料に前
記第１のガスと前記第２のガスとを送る工程の後に、前
記第２のガスのみを流す工程を行なうとよい。
【００７６】望ましくは、前記試料はシリコン基板であ
り、シリコン基板の表面に選択的に堆積した前記３族ま
たは５族元素を含む膜を形成した後に熱処理を行い、シ
リコン基板内に３族または５族元素を拡散するとよい。
【００７７】前記３族または５族元素を含む膜は、シリ
コンと３族元素を含むとよい。
【００７８】前記３族または５族元素を含む膜は、単結
晶膜であるとよい。
【００７９】前記３族または５族元素のハロゲン化物を
含む第１のガスは、塩化物ガス、特に三塩化硼素ガスで
あるとよい。
【００８０】前記水素あるいは半導体成分を含む第２の
ガスは、シラン系ガス、特にモノシランガスであるとよ
い。
【００８１】また、本発明に係る他の半導体装置の製造
方法は、シリコン基板上に素子分離絶縁膜を形成する工
程と、前記素子分離絶縁膜で分離された素子領域内にゲ
ート絶縁膜を介してゲート電極を選択的に形成する工程
と、前記ゲート電極の側壁に側壁絶縁膜を形成する工程
と、前記基板上に３族または５族元素のハロゲン化物を
含む第１のガスと少なくとも水素およびシリコンを含む
第２のガスとを送り、露出したシリコン基板上にのみ前
記３族または５族元素を含む膜を選択的に成長せしめる
工程とを有することを特徴とする。
【００８２】また、本発明に係る他の半導体装置の製造
方法は、シリコン基板上に素子分離絶縁膜を形成する工
程と、前記素子分離絶縁膜で分離された素子領域内にゲ
ート絶縁膜を介してゲート電極を選択的に形成する工程
と、前記ゲート電極の側壁に側壁絶縁膜を形成する工程
と、露出したシリコン基板を選択的にエッチングする工
程と、前記エッチングした領域に前記基板上に３族また
は５族元素のハロゲン化物を含む第１のガスと少なくと
も水素およびシリコンを含む第２のガスとを送り、少な
くとも前記エッチングした領域に前記３族または５族元
素を含む膜を選択的に成長せしめる工程とを有すること
を特徴とする。
【００８３】ここで、前記シリコン基板を選択的にエッ
チングする工程と前記第１および第２のガスを送る工程
とは、互いに接続された真空装置内で連続して行い、さ
らに、前記真空装置内の酸化性ガス分圧は、１．３３×
１０3 Ｐａ以下に保たれているとよい。
【００８４】
【作用】本発明者等の研究によれば、シリコン基板の表
面の一部が絶縁膜により覆われてなる被処理基板の表面
をフッ素含有ガスにより処理することにより、基本的に
成膜方法に関係なく（スパッタ法等の物理作用的な成膜
方法を除く）、絶縁膜により覆われていないシリコン基
板の露出面にシリコン膜を選択的に形成できることが分
かった。特にＣＶＤ法であればどの種のものであっても
有効であった。
【００８５】したがって、上記知見に基づいた本発明に
よれば、シリコン領域（シリコン基板、ＳＯＩ基板のシ
リコン膜）の露出面に選択的にシリコン膜を形成できる
ようになる。
【００８６】さらに、温度制御により、つまり、低温で
成膜を行なうことにより、非晶質のシリコン膜（非晶質
シリコン膜）を形成でき、ファセットの無いシリコン膜
を形成できることが分かった。また、低温でも反応が速
い原料ガスを用いることにより、成膜速度を速めること
もできた。ここで、低温でも反応が速い原料ガスを用い
ることができるのは、上記フッ素含有ガスによる処理に
より、使用できる原料ガスの種類が広まったことによ
る。
【００８７】したがって、上記知見に基づいた本発明に
よれば、成膜速度を落とすことなく、ファセットの無い
シリコン膜を選択的に形成できるようになる。
【００８８】以下、上記知見について具体的に説明す
る。
【００８９】例えば、まず、フッ酸処理などにより、シ
リコン基板上の絶縁膜、例えば酸化膜にコンタクトホー
ルを開孔して、化学的に活性なシリコン表面を露出す
る。次いでシリコンのエッチングに用いられるハロゲン
化物ガス、例えば、四フッ化炭素（ＣＦ4 ）をマイクロ
波放電により活性種、例えば、フッ素ラジカルを作り出
し、シリコン基板に供給する。これにより、フッ素ラジ
カルはシリコン表面およびシリコン酸化膜表面で反応す
る。特にシリコン表面ではフッ化ケイ素（ＳｉＦx ）が
生成され、これがシリコン表面から脱離することにより
エッチングが進行する。
【００９０】この後、接続された減圧反応室内で、試料
を大気にさらすことなく、真空中あるいは非酸化性ガ
ス、例えば、アルゴン（Ａｒ）雰囲気中で成膜温度まで
昇温する。
【００９１】このとき、シリコン表面上でフッ素ラジカ
ルと反応し生成されたフッ化ケイ素（ＳｉＦx ）は、蒸
気圧が低くシリコン表面から脱離し、フッ素はシリコン
表面上にはほとんど残留しない。一方、シリコン酸化膜
上では、フッ素ラジカルは酸化膜表面で反応するが、蒸
気圧の高いＳｉＯx Ｆy が形成され、シリコン酸化膜上
には大量のフッ素が残留する。
【００９２】この後、ジシランガス（Ｓｉ2 Ｈ6 ）を流
すと、シリコン表面ではジシランガス（Ｓｉ2 Ｈ6 ）の
分解が起こり、シリコン膜が成長する。一方、シリコン
酸化膜上では、ジシラン（Ｓｉ2 Ｈ6 ）の分解を誘起す
る欠陥（核）が、フッ素が大量に付着することにより減
少し、また、ＳｉＯ2 がＳｉＯx Ｆy となることによ
り、よりシリコンの電子が引き離され、シリコン酸化膜
とジシラン分子との相互作用が希薄になり、ジシラン分
子が酸化膜上で分解し難くなる。このため、シリコン酸
化膜上にはシリコン膜は成長しない。また、ある温度以
下の基板温度であれば、堆積するシリコン膜は単結晶化
せず、非晶質シリコン膜となる。
【００９３】ここでは、例として、フッ素を含有するガ
スとして四フッ化炭素（ＣＦ4 ）を用い、マイクロ波放
電によりフッ素ラジカルを生成したが、この方法はその
他のフッ化物ガスの場合でも適用可能であり、また、三
フッ化塩素（ＣｌＦ3 ）のようなガスを用いることも可
能である。
【００９４】さらに、非晶質シリコン膜堆積用ガスとし
てジシランガス（Ｓｉ2 Ｈ6 ）を取り上げたが、ガス種
に限定はなく、７００℃以下で分解反応を起こしシリコ
ン膜を形成することができるガスであれば良い。例え
ば、シラン（ＳｉＨ4 ）やジクロルシラン（ＳｉＨ2 Ｃ
ｌ2 ）の場合でも適用可能であり、また、不純物添加シ
リコン膜を堆積しようとする際は、これらのガスにジボ
ラン（Ｂ2 Ｈ6 ）や三塩化ホウ素（ＢＣｌ3 ）や三フッ
化ホウ素（ＢＦ3 ）、ホスフィン（ＰＨ3 ）やアルシン
（ＡｓＨ3 ）を混合させれば良い。
【００９５】本発明に係るソース・ドレイン層は、半導
体領域の表面に不純物をイオン注入や固相拡散等の方法
によって導入して形成されたものではなく、半導体領域
の表面に該半導体領域の半導体層とは別の不純物を含ん
だ半導体層を埋め込んで形成したものである。
【００９６】このような半導体層は、例えば、ＣＶＤ法
により形成でき、しかも、不純物濃度が均一でかつ高濃
度の薄い半導体層とすることができる。このため、イオ
ン注入や固相拡散等を用いた場合とは異なり、微細化が
進んでも高濃度の浅いソース・ドレイン層を形成でき
る。したがって、微細化が進んでも、チャネル効果の発
生を効果的に防止でき、高信頼性の半導体装置を実現で
きるようになる。
【００９７】また、ＳＯＩ基板に形成されるソース・ド
レイン層は、絶縁膜（ＳＯＩ絶縁膜）上に半導体膜（Ｓ
ＯＩ半導体膜）が形成されてなる基板（ＳＯＩ基板）上
のＳＯＩ半導体膜の表面に不純物をイオン注入によって
導入して形成されたものではなく、ＳＯＩ半導体膜の表
面に該半導体膜とは別の不純物を含んだ半導体層を埋め
込んで形成したものである。
【００９８】したがって、上記発明の場合と同様に、微
細化が進んでも高濃度の浅いソース・ドレイン層を形成
できる。したがって、微細化が進んでも、チャネル効果
の発生を効果的に防止でき、高信頼性の半導体装置を実
現できるようになる。
【００９９】さらに、本発明者等は、シリコンを等方的
にエッチングする工程と異なる面方位にエッチングが進
行する異方的にエッチングする工程とから組み合わせる
ことで、エッチング形状を、このように制御できるかを
予め調べるために、次のような実験を行なった。
【０１００】なお、等方性エッチングとしては、ＣＦ4
ガスと酸素との混合ガスをマイクロ波放電させた後、試
料上に供給することで行なった。
【０１０１】また、ファセットを形成しながらエッチン
グが進行する異方性エッチングは、このエッチングに主
に作用していると考えるＣｌを含むガス例えばＣｌＦ3
ガスを試料上に供給する方法を用いた。
【０１０２】ここで、エッチングの時に異なる面方位、
例えばＣｌＦ3 ガスを用いる方法ではシリコン基板に対
して平行な面とシリコン基板の（１１１）面の方向にエ
ッチングを行なうことができる。即ち、テーパを設けな
がらエッチングを行ななうことができる。
【０１０３】まず、ＣｌＦ3 ガスを用い異方性エッチン
グと、ＣＦ4 ガスと酸素との混合ガスによる等方性エッ
チングとを組み合わせたときの結果を示す。
【０１０４】（１００）面方位を有するシリコン基板上
に、熱酸化膜を形成した後、酸化膜をパターニングし、
異なる面方位にシリコンを異方的にエッチングする工程
と、シリコンを等方的にエッチングする工程とを行い、
エッチング形状を走査形電子顕微鏡で観察した。
【０１０５】ここで、図３８（ａ）〜（ｅ）に、異方性
エッチングのエッチング深さを変化したときのエッチン
グ形状を示す。エッチングは、全体で１００ｎｍとなる
ようにし、図３８（ａ）〜（ｅ）のそれぞれについて、
異方性エッチングによるエッチングの深さを、１００ｎ
ｍ，７５ｎｍ，５０ｎｍ，０ｎｍとなるようにした。
【０１０６】この結果から分かるように、エッチング形
状を自由に制御できる。
【０１０７】また、シリコン基板上の面方位を（１０
０）から少しずつ変化させたときの、異方性エッチング
によるエッチング形状を調べた。図３９（ａ）〜（ｃ）
に、（１００）面から（１１０）面方向に、１０°，２
０°，３０°のそれぞれの角度だけ傾けた基板を用いた
ときのエッチング形状を示す。
【０１０８】いずれの場合についても（１１１）面方位
にエッチングが進むため、基板上の面方位に依存して、
エッチング角度が変化できることがわかる。
【０１０９】以上の結果から本発明は、図３８（ｂ）〜
（ｄ）に示すようにシリコンを等方的にエッチングする
工程と異なる面方位にシリコンを異方的にエッチングす
る工程とを組み合わせ、また、基板の面方位も変化させ
ることで、エッチングの形状およびゲート電極の絶縁膜
直下をテーパを設けながらエッチングできたため横方向
の不純物プロファイルを制御することが可能となる。
【０１１０】次に、さらにＨＢｒと酸素との混合ガスを
用いたＲＩＥ（Reactive Ion Etching）を組み合わせた
ときの結果を示す。ここで、ＨＢｒと酸素との混合ガス
を用いたＲＩＥでは、シリコン酸化膜をマスクとした垂
直なエッチングを行なうことができる。図３８（ｃ）の
形状を形成した後、ＨＢｒと酸素との混合ガスを用いた
ＲＩＥを行なった。
【０１１１】このときの結果を図３８（ｆ）に示す。こ
の図から、絶縁膜のない領域のみをエッチングでき、絶
縁膜下の形状と、側壁絶縁膜に覆わせていない領域の形
状とを独立に制御できることがわかる。
【０１１２】本発明に係る半導体装置の製造方法（請求
項１５〜請求項２９）の作用について具体的に説明す
る。
【０１１３】まず、シリコン基板等の試料に弗酸処理な
どを行うことにより、ボロンあるいはボロン添加シリコ
ン膜を形成しようとする領域の化学的に活性なシリコン
表面を露出する。
【０１１４】次いでボロンのハロゲン化物ガス、例えば
三塩化硼素ガス（ＢＣｌ3 ）とシラン系ガス、例えばシ
ランガス（ＳｉＨ4 ）の混合雰囲気中に試料を晒す。
【０１１５】このとき、三塩化硼素はシリコン表面で電
子を受け取り還元される。還元により生成された塩素は
化学的に活性であるため、シランガスと反応し四塩化ケ
イ素となりシリコン表面から脱離する。この反応は次式
で表される。
【０１１６】４ＢＣｌ3 ＋３ＳｉＨ4 →４Ｂ＋６Ｈ2 ＋
３ＳｉＣｌ4この三塩化硼素の還元は導電電子の存在す
るシリコン表面でのみ起こり、絶縁膜、例えばシリコン
膜上では起こらないために、シリコン表面だけにボロン
が選択成長する。
【０１１７】また、ある温度以上に温度を上げ、さらに
上式のモル数よりも過剰にシランガスを流した場合、シ
ランガスはそのＳｉ−Ｈ結合において電子がＨ側に偏り
分極しているために、シリコン表面に吸着しているボロ
ン原子に引き寄せられ、そのボロンがＳｉ−Ｈ結合の分
解を促進することにより、水素原子が脱離し結果として
シリコン表面のみにボロン添加シリコン膜が選択的に成
長する。
【０１１８】このとき、気相中の三塩化硼素とシランと
の混合比を変えることにより、所望のボロン濃度のボロ
ン添加シリコン膜を形成することができる。
【０１１９】三塩化硼素ガスとシランガスを流すことに
より、シリコン表面上にのみ選択的にボロンあるいはボ
ロン添加シリコン膜を成長させ、この後、三塩化硼素ガ
スの供給を止めると、ボロンあるいはボロン添加シリコ
ン膜上にのみ選択的にシリコンが成長するため、これを
交互に繰り返すことにより所望のボロン濃度の堆積膜を
形成することができる。
【０１２０】この後、熱処理を施すことにより、この堆
積物からシリコン中にボロン原子が取り込まれ、基板表
面に浅く高濃度のＰ型拡散層が形成される。
【０１２１】また、本発明では、基板の拡散層となる部
分をあらかじめエッチング等で削り、堆積物をそのまま
拡散層として用いることもできる。
【０１２２】選択的にシリコンと反応しエッチングする
四弗化炭素（ＣＦ4 ）等のハロゲン化物ガスをマイクロ
波放電により活性化しシリコン基板に供給すると、生成
された弗素ラジカルがシリコン表面で反応し、シリコン
原子は四弗化ケイ素となりシリコン基板表面から脱離す
る。
【０１２３】この後、接続された真空装置内で、試料を
大気に晒すことなく、非酸化性ガス、例えばアルゴン
（Ａｒ）雰囲気中で、真空装置内の酸化性ガス、例え
ば、酸素（Ｏ2 ）や水（Ｈ2 Ｏ）分圧を１３３０Ｐａ以
下に抑えて成膜温度まで昇温する。これにより、昇温中
にエッチングにより露出した活性なシリコン表面に、酸
素分子や水分子が吸着し酸化させることを抑制すること
ができる。
【０１２４】次いでシラン系ガス、例えばジクロルシラ
ン（ＳｉＨ2 Ｃｌ2 ）ガスおよびボロンのハロゲン化物
ガス、例えば三塩化硼素（ＢＣｌ3 ）を流すと、エッチ
ングされたシリコン表面でジクロルシランガスおよび三
塩化硼素が熱分解を起こし、エッチングされたシリコン
表面にボロン添加シリコン膜を選択性良く成長させるこ
とができる。
【０１２５】このようにして形成された不純物拡散層
は、その拡散層深さがエッチングの深さにより決定し、
ジクロルシランガスおよび三塩化硼素の混合比により所
望のボロン濃度の不純物拡散層を形成することができ
る。
【０１２６】
【実施例】以下、図面を参照しながら実施例を説明す
る。 （第１の実施例）図１は、本発明の第１の実施例に係る
半導体装置の製造方法を示す工程断面図である。
【０１２７】まず、図１（ａ）に示すように、周知の方
法により、比抵抗４〜５Ωcmのｎ型シリコン基板１０１
の表面に素子分離絶縁膜１０２を形成して分離された素
子領域の表面に、ゲート絶縁膜１０３としてのシリコン
酸化膜を形成する。
【０１２８】次に同図（ａ）に示すように、ゲート絶縁
膜１０３上にゲート電極となる多結晶シリコン膜１０４
を形成した後、この多結晶シリコン膜１０４に熱拡散法
等により不純物を添加する。次いで全面に酸化シリコン
膜１０８を堆積した後、この酸化シリコン膜１０８およ
び多結晶シリコン膜１０４をＲＩＥ法によりパターニン
グし、ゲート部を形成する。
【０１２９】次に同図（ａ）に示すように、全面に側壁
ゲート絶縁膜１０６となる酸化シリコン膜を堆積した
後、ＲＩＥ法によりエッチバックし、ゲート部の側壁に
上記酸化シリコン膜を選択的に残置させて、側壁ゲート
絶縁膜１０６を形成する。
【０１３０】次に同図（ａ）に示すように、ゲート部以
外の領域（ソース・ドレイン領域）のゲート絶縁膜１０
３を除去した後、ＨＦ溶液中で試料をディップさせ、続
いて溶存酸素量が１０ｐｐｍ以下の純水中で基板をリン
スすることにより、化学的に活性なシリコン表面を露出
させる。
【０１３１】ここで、溶存酸素量が多い純水を用いた場
合は、リンス中およびその後の乾燥中にシリコン表面上
に自然酸化膜が形成されてしまい、均一なエッチングを
行なうことができず、平滑なエッチング表面が得られな
い。したがって、１０ｐｐｍ以下といった溶存酸素量の
少ない純水を用いることが望ましい。
【０１３２】この後、エッチングと成膜とを連続して行
なうことができ、互いに接続されたエッチング室と成膜
室とからなる減圧反応装置の該エッチング室内に基板を
入れる。
【０１３３】次にエッチング室において０℃〜７００℃
の所定の温度に基板を冷却または加熱をする。次いで四
フッ化炭素（ＣＦ4 ）を１〜５００ｃｃ／ｍｉｎ流し、
流量および圧力が安定した後、マイクロ波放電させ、生
成された活性種を基板に供給する。
【０１３４】これにより、シリコン表面では、主にシリ
コンとフッ素ラジカルとが反応し、四フッ化シリコン
（ＳｉＦ4 ）の形でシリコン表面から脱離しエッチング
が進行する。この結果、図１（ｂ）に示すように、ソー
ス・ドレイン領域のシリコン基板１０１の表面が所定の
深さだけエッチングされ、基板表面に溝１０５が形成さ
れる。なお、上記エッチングの速度は１〜２０ｎｍ／ｍ
ｉｎであった。
【０１３５】次に基板を真空中または非酸化性ガス中で
上記成膜室に搬送し、３００℃〜５５０℃の所定の成膜
温度まで昇温する。
【０１３６】次にジシランガス（Ｓｉ2 Ｈ6 ）を１０〜
１００ｃｃ／ｍｉｎおよびジボランガス（Ｂ2 Ｈ6 ）を
０．１〜１００ｃｃ／ｍｉｎ流す。このＳｉ2 Ｈ6 とＢ
2 Ｈ6 はシリコン表面でのみ熱分解をして、図１（ｃ）
に示すように、非晶質のボロン添加シリコン膜１０７が
シリコン基板１０１の露出面に選択的に堆積する。
【０１３７】このときの堆積速度は、１〜１０ｎｍ／ｍ
ｉｎであった。また、このときのＳｉ2 Ｈ6 とＢ2 Ｈ6
の流量比によって、堆積する非晶質のボロン添加シリコ
ン膜のボロン濃度は１×１０19〜１×１０22atoms ／cm
3 の所望の濃度にすることができる。また、ジボランガ
スは、ヘリウム等の不活性ガスにより所望の濃度に希釈
することにより、制御性良くボロン濃度を決定すること
ができる。
【０１３８】このようにして堆積した非晶質ボロン添加
シリコン膜１０７を６００℃、２時間固相成長すれば、
図１（ｄ）に示すように、非晶質ボロン添加シリコン膜
からなるｐ型ソース・ドレイン層１１０，１１１が形成
される。これらｐ型ソース・ドレイン層１１０，１１１
はファセットがないので、ソース・ドレイン電極の形成
工程等の後工程に悪影響を与える心配はない。なお、こ
こでは、区別してないが、実際に使用する時は、ｐ型ソ
ース・ドレイン層１１０，１１１の一方がソースとな
り、他方がドレインとなる。他の実施例も同様である。
【０１３９】エッチング深さを５０ｎｍとし、ここへボ
ロンを３×１０20atoms ／cm3 含有する非晶質ボロン添
加シリコン膜を５０ｎｍ成長させた場合について、ソー
ス・ドレイン層のシート抵抗を測定したところ、１２０
Ω／□であった。
【０１４０】さらに、この試料についてＳＩＭＳにより
ボロンの深さ方向分析をした結果、接合深さとエッチン
グ深さが一致しており、しかも、ボロン濃度は接合界面
で急激に低下し、急峻な濃度プロファイルが得られてい
ることを確認した。
【０１４１】このようにして、浅く高濃度のｐ型ソース
・ドレイン層１１０，１１１を極めて制御性良くかつ選
択性良く形成することが可能となる。
【０１４２】次に図１（ｅ）に示すように、ｐ型ソース
・ドレイン層１１０，１１１上にチタン膜をスパッタ形
成した後、ＲＴＡにより７００℃３０秒の熱処理を施
し、チタンシリサイド膜１０９を形成する。
【０１４３】次に同図（ｅ）に示すように、ＣＶＤ法に
よりシリコン酸化膜１１２，１１３を順次堆積した後、
ＲＩＥ法によりコンタクトホールを開孔し、ここにソー
ス・ドレイン電極１１４，１１５としてのボロン添加シ
リコン膜を堆積する。なお、ここでは、区別してない
が、実際に使用する時は、ソース・ドレイン電極１１
４，１１５の一方がソース電極となり、他方がドレイン
電極となる。他の実施例も同様である。
【０１４４】このソース・ドレイン電極１１４，１１５
としてのボロン添加シリコン膜も、同様にＣＦ4 のＣＤ
Ｅを行なうことによって、コンタクト孔にのみ選択的に
堆積することができる。
【０１４５】ここでは、シリサイド膜として、チタンシ
リサイド膜を用いたが、これに限定されるものではな
く、例えば、ニッケルシリサイド膜、コバルトシリサイ
ド膜といったものでも同様の効果が得られる。 （第２の実施例）図２は、本発明の第２の実施例に係る
半導体装置の製造方法を示す工程断面図である。これは
本発明をダイレクトコンタクトに適用した例で、具体的
には、ボロン添加シリコン層の選択形成の例である。
【０１４６】まず、図２（ａ）に示すように、ｎ型シリ
コン基板１３１上にレジストパターン（不図示）を形成
し、これをマスクとして、例えば、ＢＦ2 + をｎ型シリ
コン基板１３１にイオン注入することにより、ｐ型不純
物拡散層１３３を形成する。
【０１４７】次に上記レジストパターンを剥離した後、
同図（ａ）に示すように、全面にＣＶＤ法により厚さ６
００ｎｍのシリコン酸化膜１３２を堆積し、続いて、ｐ
型不純物拡散層１３３上のシリコン酸化膜１３２の一部
分をＲＩＥによりエッチング除去して、コンタクトホー
ルを形成する。
【０１４８】この後、エッチングと成膜とを連続して行
なうことができ、互いに接続されたエッチング室と成膜
室とからなる減圧反応装置の該エッチング室内に基板を
入れる。
【０１４９】次にＣＦ4 流量：２５ｃｃ／ｍｉｎ、圧
力：０．３Ｔｏｒｒ［×１３３Ｐａ］でマイクロ波放電
によりフッ素ラジカルを基板表面に約１分間供給する。
このとき、コンタクトホール内のｐ型不純物拡散層１３
３は約１０ｎｍ程エッチングされる。
【０１５０】この後、基板を真空中または非酸化性雰囲
気に保たれた状態で上記成膜室に搬送してから基板を３
００℃から５５０℃の所定の温度まで昇温する。
【０１５１】次にジシランガス（Ｓｉ2 Ｈ6 ）を１０〜
１００ｃｃ／ｍｉｎおよびジボランガス（Ｂ2 Ｈ6 ）を
０．１〜１００ｃｃ／ｍｉｎ流す。このＳｉ2 Ｈ6 とＢ
2 Ｈ 6 はコンタクトホール内のｐ型不純物拡散層１３３
の表面でのみ熱分解して、図２（ｂ）に示すように、上
記表面上に選択的にコンタクト電極１３４としての非晶
質ボロン添加シリコン膜が堆積する。
【０１５２】また、このときのＳｉ2 Ｈ6 とＢ2 Ｈ6 の
流量比によって、堆積する非晶質ボロン添加シリコン膜
１３４のボロン濃度は、１×１０19〜１×１０22atoms
／cm3 の所望の濃度にすることができ、さらに、ファセ
ットが形成されないため、堆積膜表面は平滑である。
【０１５３】なお、このようにして得られた非晶質ボロ
ン添加シリコン膜を６００℃、２時間で固相成長して、
図１（ｅ）に示したボロン添加シリコン膜１１４，１１
５の代わりに用いれば、上記非晶質ボロン添加シリコン
膜をソース電極、ドレイン電極として用いることが可能
となる。
【０１５４】最後に、図２（ｃ）に示すように、このコ
ンタクト電極１３４上に配線１３５としてのＣＶＤ多結
晶シリコン膜を形成する。
【０１５５】ここで、従来法の場合には、選択成長をす
る炉からＣＶＤ多結晶シリコンを形成するＣＶＤ炉へ搬
送する際、大気に晒してしまうので、電極上部に自然酸
化膜が形成され、コンタクト電極と配線との間のコンタ
クト抵抗が増大する。
【０１５６】そこで、本実施例では、コンタクト電極１
３４である非晶質ボロン添加シリコン膜を堆積した後、
大気に晒さず連続して基板温度を７００℃以上に加熱す
ることにより、配線１３５としての非選択的なＣＶＤ多
結晶シリコン膜を形成し、自然酸化膜によるコンタクト
抵抗の増大を防止する。
【０１５７】なお、本実施例では、コンタクトホール内
のｐ型不純物拡散層１３３を形成する方法として、ＢＦ
2 + のイオン注入を用いているが、このボロン添加シリ
コン膜を用いても同様の効果が得られる。
【０１５８】例えば、まず、ｎ型半導体基板上にＣＶＤ
法により厚さ６００ｎｍのシリコン酸化膜を６００ｎｍ
堆積し、次いでｐ型不純物拡散層を形成しようとする領
域上の上記シリコン酸化膜をＲＩＥにより除去する。
【０１５９】次にエッチングと成膜とを連続して行える
上記減圧反応装置内に基板を入れ、コンタクトホールの
底部をＣＦ4 ダウンフローによりエッチングし、この領
域に非晶質ボロン添加シリコン膜を選択的に堆積するこ
とにより、基板側のｐ型不純物拡散層も電極も、所望の
ボロン濃度のコンタクトが形成でき、さらに連続工程の
ため自然酸化膜の形成によるコンタクト抵抗の増大を抑
えることができる。
【０１６０】また、これ以外の方法では、例えば、ま
ず、上記と同じ手順でシリコン酸化膜にコンタクトホー
ルを形成した後、ＣＦ4 ダウンフローにより生成された
フッ素ラジカルに基板表面を晒す。
【０１６１】次に非晶質ボロン添加シリコン膜を堆積し
た後、この状態で９５０℃、３０分間真空中または非酸
化性ガス雰囲気中で熱処理する。これにより、非晶質ボ
ロン添加シリコン膜が固相成長すると同時に、ここから
ボロンが基板中に拡散し、ＢＦ2 + のイオン注入をせず
にｐ型不純物拡散層を形成することができる。このよう
にしてダイレクトコンタクトを形成しても同様の効果が
得られる。
【０１６２】図３に、ＣＦ4 流量：２５ｃｃ／ｍｉｎ、
圧力：０．３Ｔｏｒｒ［×１３３Ｐａ］におけるエッチ
ング速度と基板温度との関係を示す。
【０１６３】図３から、０℃以下の基板温度では、エッ
チング速度が小さく実用性に欠けることが分かる。一
方、７００℃以上の温度では以降で示すように酸化膜上
にフッ素を大量に残留させることができなくなるので選
択性が保てない。このため、フッ素ラジカルを基板に供
給するときの基板温度は０℃から７００℃とする。
【０１６４】さらに、加熱中にシリコン表面上に自然酸
化膜が形成されるのを抑えるために１×１０-3Ｔｏｒｒ
以下の真空またはアルゴンを１００〜５０００ｃｃ／ｍ
ｉｎ流すと良い。これは減圧反応装置（成膜室）内の酸
化性ガス分圧を低下させるためである。なお、非酸化性
ガスとしてアルゴン以外の非酸化性ガスを用いても同様
な効果が得られる。
【０１６５】図４に、真空装置（成膜室）内の酸化性ガ
ス分圧と、堆積膜（シリコン膜）とシリコン基板との界
面の酸化量との関係を示す。
【０１６６】図４から、非晶質シリコン膜を堆積し、こ
れを固相成長させた場合、単結晶シリコン膜を得るため
には、酸化性ガス分圧を１×１０-3Ｔｏｒｒ以下にする
必要があることが分かる。
【０１６７】図５に、堆積膜（シリコン膜）とシリコン
基板との界面の酸素量と、堆積膜の選択性（シリコン基
板上に開口部を有するＳｉＯ2 膜が形成された基体にシ
リコンを１００ｎｍ堆積したときのシリコン膜の平均膜
厚）との関係を示す。
【０１６８】図５から、界面の酸化量を抑制し良好な選
択性を得るためには、シリコン表面の酸化量を１×１０
15atoms ／cm2 以下に抑える必要があることが分かる。
【０１６９】本実施例では、エッチング室と成膜室とが
互いに接続された減圧反応装置内を用いて処理雰囲気を
真空または非酸化性雰囲気に保つようにしているが、こ
れは図５に示したように、エッチングして露出したシリ
コン表面の酸化を抑止し、良好な選択性を確保するため
である。
【０１７０】また、界面の酸素量が１×１０15atoms ／
cm2 を越えると、堆積膜を固相成長させた場合、図４９
に示すように結晶化し、また、ボロン添加シリコン膜か
らのボロンの拡散が阻害され、制御性に優れた不純物拡
散が困難となるためである。
【０１７１】図６に、シリコン酸化膜上のフッ素量と堆
積するシリコン層との選択性について検討した結果を示
す。
【０１７２】図６から、良好な選択性を得るためには、
シリコン酸化膜上のフッ素量を７×１０14atoms ／cm2
以上とする必要性があることが分かる。
【０１７３】図７に、ＣＦ4 流量：２５ｃｃ／ｍｉｎ、
圧力：０．３Ｔｏｒｒ、基板温度：２５℃でＣＤＥをし
た試料のシリコン表面および酸化膜表面のフッ素量の温
度変化をＸＰＳによって分析した結果を示す。
【０１７４】図７から、シリコン表面上のフッ素は基板
を昇温することによって、ＳｉＦxとして脱離し、５０
０℃には１×１０14atoms ／cm2 程度まで減少する。こ
れに対し、酸化膜上は５００℃付近においても約１×１
０15atoms ／cm2 のフッ素が残留する。
【０１７５】この条件でエッチングした試料上に、基板
温度：５００℃で非晶質のボロン添加シリコン膜を堆積
したところ、図５０に示すようにシリコン表面上にのみ
選択的に堆積できることを確認した。このように、非晶
質膜を堆積するため、選択エピタキシャル成長のように
（１１１）面のファセットは形成されず、端部は丸みを
帯びた形状になっている。
【０１７６】図８に、例として５００℃で成膜した場合
のシリコン表面および酸化膜上に形成されるそれぞれの
非晶質ボロン添加シリコン膜の堆積時間（成膜時間）と
膜厚との関係を示す。
【０１７７】図８から、Ｓｉ2 Ｈ6 とＢ2 Ｈ6 を流し始
めてから約１時間は酸化膜上にはボロン添加シリコン膜
の堆積はみられず、シリコン表面上に約２００ｎｍの非
晶質ボロン添加シリコン膜が選択的に成長することが分
かる。
【０１７８】また、基板温度を高温にし、６００℃で上
記と同じ条件でボロン添加シリコン膜を堆積したとこ
ろ、酸化膜上のフッ素量は８×１０14atoms ／cm2 とな
り、堆積膜は図５１に示すようにファセットの形成され
た選択エピタキシャル成長膜となる。
【０１７９】さらに昇温した場合、特に７００℃以上で
は図７に示したように酸化膜上のフッ素量は２×１０14
atoms ／cm2 以下となり、選択性は大きく崩れ、酸化膜
上にも多結晶シリコン層の堆積が起こる。
【０１８０】図９に、Ｓｉ2 Ｈ6 流量：１００ｃｃ／ｍ
ｉｎ、Ｂ2 Ｈ6 （１％Ｈｅ希釈）流量：５ｃｃ／ｍｉｎ
としたときの基板温度とシリコン表面上に堆積するボロ
ン添加シリコン層の堆積速度との関係を示す。
【０１８１】各基板温度で堆積した試料の結晶性を断面
ＴＥＭで調べたところ、５００℃以下では非晶質になっ
ており、５５０℃では所々エピタキシャル成長してお
り、それを越えた温度では単結晶シリコン膜が得られて
いた。
【０１８２】このことから、３００℃から５５０℃の温
度範囲では非晶質シリコン膜が、５５０℃から７００℃
以上では単結晶シリコン膜がシリコン表面にのみ選択的
に堆積する。
【０１８３】図１０に、上記のＣＤＥ条件でエッチング
した後、５５０℃で非晶質ボロン添加シリコン膜を成膜
したときの堆積時間と膜厚との関係を示す。
【０１８４】図７に示したように、酸化膜上には約１×
１０15atoms ／cm2 のフッ素が残留しており、図８と同
様に、Ｓｉ2 Ｈ6 とＢ2 Ｈ6 を流し始めてから約３０分
間は選択的にボロン添加シリコン膜が堆積する。
【０１８５】ここで、酸化膜上に非晶質シリコンが選択
し始める前に、約２０分おきにＣＤＥを約１分間行なう
と、図１０に示すように、酸化膜上の堆積を抑えること
ができる。
【０１８６】また、酸化膜上にシリコン膜が堆積して
も、ＣＦ4 ダウンフローエッチングによりこれら酸化膜
上のシリコン膜をエッチングすれば、同様な効果が得ら
れ、良好な選択堆積を達成することができる。
【０１８７】この方法によれば、基板温度が５５０℃か
ら７００℃の範囲でエピタキシャルシリコン層を得るこ
とも可能である。
【０１８８】なお、上記実施例ではフッ素を含有するガ
スとしてＣＦ4 を用い、ＣＤＥにより活性種を基板へ供
給した場合について説明したが、本発明はこれに限定す
るものではなく、他のハロゲン系エッチングガスでマイ
クロ波放電により活性化し、基板へフッ素ラジカルを供
給しても良い。
【０１８９】また、三フッ化塩素（ＣｌＦ3 ）と言った
プラズマレスでフッ素を含有するガスを用いても同様の
効果が得られる。
【０１９０】例えば、ＲＩＥによりシリコン酸化膜に開
口部を開孔し、活性なシリコン表面を露出した後、エッ
チングと成膜とを連続して行なえる上記減圧反応装置に
入れ、真空排気後２５℃〜４００℃の所定の温度に基板
を加熱する。
【０１９１】次に窒素ガスの流量を適当な条件、例え
ば、窒素ガス流量を３０００ｃｃ／ｍｉｎに設定して安
定させた後、三フッ化塩素ガス（ＣｌＦ3 ）を１〜１０
００ｃｃ／ｍｉｎ流す。
【０１９２】ここで、窒素ガスを流すのは、ＣｌＦ3 の
シリコンとの反応性が極めて高く、エッチング速度を制
御するのが困難であるため、窒素によりＣｌＦ3 を希釈
して、エッチング速度を低下させるためである。なお、
これ以外の不活性なガスを用いても同様な効果が得られ
る。
【０１９３】図５２に、ＣｌＦ3 流量：２００ｃｃ／ｍ
ｉｎ、Ｎ2 流量：３８００ｃｃ／ｍｉｎ、圧力：１．０
Ｔｏｒｒ［×１３３Ｐａ］、基板温度：３００℃でエッ
チングした試料のＳＥＭ像を示すが、この場合、エッチ
ング面に（１１１）面のファセットが形成されているこ
とが分かる。
【０１９４】また、同条件でエッチングした試料のシリ
コン酸化膜上を分析したところ、フッ素が１×１０15at
oms ／cm2 以上残留していることが確認された。
【０１９５】次に真空排気後、３００℃〜５５０℃の所
定の成膜温度まで真空中あるいは非酸化性ガス中で基板
を加熱する。
【０１９６】このとき、上述したように、炉内に残留し
た水分や酸素といった酸化性ガスにより、シリコン表面
の酸化を１×１０15atoms ／cm2 以下に抑止するため
に、昇温時の雰囲気中の酸化性ガス分圧は１×１０-3Ｔ
ｏｒｒ［×１３３Ｐａ］に保つようにする。
【０１９７】次にＳｉ2 Ｈ6 を１０〜１００ｃｃ／ｍｉ
ｎ、Ｂ2 Ｈ6 を０．１〜１００ｃｃ／ｍｉｎ流す。
【０１９８】このとき、シリコン酸化膜上では、Ｓｉ2
Ｈ6 およびＢ2 Ｈ6 はシリコン酸化膜上に残留している
フッ素により分解、析出が抑制され、ボロン添加シリコ
ン膜の堆積は起こらなく、結果的にシリコン表面のみ選
択的に成長させることができる。
【０１９９】図１１に、基板温度：３００℃、Ｃｌ
Ｆ3 ：２００ｃｃ／ｍｉｎ、窒素ガス：３８００ｃｃ／
ｍｉｎの条件でエッチングした後、基板温度：３５０
℃、Ｓｉ2Ｈ6 ：１００ｃｃ／ｍｉｎ、ヘリウムで１０
％に希釈されたＢ2 Ｈ6 ：２０ｃｃ／ｍｉｎの条件でボ
ロン添加シリコン膜を成長した場合の堆積時間と膜厚と
の関係を示す。
【０２００】図１１から、Ｓｉ2 Ｈ6 およびＢ2 Ｈ6 を
流し始めてから約３０分間では、シリコン酸化膜上には
ボロン添加シリコン膜の堆積はみられず、シリコン表面
には約１５００オングストロームのボロン添加シリコン
膜が選択的に成長することが分かる。
【０２０１】また、図１２に、基板温度：３００℃、Ｃ
ｌＦ3 流量：２００ｃｃ／ｍｉｎ、Ｎ2 流量：３８００
ｃｃ／ｍｉｎの条件でエッチングした後、基板温度：３
５０℃、Ｓｉ2 Ｈ6 流量：１００ｃｃ／ｍｉｎ、ヘリウ
ムで１０％に希釈されたＢ2Ｈ6 ：２０ｃｃ／ｍｉｎの
条件でボロン添加シリコンを１５分間成長させる工程と
ＣｌＦ3 流量：２００ｃｃ／ｍｉｎ、Ｎ2 流量：３８０
０ｃｃ／ｍｉｎを３０秒間流す工程とを数回繰り返した
場合の、シリコン表面およびシリコン酸化膜上に堆積し
たボロン添加シリコン膜の膜厚と堆積時間との関係を示
す。
【０２０２】図１２から、シリコン酸化膜上のボロン添
加シリコン膜の成長を抑えることができることが分か
る。
【０２０３】以上のように、ここではＣｌＦ3 を用いた
場合を例に挙げたが、これ以外のフッ素を含有するガス
を用いても同様の効果が得られる。
【０２０４】さらには、ボロン添加シリコン膜成長用ガ
スとして、ジシラン（Ｓｉ2 Ｈ6 ）およびジボラン（Ｂ
2 Ｈ6 ）を例に取り上げたが、これに限定されるもので
はなく、シラン（ＳｉＨ4 ）をはじめ、ＳｉＨ2 Ｃ
ｌ2 ，ＳｉＣｌ4 ，ＳｉＦ4 ，Ｓｉ2 Ｈ4 Ｃｌ2 ，Ｓｉ
Ｈ2 Ｆ2 ，Ｓｉ2 Ｈ2 Ｃｌ4 ，Ｓｉ2 Ｃｌ6 ，Ｓｉ2 Ｈ
4Ｆ2 ，Ｓｉ2 Ｈ2 Ｆ4 ，Ｓｉ2 Ｆ6 、さらにＢＦ3 ，
ＢＣｌ3 でもよい。
【０２０５】また、ｎ型不純物拡散層を形成する場合
は、ホスフィン（ＰＨ3 ）やアルシン（ＡｓＨ3 ）、あ
るいは燐や砒素を含むハロゲン化物を用いても同様な効
果が得られる。
【０２０６】また、単なる熱分解反応による堆積のみで
はなく、光照射等、解離反応を促進する方法を組み合わ
せても実施できる。
【０２０７】また、絶縁膜として酸化膜（ＳｉＯ2 ）を
用いたが、これに限定されるものではなく、ＰＳＧ，Ｂ
ＳＧ，ＢＰＳＧ，Ｓｉ3 Ｎ4 などの他の絶縁膜でも同様
な効果が得られる。 （第３の実施例）図１５および図１６は、本発明の第３
の実施例に係るｐチャネルＭＯＳトランジスタの製造方
法を示す工程断面図である。
【０２０８】まず、図１５（ａ）に示すように、例え
ば、面方位（１００）、比抵抗４〜６Ωcmのｎ型シリコ
ン基板２０１を用意し、このｎ型シリコン基板２０１の
表面に通常の選択酸化法によって厚さ０．６μｍ程度の
素子分離絶縁膜２０２を形成する。
【０２０９】次に同図（ａ）に示すように、熱酸化によ
って厚さ１０ｎｍのゲート酸化膜２０３を形成し、この
上にゲート電極としての厚さ１００ｎｍの不純物ドープ
多結晶シリコン膜２０４、厚さ３００ｎｍのタングステ
ンシリサイド膜２０５を順次形成する。
【０２１０】次に同図（ａ）に示すように、全面にＬＰ
ＣＶＤ法によって厚さ１５０ｎｍのシリコン酸化膜２０
６を形成した後、これらの積層膜を反応性イオンエッチ
ング法によりエッチングして、ゲート部を形成する。
【０２１１】次に図１５（ｂ）に示すように、ゲート部
の側壁に厚さ１００ｎｍ程度のシリコン窒化膜からなる
側壁ゲート絶縁膜２０７を形成する。この側壁ゲート絶
縁膜２０７は、例えば、全面に厚さ５０ｎｍのシリコン
窒化膜をＣＶＤ法により堆積した後、異方性ドライエッ
チングにより全面エッチングすることにより得られる。
【０２１２】次に図１５（ｃ）に示すように、全体での
エッチング深さが５０ｎｍとなるように、ソース・ドレ
イン領域のシリコン基板２０１の表面を選択的に等方的
にエッチングする。このエッチングは、例えば、ＣＦ4
と酸素の混合ガスをマイクロ波によって放電させた後、
試料上に供給することにより行なう。
【０２１３】次に図１６（ａ）に示すように、シリコン
基板２０１の表面が露出しているソース・ドレイン領域
上にのみ、２％ボロンを含有する厚さ１００ｎｍのシリ
コン薄膜２０８を選択的に堆積する。
【０２１４】このときの選択堆積は、例えば、ＳｉＨ2
Ｃｌ2 とＢＣｌ3 の混合ガスを用いて、基板温度８００
℃に設定して行なう。これによって、高濃度のｐ型ソー
ス・ドレイン散層２０９を形成できる。ここで、堆積層
中のボロン濃度は、低抵抗のｐ型ソース・ドレイン散層
２０９を形成するために、少なくとも１０19ｃｍ-3であ
ることが必要である。
【０２１５】この後、図１６（ｂ）に示すように、全面
に厚さ３００ｎｍのシリコン酸化膜２１３をＣＶＤ法に
より堆積した後、異方性ドライエッチングによりシリコ
ン酸化膜３１３にコンタクトホールを開口する。
【０２１６】次に同図１６（ｂ）に示すように、シリコ
ン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８０
０ｎｍのアルミニウム膜を堆積した後、これをパターニ
ングしてソース・ドレイン電極２１４を形成する。この
後、４５０℃で１５分、水素を１０％含む窒素雰囲気中
で熱処理した。
【０２１７】このようなＭＯＳトランジスタについて、
その特性を、ソース・ドレイン層２０９となるシリコン
薄膜２０８の厚さを変えた試料と比較した。
【０２１８】図１７に、堆積厚さを５０ｎｍ，１００ｎ
ｍ，１５０ｎｍのそれぞれの値としたときの、ＭＯＳト
ランジスタのドレイン電圧に対するドレイン電流の変化
の様子を調べた結果を示す。
【０２１９】この結果から明らかにわかるように、堆積
厚さを５０ｎｍと薄くした場合には、同じドレイン電圧
を印加した場合と比較して、低いドレイン電流値しか得
られていないことが分かる。これは、堆積膜厚、つま
り、ソース・ドレイン層の厚さが薄いために、この抵抗
成分が直列抵抗として働き、ドレイン電流値が低下する
からである。
【０２２０】これに対して、堆積厚さを１００ｎｍ以上
と、ある程度厚くした場合には、直列抵抗値を決めてい
るものが他の要素となるために、ドレイン電流値に大き
な違は生じない。
【０２２１】この堆積膜厚として必要な値としては、ト
ランジスタの構造等によって異なるが、概ね、エッチン
グ前のシリコン基板表面よりも厚くなる程度、つまり、
エッチングした深さよりも厚い膜厚のシリコン薄膜を堆
積することによって、寄生抵抗を低下させる上での効果
を得ることができる。
【０２２２】これは、実効的にソース・ドレイン層の断
面積（基板表面に対して垂直な断面の面積）が広がり、
イオン注入法を用いてドーピングを行なうよりも、低い
抵抗値を得ることができるからである。
【０２２３】また、本実施例では、ｐチャネルＭＯＳト
ランジスタを形成するために、ボロンを含有するシリコ
ンを堆積したが、ｎ型ＭＯＳトランジスタを形成するた
めには、ボロンの代わりに燐またはヒ素を含有するシリ
コンを堆積すればよい。さらに、これらを組み合わせる
ことにより、後述するように、ＣＭＯＳトランジスタを
形成することもできる。 （第４の実施例）図１８は、本発明の第４の実施例に係
るｐチャネルＭＯＳトランジスタの製造方法を示す工程
断面図である。
【０２２４】まず、第４の実施例の図１６（ａ）までの
製造工程を行なう。
【０２２５】次に図１８（ａ）に示すように、全面に厚
さ２５ｎｍのチタン薄膜２１０、厚さ５０ｎｍのチタン
ナイトライド薄膜２１１をスパッタ法により順次堆積す
る。
【０２２６】次に図１８（ｂ）に示すように、窒素雰囲
気中、７００℃で１分間熱処理することにより、チタン
薄膜２１０を全てシリコン基板２０１と反応させ、ソー
ス・ドレイン領域上にのみチタンシリサイド膜２１２を
形成する。この後、例えば、フッ化水素酸の水溶液、硫
酸と過酸化水素の混合溶液によって、チタンナイトライ
ド膜２１１および素子分離絶縁膜２０２上の未反応のチ
タン薄膜２１０を選択的に剥離する。
【０２２７】次に図１８（ｃ）に示すように、全面に厚
さ３００ｎｍのシリコン酸化膜２１３をＣＶＤ法により
堆積した後、異方性ドライエッチングによりシリコン酸
化膜２１３にコンタクトホールを開口する。
【０２２８】次に同図（ｃ）に示すように、シリコン、
銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎ
ｍのアルミニウム膜を堆積した後、このアルミニウム膜
をパターニングしてソース・ドレイン電極２１４を形成
する。この後、４５０℃で１５分、水素を１０％含む窒
素雰囲気中で熱処理する。
【０２２９】このＭＯＳトランジスタについて、その特
性を、ソース・ドレイン層を形成するために堆積したシ
リコン薄膜の堆積厚さを変えた試料と比較した。
【０２３０】図１９に、シリコン薄膜の堆積厚さが５０
ｎｍ，１００ｎｍ，１５０ｎｍのＭＯＳトランジスタの
ゲート電圧に対するドレイン電流の変化の様子を調べた
結果を示す。
【０２３１】図１９から、堆積厚さを５０ｎｍと薄くし
た場合には、堆積厚さがより厚い場合（１００ｎｍ、１
５０ｎｍ）と比較して、ゲート電圧を印加していない場
合でも、高いドレイン電流値であることが分かる。
【０２３２】図２０は、シリコン膜（ソース・ドレイン
層）の厚さとドレイン電流との関係を示す特性図であ
る。これはチタン薄膜の膜厚２５ｎｍ、ゲート電圧０
Ｖ、ドレイン電圧３．３Ｖとしたときの結果である。
【０２３３】図２０から、ドレイン電流値を低く押さえ
るためには、ある程度の堆積膜厚が必要であることが分
かる。これは、チタンとシリコンとの反応により基板表
面のシリコンが消費されるからである（チタン膜厚１に
対して、消費されるチタンの膜厚はその約２．２倍）。
【０２３４】堆積膜厚が小さいと、ソース・ドレイン層
の接合深さの位置と、ソース・ドレイン層とシリサイド
膜との界面とが近付き、この界面には凹凸がある等の理
由によって、局所的にリークパスが形成され、リーク電
流が流れてしまう。
【０２３５】これに対して、堆積厚さを１００ｎｍ以上
と、ある程度厚くした場合には、接合深さの位置と、ソ
ース・ドレイン層とシリサイド膜との界面との間の距離
をある程度確保できるため、リーク電流の値を低く抑え
ることができる。
【０２３６】なお、本実施例では。シリサイドを形成す
るための金属としてチタンを用いた場合について説明し
たが、他の金属、例えば、ニッケル、コバルト、プラチ
ナ、バナジウム、パラジウム等、いずれの金属を用いて
も同様の効果が得られる。
【０２３７】ただし、金属によって、シリサイド形成に
ともなって消費されるシリコンの厚さが異なるので、ド
レイン電流のリークを抑えるために、ソース・ドレイン
層としてのシリコン膜およびシリサイド膜となる金属膜
の厚さに注意を払う必要がある。少なくとも、上記シリ
コン膜は、シリサイド化に伴って消費されるシリコンの
量に対応する厚さよりも厚くする必要がある。
【０２３８】また、（ソース・ドレイン層を埋め込み形
成する）第３、第４の実施例によれば、ＭＯＳ集積回路
の素子の微細化にともなって必要とされる、浅く低抵抗
のソース・ドレイン層を形成できることも確かめられ
た。
【０２３９】また、製造工程数については、第４の実施
例の場合、側壁ゲート絶縁膜の形成後、シリサイド膜の
形成までの間に、（１）ソース・ドレイン領域のエッチ
ング、（２）エッチング深さよりも厚い膜厚のドープト
シリコンの堆積のみを行なえば良い。これに対して従来
法の場合では、（１）ゲート側壁絶縁膜の形成前のイオ
ン注入、（２）ゲート側壁絶縁膜の形成後のイオン注
入、（３）イオン注入によって生じた欠陥を回復させる
ための熱処理、（４）シリコン膜の堆積が必要である。
このことから、本発明の構造（埋め込み形成型のソース
・ドレイン層）は製造工程数の削減に有利な構造である
ことが分かる。すなわち、本構造は、高濃度で浅いソー
ス・ドレイン層を容易に形成できる構造である。 （第５の実施例）図２１は、本発明の第５の実施例に係
るＳＯＩ（Semiconductor On Insulator）基板を用いた
ＭＯＳトランジスタの製造方法を示す工程断面図であ
る。
【０２４０】なお、本実施例および以下の他の実施例で
は、主としてＳＯＩ絶縁膜、ＳＯＩ半導体膜として、そ
れぞれ、シリコン酸化膜、シリコン膜を用いた場合につ
いて説明するが、他の絶縁膜、半導体膜を用いても良
い。
【０２４１】まず、図１（ａ）のように、シリコン支持
体３０１上にシリコン酸化膜（ＳＯＩ絶縁膜）３０２、
ｎ型シリコン層（ＳＯＩ半導体膜）３０３が順次設けら
れてなるＳＯＩ基板を用意する。ｎ型シリコン層３０３
は、例えば、面方位（１００）、比抵抗４〜６Ωｃｍ、
厚さ５０ｎｍのものとする。
【０２４２】次に同図（ａ）に示すように、ＲＩＥでｎ
型シリコン層３０３にトレンチを形成し、ＴＥＯＳとい
ったような有機系シリコン化合物を用いてシリコン酸化
膜を埋め込んだ後、高温で熱処理することにより、通常
の埋め込み型素子分離絶縁膜３０４を形成する。
【０２４３】次に同図（ａ）に示すように、熱酸化によ
って厚さ１０ｎｍのゲート酸化膜３０９を形成した後、
この上にゲート電極としての厚さ７０ｎｍの不純物添加
多結晶シリコン膜３０５、厚さ２０ｎｍのタングステン
シリサイド膜３０６を順次形成し、さらにその表面にＬ
ＰＣＶＤ法によって厚さ１０ｎｍのシリコン酸化膜３０
８を形成する。その後、ＲＩＥによりこれらの積層膜を
エッチングして、ゲート部を形成する。
【０２４４】次に同図（ａ）に示すように、全面に側壁
ゲート絶縁膜３０７となる厚さ５０ｎｍのシリコン窒化
膜をＣＶＤ法により堆積した後、異方性ドライエッチン
グ法により、このシリコン窒化膜を全面エッチングする
ことにより、側壁ゲート絶縁膜３０７を形成する。
【０２４５】次に図２１（ｂ）に示すように、エッチン
グ深さが４０ｎｍとなるように、ソース・ドレイン領域
のｎ型シリコン層３０３の表面を選択的に等方エッチン
グする。
【０２４６】ここで、エッチングは例えばＣＦ4 ガスを
マイクロ波により放電して得られたフッ素ラジカルを基
板に供給することにより行なう。また、エッチングの
際、下地のシリコン酸化膜３０２が露出しないようにす
る。
【０２４７】次に図２１（ｃ）に示すように、基板を大
気に曝すことなく、連続して（連続真空プロセスによ
り）露出したシリコン表面にのみ選択的にｐ型不純物で
あるボロンを含有するｐ型ソース・ドレイン層３１２と
してのシリコン膜を厚さ５０ｎｍで堆積した。
【０２４８】この選択堆積は、例えば、Ｓｉ2 Ｈ6 とＢ
2 Ｈ6 の混合ガスを用いて、基板温度３００℃で行な
う。また、この条件で堆積したシリコン膜は、非晶質状
態であり、ファセットは現れない。
【０２４９】ここで、堆積時の基板温度を５５０℃以上
とすれば、得られるシリコン膜は選択エピタキシャル成
長膜となる。また、このシリコン膜中に含有するボロン
濃度は低抵抗のソース・ドレイン層を形成する点から、
少なくとも１×１０19／ｃｍ3 が必要である。このよう
な濃度のシリコン膜は、Ｓｉ2 Ｈ6 とＢ2 Ｈ6 の混合比
を制御することにより得られる。
【０２５０】次に図２１（ｄ）に示すように、全面に厚
さ３０ｎｍのチタン薄膜、厚さ５０ｎｍのチタンナイト
ライド薄膜をスパッタ法により順次堆積した後、窒素雰
囲気中、７００℃で１分間熱処理し、チタン薄膜を全て
シリコン層と反応させ、ソース・ドレイン領域のみにチ
タンシリサイド膜３１３を形成する。
【０２５１】この後、例えば、フッ化水素酸の水溶液、
硫酸と過酸化水素の混合溶液によって、チタンナイトラ
イド薄膜および絶縁膜上の未反応のチタン薄膜のみを選
択的に剥離する。
【０２５２】次に図２１（ｅ）に示すように、全面に厚
さ３００ｎｍのシリコン酸化膜３１４をＣＶＤ法により
堆積した後、異方性ドライエッチングによりシリコン酸
化膜３１４にコンタクトホールを開口する。
【０２５３】次に同図１（ｅ）に示すように、シリコ
ン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８０
０ｎｍのアルミニウム膜を堆積した後。このアルミニウ
ム膜をパターニングしてソース・ドレイン電極３１５を
形成する。この後、４５０℃で１５分間、水素を１００
％含有する窒素雰囲気中で熱処理する。
【０２５４】本実施例でも、先の実施例と同様に、ソー
ス・ドレイン層を埋め込み形成することにより、微細化
が進んでも高濃度の浅いソース・ドレイン層を形成でき
るようになり、したがって、微細化が進んでも、チャネ
ル効果の発生を効果的に防止できる。 （第６の実施例）図２２は、本発明の第６の実施例に係
るＳＯＩ基板を用いたＭＯＳトランジスタの製造方法を
示す工程断面図である。
【０２５５】まず、図２２（ａ）に示すように、第５の
実施例と同様に、例えば、面方位（１００）、比抵抗４
〜６Ωｃｍ、厚さ５０ｎｍのｎ型シリコン層３０３等か
らなるＳＯＩ基板を用い、素子分離絶縁膜３０４および
ゲート部を形成する。
【０２５６】次に図２２（ｂ）に示すように、例えば、
ＣＦ4 ガスをマイクロ波により放電させ、フッ素ラジカ
ルを基板に供給することにより、エッチング深さがｎシ
リコン層３０３の厚さより深いエッチングを行なって、
シリコン酸化膜３０２を露出させる。これにより、ゲー
トエッジのさらに近傍までエッチングできる。
【０２５７】次に図２２（ｃ）に示すように、基板を大
気に曝すことなく、連続して全面にｐ型不純物であるボ
ロンを所望の濃度含有するｐ型シリコン膜３１２ａを厚
さ５０ｎｍで堆積した。
【０２５８】この堆積は、例えば、Ｓｉ2 Ｆ6 とＢ2 Ｈ
6 の混合ガスを用いて、基板温度３００℃で行なう。ま
た、この条件で堆積したシリコン膜は、非晶質状態とな
り、全面に均一に堆積する。
【０２５９】次に図２２（ｄ）に示すように、異方性ド
ライエッチング法で、このシリコン膜３１２ａを全面エ
ッチングすることにより、ゲート部の側壁および素子分
離絶縁膜３０２の端部にシリコン膜３１２ａを選択的に
残置させる。
【０２６０】次に図２２（ｅ）に示すように、全面に厚
さ３０ｎｍのチタン薄膜、厚さ５０ｎｍのチタンナイト
ライド薄膜をスパッタ法により順次堆積した後、窒素雰
囲気中、７００℃で１分間熱処理することにより、チタ
ン薄膜を全てｎシリコン層と反応させ、ソース・ドレイ
ン領域のみチタンシリサイド膜３１３を形成する。
【０２６１】この後、例えば、フッ化水素酸の水溶液、
硫酸と過酸化水素の混合溶液によって、チタンナイトラ
イド薄膜および絶縁膜上の未反応のチタン薄膜を選択的
に剥離する。
【０２６２】次に図２２（ｆ）に示すように、全面に厚
さ３００ｎｍのシリコン酸化膜３１４をＣＶＤ法により
堆積した後、異方性ドライエッチングによりシリコン酸
化膜３１４にコンタクトホールを開口する。
【０２６３】次に同図（ｆ）に示すように、シリコン、
銅をそれぞれ例えば０．５％ずつ含有する厚さ８００ｎ
ｍのアルミニウム膜を堆積した後、このアルミニウム膜
をパターニングしてソース・ドレイン電極３１５を形成
する。この後、４５０℃で１５分間、水素を１０％含有
する窒素雰囲気中で熱処理する。 （第７の実施例）図２３は、本発明の第７の実施例に係
るＳＯＩ基板を用いたＭＯＳトランジスタの製造方法を
示す工程断面図である。
【０２６４】まず、図２３（ａ）に示すように、第５の
実施例と同様に、例えば、面方位（１００）、比抵抗４
〜６Ωｃｍ、厚さ５０ｎｍのｎ型シリコン層３０３等か
らなるＳＯＩ基板を用い、素子分離絶縁膜３０４および
ゲート部を形成する。
【０２６５】次に図２３（ｂ）に示すように、例えば、
ＣＦ4 ガスをマイクロ波により放電させ、フッ素ラジカ
ルを基板に供給することにより、エッチング深さがｎシ
リコン層３０３の厚さより深いエッチングを行なって、
シリコン酸化膜３０２を露出させる。これにより、ゲー
トエッジのさらに近傍までエッチングできる。
【０２６６】次に図２３（ｃ）に示すように、基板を大
気に曝すことなく、連続して全面にｐ型不純物であるボ
ロンを所望の濃度含有するシリコン膜３１２ａを厚さ５
０ｎｍで堆積する。
【０２６７】この堆積は、例えば、Ｓｉ2 Ｆ6 とＢ2 Ｈ
6 の混合ガスを用いて、基板温度３００℃で行なう。ま
た、この条件で堆積したシリコン膜は、非晶質状態とな
り、全面に均一に堆積する。
【０２６８】次に図２３（ｄ）に示すように、異方性ド
ライエッチング法で、このシリコン膜３１２ａを全面エ
ッチングすることにより、ゲート部の側壁および素子分
離絶縁膜３０２の端部にシリコン膜３１２ａを選択的に
残置させる。
【０２６９】次に図２３（ｅ）に示すように、ＣＦ4 ガ
スをマイクロ波により放電させ、フッ素ラジカルを基板
に供給した後、基板を大気に曝すことなく連続してボロ
ンを所望の濃度含有するシリコン膜３１２ｂをシリコン
膜３１２ａ上に選択的に堆積する。
【０２７０】この選択堆積は、例えば、Ｓｉ2 Ｈ6 とＢ
2 Ｈ6 の混合ガスを用いて、基板温度３００℃で行な
う。また、この条件で堆積したシリコン膜は、非晶質状
態となる。
【０２７１】次に図２３（ｆ）に示すように、全面に厚
さ３０ｎｍのチタン薄膜、厚さ５０ｎｍのチタンナイト
ライド薄膜をスパッタ法により順次堆積した後、窒素雰
囲気中、７００℃で１分間熱処理することにより、チタ
ン薄膜を全てｎ型シリコン層と反応させ、ソース・ドレ
イン領域上にチタンシリサイド膜３１３を選択的に形成
する。この後、例えば、フッ化水素酸水溶液、硫酸と過
酸化水素の混合溶液によって、チタンナイトライド薄膜
および絶縁膜上の未反応のチタン薄膜を選択的に剥離す
る。
【０２７２】次に図２３（ｇ）に示すように、全面に厚
さ３００ｎｍのシリコン酸化膜３１４をＣＶＤ法により
堆積した後、異方性ドライエッチングによりシリコン酸
化膜３１４にコンタクトホールを開口する。
【０２７３】次に同図２３（ｇ）に示すように、シリコ
ン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８０
０ｎｍのアルミニウム膜を堆積した後、このアルミニウ
ム膜をパターニングしてソース・ドレイン電極３１５を
形成する。この後、４５０℃で１５分間、水素を１０％
含有する窒素雰囲気中で熱処理する。 （第８の実施例、第９の実施例）図２４、図２５は、そ
れぞれ、本発明の第８の実施例、第９の実施例に係るＳ
ＯＩ基板を用いたＭＯＳトランジスタの製造方法を示す
工程断面図である。
【０２７４】まず、図２４（ａ）、図２５（ｂ）に示す
ように、第５の実施例と同様に、例えば、面方位（１０
０）、比抵抗４〜６Ωｃｍ、厚さ５０ｎｍのｎ型シリコ
ン層３０３等からなるＳＯＩ基板を用い、素子分離絶縁
膜３０４およびゲート部を形成する。
【０２７５】次に図２４（ｂ）、図２５（ｂ）に示すよ
うに、例えば、ＣＦ4 ガスをマイクロ波により放電さ
せ、フッ素ラジカルを基板に供給することにより、エッ
チング深さがｎシリコン層３０３の厚さより深いエッチ
ングを行なって、シリコン酸化膜３０２を露出させる。
これにより、ゲートエッジのさらに近傍までエッチング
できる。
【０２７６】次に図２５（ｃ）に示すように、基板を大
気に曝すことなく、ｎ型シリコン層の表面にｐ型不純物
であるボロンを所望の濃度含有するシリコン膜３１２ｂ
を選択的に堆積する。
【０２７７】この選択堆積は、例えば、Ｓｉ2 Ｆ6 とＢ
2 Ｈ6 の混合ガスを用いて、基板温度３００℃で行な
う。また、この条件で堆積したシリコン膜は、非晶質状
態となる。
【０２７８】ここで、基板温度を５５０℃以上とすれ
ば、図２４（ｃ）に示すように、得られるシリコン膜３
１２ｃは、選択エピタキシャル成長膜となる。
【０２７９】次に図２４（ｄ）、図２５（ｄ）に示すよ
うに、全面に厚さ３０ｎｍのチタン薄膜、厚さ５０ｎｍ
のチタンナイトライド薄膜をスパッタ法により順次堆積
した後、窒素雰囲気中、７００℃で１分間熱処理するこ
とにより、チタン薄膜を全てｎ型シリコン層と反応さ
せ、ソース・ドレイン領域上にチタンシリサイド膜３１
３を選択的に形成する。この後、例えば、フッ化水素酸
水溶液、硫酸と過酸化水素の混合溶液によって、チタン
ナイトライド薄膜および絶縁膜上の未反応のチタン薄膜
を選択的に剥離する。
【０２８０】次に図２４（ｅ）、図２５（ｅ）に示すよ
うに、全面に厚さ３００ｎｍのシリコン酸化膜３１４を
ＣＶＤ法により堆積した後、異方性ドライエッチングに
よりシリコン酸化膜３１４にコンタクトホールを開口す
る。
【０２８１】次に同図２３（ｅ）に示すように、シリコ
ン、銅をそれぞれ例えば０．５％ずつ含有する厚さ８０
０ｎｍのアルミニウム膜を堆積した後、このアルミニウ
ム膜をパターニングしてソース・ドレイン電極３１５を
形成する。この後、４５０℃で１５分間、水素を１０％
含有する窒素雰囲気中で熱処理する。
【０２８２】図２６に、本発明の方法、従来方法でソー
ス・ドレインを形成した不純物（ボロン）の２次元分布
を示す。
【０２８３】図２６から、従来方法と比較して、接合位
置付近で、急峻なプロファイルを得られることが分か
る。
【０２８４】したがって、例えば同じ接合深さとした場
合においても、本発明により形成されたソース・ドレイ
ンの方が低抵抗であり、ＭＯＳトランジスタの駆動能力
に影響を及ぼす寄生抵抗を低減できる。
【０２８５】例えば、図２７にシート抵抗ρs のソース
・ドレイン深さｘｊの依存性を示すが、本発明（図中の
黒丸、白丸）によれば、シート抵抗ρs はｘｊに反比例
しており、例えば、ボロン濃度１×１０24／ｃｍ3 の場
合、ｘｊが２０ｎｍであっても比抵抗が０．２Ωｃｍで
あるのに対し、従来（図中の三角、＋）のイオン注入で
形成したソース・ドレインは、１００ｎｍ以下のｘｊを
実現するのは困難で、かつシート抵抗ρs は、同じｘｊ
であっても高い値を示す。
【０２８６】本発明でソース・ドレインを形成したＣＭ
ＯＳインバータを用いて、リングオシレータを構成し、
その一段あたりの遅延時間を測定した。図２８に、遅延
時間の電源電圧依存性を示す。また、図２８には、比較
のために従来方法であるイオン注入法でソース・ドレイ
ンを形成したＣＭＯＳトランジスタについて、同様の測
定を行なった結果も示されている。
【０２８７】ここで、本発明では、ＳＯＩ半導体膜をＳ
ＯＩ絶縁膜の表面が露出するまでエッチングする方法を
採用しているので、実効的な接合深さをソース・ドレイ
ン層の厚さとしている。一方、従来方法では、接合界面
がＳＯＩ半導体膜の膜厚より深いところで形成されるよ
うな条件で不純物のイオン注入している。
【０２８８】図２８から、本発明と従来方法で形成した
場合の遅延時間を、同じ電源電圧で比較すると、本発明
の方が遅延時間が短いことが分かる。
【０２８９】図２６に示したように、本発明で形成した
ソース・ドレイン層は、従来方法と比較して、接合界面
近傍で、急峻なプロファイルを有するので、例えば、同
じ接合深さにおいても、トランジスタの駆動能力を低下
させる寄生抵抗（シート抵抗ρs ）を低減することがで
きる。これにより、本発明の方法によりＣＭＯＳインバ
ータを構成すると、遅延時間が短くなる。 （第１０の実施例）本実施例は、ＳＯＩ基板を用いたｎ
チャネルＭＯＳトランジスタの製造方法に関するもので
ある。
【０２９０】まず、第５の実施例と同様に、例えば、面
方位（１００）、比抵抗４〜６Ωｃｍ、厚さ５０ｎｍの
ｎ型シリコン層等からなるＳＯＩ基板を用い、埋め込み
型素子分離絶縁膜およびゲート部を形成する。
【０２９１】次に、例えば、ＣＦ4 ガスをマイクロ波に
より放電させ、フッ素ラジカルを基板に供給することに
より、エッチング深さがｎシリコン層の厚さより深いエ
ッチングを行なって、シリコン酸化膜を露出させる。こ
れにより、ゲートエッジのさらに近傍までエッチングで
きる。
【０２９２】次に基板を大気に曝すことなく、連続して
ｎシリコン層の表面のみにｐ型不純物であるボロンを所
望の濃度含有するＳｉＧｅ膜を選択的に形成する。
【０２９３】この選択堆積は、例えば、Ｓｉ2 Ｈ6 、Ｇ
ｅＨ4 およびＡｓＨ4 の混合ガスを用いて、基板温度３
００℃で行なう。また、この条件で堆積した膜は、非晶
質状態であるが、さらに堆積時の基板温度を５５０℃以
上とすれば、得られるＳｉＧｅ膜は選択エピタキシャル
成長膜となる。
【０２９４】次に全面に厚さ３０ｎｍのチタン薄膜、厚
さ５０ｎｍのチタンナイトライド薄膜をスパッタ法によ
り順次堆積した後、窒素雰囲気中、７００℃で１分間熱
処理することにより、チタン薄膜を全てｎ型シリコン層
と反応させ、ソース・ドレイン領域上にチタンシリサイ
ド膜を選択的に形成する。この後、例えば、フッ化水素
酸水溶液、硫酸と過酸化水素の混合溶液によって、チタ
ンナイトライド薄膜および絶縁膜上の未反応のチタン薄
膜を選択的に剥離する。
【０２９５】次に全面に厚さ３００ｎｍのシリコン酸化
膜をＣＶＤ法により堆積した後、シリコン酸化膜にコン
タクトホールを異方性ドライエッチングにより開口す
る。
【０２９６】次にシリコン、銅をそれぞれ例えば０．５
％ずつ含有する厚さ８００ｎｍのアルミニウム膜を堆積
した後、このアルミニウム膜をパターニングしてソース
・ドレイン電極を形成する。この後、４５０℃で１５分
間、水素を１０％含有する窒素雰囲気中で熱処理する。
【０２９７】図２９は、本実施例のＭＯＳトランジスタ
（ソース・ドレイン層が不純物を含有するＳｉＧｅ膜：
図２９（ａ））、ＭＯＳトランジスタ（ソース・ドレイ
ン層が不純物を含有するシリコン膜：図２９（ｂ））の
ＩD −ＶD 特性を示している。
【０２９８】図２９から、ソース・ドレイン層がシリコ
ン膜の場合、ブレイクダウン電圧が低く、ゲート電圧が
０Ｖにおいてもドレイン電圧ＶD を３Ｖとするとドレイ
ン電流が流れることが分かる。
【０２９９】これに対して、ソース・ドレイン層がＳｉ
Ｇｅ膜の場合、ブレイクダウン電圧は改善され、ＭＯＳ
トランジスタが０Ｖにおいてドレイン電圧ＶD を３Ｖと
してもドレイン電流は流れないことが分かる。
【０３００】これはＳｉＧｅ膜とすることにより、イン
パクトイオン化により生成されたホールが、チャネル下
部に蓄積することなしにソース側に抜けて行くためと考
えられる。上記効果はソース側のみをＳｉＧｅ膜として
も得ることが可能である。
【０３０１】なお、上記第５〜第１０の実施例では、エ
ッチング用ガスとして、ＣＦ4 を用いた場合を例に挙げ
たが、これ以外のエッチング用ガス、例えば、ＣｌＦ3
を用いても同様の効果が得られる。
【０３０２】また、上記第５〜第１０の実施例では、ボ
ロンを含有するシリコン膜の形成用ガスとしてＳｉ2 Ｈ
6 とＢ2 Ｈ6 の混合ガス、ボロンを含有するＳｉＧｅ膜
の形成用ガスとしてＧｅＨ4 およびＢ2 Ｈ6 の混合ガス
を例に取り上げたが、これに限定されるものではない。
【０３０３】すなわち、シリコンを含有する材料ガスと
しては、ＳｉＨ4 をはじめＳｉＨ2Ｃｌ2 、ＳｉＣ
ｌ4 、ＳｉＦ4 、Ｓｉ2 Ｈ4 Ｃｌ2 、ＳｉＨ2 Ｆ2 、Ｓ
ｉ2 Ｈ2Ｃｌ4 、Ｓｉ2 Ｃｌ5 、Ｓｉ3 Ｈ4 Ｆ2 、Ｓｉ
2 Ｈ2 Ｆ4 、Ｓｉ2 Ｆ6 、およびシリコンの高次の水素
化物でもよい。
【０３０４】また、ゲルマニウムを含有するガスとして
はＧｅＨ4 以外に、Ｇｅの高次の水素化物でも同様な効
果が得られる。
【０３０５】また、ｐ型ソース・ドレイン層を形成する
場合には、Ｂ2 Ｈ6 以外に、ＢＦ3や、ＢＣｌ3 でも良
い。
【０３０６】また、ｎ型ソース・ドレイン層を形成する
場合には、例えば、ＰＨ3 、ＡｓＨ4 あるいは燐や砒素
を含有するハロゲン化物を用いることにより、同様な効
果が得られる。 （第１１の実施例）図３０〜図３３は、本発明の第１１
の実施例に係るＣＭＯＳトランジスタの製造方法を示す
工程断面図である。
【０３０７】まず、図３０（ａ）に示すように、例え
ば、面方位（１００）、比抵抗４〜６Ωｃｍのｎ型シリ
コン基板４０１を用意し、そのｎ型ＭＯＳトランジスタ
の領域をレジスト４００によりマスクし、ｐ型ウエル層
を形成する領域にのみ、ボロンを加速電圧２２０ｋＶ、
ドーズ量５×１０13ｃｍ-2の条件でイオン注入する。こ
の後、窒素雰囲気中で１１５０℃で６時間熱処理するこ
とで、図３０（ｂ）に示すように、ｐ型ウエル層４０２
を形成する。
【０３０８】次に図３０（ｃ）に示すように、通常の選
択酸化法によって厚さ０．６μｍ程度の素子分離絶縁膜
４０３を形成する。
【０３０９】次に図３０（ｄ）に示すように、熱酸化に
よって厚さ１０ｎｍのゲート酸化膜４０４を形成し、こ
の上にゲート電極としての厚さ７０ｎｍの不純物添加多
結晶シリコン膜４０５、厚さ２００ｎｍのタングステン
シリサイド膜４０６を順次形成し、さらにその表面にＬ
ＰＣＶＤ法によって厚さ１００ｎｍのシリコン酸化膜４
０７を形成する。
【０３１０】次に図３１（ａ）に示すように、これらの
積層膜を反応性イオンエッチング法によりエッチングし
て、ゲート部を形成した後、全面に厚さ４０ｎｍのシリ
コン窒化膜４０８をＣＶＤ法により堆積する。
【０３１１】次に同図（ａ）に示すように、フォトリソ
グラフィにより、ｐチャネルＭＯＳトランジスタを形成
する領域をレジスト４００により覆った後、異方性ドラ
イエッチングによりシリコン窒化膜４０８を全面エッチ
ングすることにより、ｎチャネルＭＯＳトランジスタの
ゲート部側壁にシリコン窒化膜４０８を残置させる。こ
のシリコン窒化膜４０８は、ｎチャネルＭＯＳトランジ
スタの側壁ゲート絶縁膜となる。この後、図３１（ｂ）
に示すように、レジスト４００を剥離する。
【０３１２】次に図３１（ｃ）に示すように、全体での
エッチング深さが４０ｎｍとなるように、ｐ型ウェル層
４０２の表面を等方向にエッチングする。
【０３１３】このエッチングは、例えば、ＣＦ4 と酸素
の混合ガスをマイクロ波によって放電させ、フッ素ラジ
カルを基板に供給することにより行なう。
【０３１４】次に図３１（ｄ）に示すように、ｐ型ウェ
ル層４０２の表面が露出しているソース・ドレイン領域
上に２％砒素を含有する厚さ１００ｎｍのシリコン薄膜
を選択的に堆積する。
【０３１５】この選択堆積は、例えば、ＳｉＨ2 Ｃｌ2
とＡＢＨ5 の混合ガスを用いて、基板温度７５０℃にて
行なう。このシリコン薄膜４０９は、ｎチャネルＭＯＳ
トランジスタにおける高濃度の浅いｎ型ソース・ドレイ
ン層となる。なお、堆積層中の砒素濃度は、低抵抗のソ
ース・ドレインを形成する点から、少なくとも１０19ｃ
ｍ-3が必要である。
【０３１６】次に図３２（ａ）に示すように、全面に厚
さ４０ｎｍのシリコン窒化膜４１０をＣＶＤ法により堆
積した後、フォトリソグラフィによりｎチャネルＭＯＳ
トランジスタの領域を覆うレジスト４００を形成する。
【０３１７】次に同図（ａ）に示すように、異方性ドラ
イエッチングによりシリコン窒化膜４１０，４０８を全
面エッチングすることにより、ｐチャネルＭＯＳトラン
ジスタのゲート部側壁にシリコン窒化膜４１０，４０８
を残置させる。このシリコン窒化膜４１０，４０８は、
ｐチャネルＭＯＳトランジスタの側壁ゲート絶縁膜とな
る。この後、図３２（ｂ）に示すように、レジスト４０
０を剥離する。
【０３１８】次に図３２（ｃ）に示すように、全体での
エッチング深さが８０ｎｍとなるように、ｐチャネルＭ
ＯＳトランジスタ領域のｎシリコン基板４０１の表面を
等方性エッチングする。
【０３１９】このエッチングは、例えば、ＣＦ4 と酸素
の混合ガスをマイクロ波によって放電させ、フッ素ラジ
カルを基板に供給することにより行なう。
【０３２０】次に図３２（ｄ）に示すように、ｎ型シリ
コン基板４０１の表面が露出しているソース・ドレイン
領域上に、２％ボロンを含有する厚さ１００ｎｍのシリ
コン薄膜４１１を選択的に堆積する。
【０３２１】この選択堆積は、例えば、ＳｉＨ2 Ｃｌ2
とＢＣｌ3 の混合ガスを用いて、基板温度８００℃にて
行なう。このシリコン薄膜４１１は、ｐチャネルトラン
ジスタにおける高濃度で浅いｐ型ソース・ドレイン層と
なる。なお、堆積層中のボロン濃度は、低抵抗のｎ型ソ
ース・ドレイン層を形成する点から、少なくとも１０19
ｃｍ-3が必要である。
【０３２２】次に図３３（ａ）に示すように、異方性エ
ッチングにより、ｎチャネルＭＯＳトランジスタ領域の
ｎ型ソース・ドレイン層上のシリコン窒化膜４１０を除
去する。すなわち、ゲート部側壁にシリコン窒化膜４１
０を残置させる。
【０３２３】次に図３３（ｂ）に示すように、全面に厚
さ３０ｎｍのチタン薄膜４１２、厚さ５０ｎｍのチタン
ナイトライド薄膜４１３をスパッタ法により順次堆積し
た後、窒素雰囲気中、７００℃で１分間，熱処理するこ
とにより、チタン薄膜４１２を全てシリコン基板と反応
させ、ｎ型ソース・ドレイン層上にのみチタンシリサイ
ド膜４１４を形成する。
【０３２４】次に図３３（ｃ）に示すように、例えば、
フッ化水素酸の水溶液、硫酸と過酸化水素の混合溶液に
よって、チタンナイトライド薄膜４１３、絶縁膜上の未
反応のチタン薄膜４１２を選択的に剥離する。
【０３２５】次に図３３（ｄ）に示すように、全面に厚
さ３００ｎｍのシリコン酸化膜４１５をＣＶＤ法により
堆積した後、異方性ドライエッチングによりシリコン酸
化膜４１５にコンタクトホールを開口する。
【０３２６】次に同図（ｄ）に示すように、シリコン、
銅をそれぞれ例えば０．５％ずつ含有する厚さ３００ｎ
ｍのアルミニウム膜を堆積した後、このアルミニウム膜
をパターニングしてソース・ドレイン電極４１６を形成
する。この後、４５０℃で１５分、水素を１０％含む窒
素雰囲気中で熱処理する。
【０３２７】この方法で形成したＣＭＯＳインバータを
用い、リングオシレータを構成し、その一段当たりの遅
延時間を測定した。図３４に，遅延時間の動作電圧依存
性を示した。また、比較のため、イオン注入法でソース
・ドレイン拡散層を形成する従来方法で形成した場合の
結果も示してある。ここで、接合深さは、７００オング
ストロームと同じ値としている。すなわち、本発明を用
いた方法については、接合深さを決定する、シリコンの
エッチング深さを７００オングストローム、従来方法に
ついては、ＬＤＤ領域の接合深さを７００オングストロ
ームとした。図３４から、動作電圧によらず、本発明の
方が遅延時間が短いことが分かる。
【０３２８】図３５に、本発明の方法、従来方法でソー
ス・ドレインを形成したそれぞれの場合についての不純
物の二次元分布を示す。単位はｃｍ-2である。
【０３２９】本発明の方法（図３５（ａ））によると、
従来方法（図３５（ｂ））と比較して、接合位置付近
で、急俊なプロファイルを得ることができる。したがっ
て、同じ接合深さの場合でも、本発明の方が従来よりも
ＭＯＳトランジスタの動作にとって寄生抵抗となるソー
ス・ドレインのシート抵抗を低減できる。これにより、
本発明を用いてＣＭＯＳインバータを構成すると、図３
４に示したように、遅延時間は短縮される。
【０３３０】なお、本実施例では、ｎ型ソース・ドレイ
ン層を形成した後に、ｐ型ソース・ドレイン層を形成し
たが、この順序は必ずしもこの通りではなくとも、例え
ば逆とすることも可能である。
【０３３１】また、一方のチャネルタイプのＭＯＳトラ
ンジスタのみ、不純物添加シリコン膜を埋め込むことで
形成し、他方のチャネルタイプのＭＯＳトランジスタ
は、従来技術である、イオン注入で形成することも、必
要に応じて行なっても良い。
【０３３２】また、本実施例の方法は、ＣＭＯＳ集積回
路の素子の微細化にともなって必要とされる、浅く低抵
抗のソース・ドレイン層を形成でき、動作上の高速化に
も有効であることが確かめられた。
【０３３３】また、製造工程数については、マスク工程
数で比較して、本発明の方法によれば、２工程で済むの
に対し、従来方法では、ｎチャネルおよびｐチャネルの
それぞれのＭＯＳトランジスタについて、側壁ゲート絶
縁膜の形成前のＬＤＤ形成のためのイオン注入と、側壁
ゲート絶縁膜の形成後のイオン注入が必要であり、合計
４工程となる。このことから、本発明の構造（埋め込み
形成型のソース・ドレイン層）は製造工程数の削減に有
利な構造であることが分かる。すなわち、本構造は、高
濃度で浅いソース・ドレイン層を容易に形成できる構造
である。 （第１２の実施例）図３６および図３７は、本発明の第
１２の実施例に係るＭＯＳトランジスタの製造方法を示
す工程断面図である。
【０３３４】まず、図３６（ａ）に示すように、半導体
基板、例えば面方位（１００）、比抵抗４〜６Ωｃｍの
ｎ型シリコン基板５０１を用い、通常の選択酸化法によ
って０．６μｍ程度の素子分離絶縁膜５０２を形成す
る。続いて、熱酸化によって厚さ１０ｎｍのゲート絶縁
膜５０３を形成し、この上に厚さ１００ｎｍの不純物ド
ープ多結晶シリコン膜５０４、厚さ３００ｎｍのタング
ステンシリサイド膜５０５を順次形成し、さらにその表
面にＣＶＤ法によって厚さ１５０ｎｍのシリコン酸化膜
５０６を形成する。その後、これらの積層膜を反応性イ
オンエッチング法によりエッチングして、ゲート部を形
成する。
【０３３５】その後、図３６（ｂ）に示すように、ゲー
ト部側壁に厚さ１００ｎｍ程度のシリコン酸化膜５０７
を形成する。このシリコン酸化膜５０７は、全面に厚さ
１５０ｎｍのシリコン酸化膜をＣＶＤ法により堆積した
後、異方性ドライエッチングにより全面エッチングする
ことにより得られる。
【０３３６】この後、シリコンを等方的にエッチングす
る工程とシリコンを異方的にエッチングする工程とを組
み合わせることで、エッチング形状を制御した。
【０３３７】まず、エッチング条件は、ＣｌＦ3 ガスに
よって、エッチング深さが３０ｎｍとなるように、異方
性エッチングした。このときの形状を図３６（ｃ）に示
す。図３６（ｃ）では、基板に対して垂直方向にエッチ
ングが進行する面（面方位（１００））と、ゲート電極
側壁の下にもぐり込むようにして形成される面（面方位
（１１１））とが、形成されていることがわかる。
【０３３８】さらに、等方性エッチングによって、全体
でのエッチング深さが５０ｎｍと薄くなるようにエッチ
ングを行なった。ここで、エッチングは、ＣＦ4 と酸素
との混合ガスをマイクロ波によって放電させた後、試料
上に供給することによって行なった。このときの形状を
図３７（ａ）に示す。
【０３３９】この後、図３７（ｂ）に示すように、ＲＩ
Ｅによって基板を５０ｎｍエッチングした。ここではＨ
Ｂｒと酸素との混合ガスを用いＲＩＥを行なった。
【０３４０】この後、図３７（ｃ）に示すように、基板
が露出しているソース・ドレイン領域にボロンを含有す
るシリコン薄膜５０８を形成した。この時ボロンの濃度
は、低抵抗の拡散層を形成する点から、１０19ｃｍ-3以
上であることが望ましい。
【０３４１】この後、全面に３００ｎｍのシリコン酸化
膜５０９をＣＶＤ法により堆積した後、図３７（ｄ）に
示すように、シリコン酸化膜５０９中にコンタクト孔を
異方性ドライエッチングにより開口した。続いて、シリ
コン、銅をそれぞれ例えば０．５％ずつ含有するアルミ
ニウム膜５１０を８００ｎｍ堆積した。このアルミニウ
ム膜と電極としてパターニングした後、４５０℃で１５
分、水素を１０％含む窒素雰囲気中で熱処理した。
【０３４２】このＭＯＳトランジスタについて、ＣｌＦ
3 による異方性エッチングおよびＣＦ4 と酸素との混合
ガスを用いた等方性エッチングの両方を行なった場合、
ＣｌＦ3 による異方性エッチングのみを行なった場合、
ＣＦ4 と酸素との混合ガスを用いたエッチングのみを行
なった場合、それぞれのＭＯＳトランジスタの特性を比
較した。ゲート長をパラメータとして、ＭＯＳトランジ
スタのしきい値の変化を調べた。
【０３４３】図４０に示したように、等方性エッチング
のみを行なったもの（図中△印）では、ゲート長が短く
なるにつれてしきい値電圧の低下が起こった。これに対
して、異方性エッチングのみ（図中□印）、また、異方
性エッチングと等方性エッチングの両方を行なったもの
（図中○印）では、しきい値電圧の低下が起こらなかっ
た。したがって、ショートチャネル効果に対して、異方
性エッチングが効果があることがわかった。これは、Ｃ
Ｆ4 と酸素との混合ガスを用いたエッチングのみを行な
った場合では、等方性エッチングの結果ゲート下の深い
領域で高濃度領域の距離が近づいているためと考えられ
る。
【０３４４】また、図４１に示したように、その静特性
を比較したところ、低いドレイン電圧の領域において
は、ドレイン電流に違いはほとんど見られない。このこ
とは、等方性エッチングのみを行なった場合（図中ｂ）
に、拡散層における高濃度領域は大きくできるにもかか
わらず、チャネルに近い領域で高濃度層が深く形成され
ていても、寄生抵抗の低抵抗化には効いていないことを
示している。
【０３４５】なお、異方性エッチングおよび等方性エッ
チングを行なった場合にも図中ｂのような曲線を描い
た。しかし、ＣｌＦ3 による異方性エッチングのみを行
なった場合（図中ａ）には、ドレイン電圧が高くなるに
従い、ドレイン電流が増大してしまっていることがわか
る。これは、異方性エッチングによって、曲率半径の極
めて小さい部分が形成され、この領域の電界強度が極め
て強くなったため、ブレークダウンによって電流値が増
大したものと考えられる。なお、異方性エッチングおよ
び等方性エッチングを行なった場合にも図中ｂのような
曲線を描いた。
【０３４６】さらにまた、図４１に、異方性エッチング
および等方性エッチングを行なった後に続けてＲＩＥを
行なった場合（図中ｃ）の結果を示した。ＲＩＥを行な
った場合、ドレイン電流の立上がりが鋭いことがわかる
が、これは、ＲＩＥにより拡散層の深さ方向が高濃度に
形成でき、寄生抵抗が低くなったことを示している。
【０３４７】この結果から、本発明の、異方性エッチン
グと等方性エッチングを行なった後、不純物を高濃度に
含有するシリコンを堆積し、拡散するプロセスが、短チ
ャネル効果の抑止と同時に、ドレイン耐圧の高いトラン
ジスタの形成に有効であり、ＭＯＳ集積回路の素子の微
細に伴う浅い拡散層の形成に有効であることが確かめら
れた。
【０３４８】なお、シリコン基板として、面方位の異な
ったものを使用することで、エッチング細部の形状を制
御することができ、これによって、個々のトランジスタ
に対して、最適の拡散層形状を形成することができる。
【０３４９】また、本実施例では、ｐ型ＭＯＳトランジ
スタを形成するために、ボロンを含有するシリコンを用
いたが、ｎ型ＭＯＳトランジスタを形成するためには、
ボロンの代わりに燐、またはヒ素を含有するシリコン膜
を形成すればよい。
【０３５０】本実施例では、異なる面方位にエッチング
が進行する異方性エッチングをＣｌＦ3 ガスにより行な
ったが、Ｃｌを含むガスまたはプラズマガスを用いるこ
ともできる。
【０３５１】また、ＫＯＨ等のウェットエッチングでも
構わない。また、等方性エッチングをＣＦ4 と酸素との
混合ガスにより行なったが、ＣＦ4 のみでもよく、塩素
以外のハロゲン例えば弗素を含むガス例えば、Ｆ，ＮＦ
3 等のガスでもよい。また、弗硝酸系のウェットエッチ
ングでも構わない。
【０３５２】また、本実施例では、異なる面方位に異方
性エッチングを行なった後に、等方性エッチングを行な
っているが、所望の拡散層の形状によってエッチングの
順序は逆でも構わない。 （第１３の実施例）図４２は、本発明の第１３の実施例
に係る半導体装置の製造方法を示す工程断面図である。
【０３５３】まず、従来例と同様にして被抵抗４〜５Ω
ｃｍのｎ型シリコン基板６０１の表面に素子分離絶縁膜
６０２を形成して分割された素子領域内に、ゲート絶縁
膜３となる酸化シリコン膜を介して多結晶シリコン膜６
０４を形成し、続いてこの多結晶シリコン膜６０４に熱
拡散法等により不純物を添加する。そして、酸化シリコ
ン膜６０８を全面堆積し、チャネル領域のみを残して酸
化シリコン膜６０８および多結晶シリコン膜６０４をＲ
ＩＥ法によりパターニングし、ゲート電極４を形成す
る。この後、さらにこの上層に酸化シリコン膜６０８を
堆積し、ＲＩＥ法によりエッチバックしゲート電極側壁
にのみ酸化シリコン膜６０８Ｓを残置せしめる。続いて
ソース・ドレインとなる拡散層領域のゲート絶縁膜６０
３を除去する。その後、ＨＦ溶液中に試料を入れ、続い
て溶存酸素量が１０ｐｐｍ以下の純水中で試料を洗浄す
ることにより、化学的に活性なシリコン表面を露出する
（図４２（ａ））。ここで、洗浄に溶存酸素量が多い純
水を用いた場合は、洗浄中およびその後の乾燥中にシリ
コン表面上に自然酸化膜が形成されてしまい、均一な堆
積膜を成長させることはできず、さらにはこの堆積膜を
拡散源としてドーパントを拡散する際の障害となってし
まう。したがって、１０ｐｐｍ以下といった溶存酸素量
の少ない純水を用いることが望ましい。
【０３５４】この後、通常の拡散炉型の減圧ＣＶＤ炉に
入れ、水素を１００〜３０００ｃｃ／ｍｉｎ流し、１８
０〜４００℃の所定の温度に基板を加熱する。この後、
水素ガスの流量を適当な堆積条件、例えば水素ガス流量
を１０００ｃｃ／ｍｉｎに設定して安定させた後、シラ
ンガス（ＳｉＨ4 ）を１〜１００ｃｃ／ｍｉｎ流す。こ
のとき、上記温度領域でシランが分解して基板上にシリ
コンが堆積するという現象は見られなかった。これは、
基板の温度が通常のシリコンの選択成長が起こる温度よ
りも十分低く、かつ水素ガスを流すことによりシランガ
スの分解が抑制されているためである。
【０３５５】このようにして、水素ガスおよびシランガ
スを流したまま、さらに三塩化硼素ガスを０．１〜１０
０ｃｃ／ｍｉｎ流す。この三塩化硼素は導電性部分であ
るシリコン表面に吸着し、電子を受け取ることにより還
元される。さらに、この還元により形成された塩素はシ
ランあるいは他の塩素と反応することにより、シリコン
表面から脱離する。この結果、図４２（ｂ）に示すよう
に、ソース・ドレイン領域を露呈するシリコン表面にの
み選択的にボロン堆積膜が形成される。このとき堆積速
度は、１〜５０ｎｍ／ｍｉｎであった。
【０３５６】図４３に、基板温度３７０℃、三塩化硼素
ガス流量５０ｓｃｃｍ、シランガス流量５０ｓｃｃｍ、
水素ガス流量１０００ｓｃｃｍとして、ボロン堆積膜を
選択的に成長した一例を示すが、これに見られるように
三塩化硼素ガスおよびシランガスを流しはじめてから約
２０分間はシリコン酸化膜上には成長せず、シリコン表
面には約３００ｎｍのボロン堆積膜が成長した。なお、
シランガス１〜１００ｃｃ／ｍｉｎ、三塩化硼素ガス
０．１〜５０ｃｃ／ｍｉｎで基板温度を４００〜８００
℃とすると、シランガスの分解も誘起され、シリコン表
面上にのみ選択的にボロン添加シリコン膜が形成され
た。このとき、シランガスと三塩化硼素ガスとの流量比
によって、堆積するボロン添加シリコン膜のボロン濃度
は１×１０19ｃｍ-3〜１×１０22ｃｍ-3の所望の濃度に
することができる。
【０３５７】この後、１０００℃２分間の窒素雰囲気中
で熱処理を施すことにより、このようにして形成された
ボロン堆積膜あるいはボロン添加シリコン膜から、シリ
コン基板中へボロン原子を取り込ませ、図４２（ｃ）に
示すように拡散層６０５を形成する。ここで、ボロンを
３×１０20ｃｍ-3含有するボロン添加シリコン膜を５０
ｎｍ成長させた場合について、拡散層の接合深さおよび
シート抵抗を測定したところ、それぞれ７５ｎｍ、１２
０Ω／□であった。このようにして、浅い拡散層を制御
性良くかつ選択性良く形成することができた。
【０３５８】さらに、図４２（ｄ）に示されるように、
拡散層上にチタンをスパッタし、７００℃３０秒の熱処
理を施し、シリサイド層６０９を形成する。続いて、Ｃ
ＶＤによりシリコン酸化膜６１０を堆積し、ＲＩＥ法に
よりコンタクトホールをパターニングし、ここに電極と
してアルミニウム膜６１１を堆積する。このとき、シリ
サイド層へボロンが拡散するが、図４２（ｃ）で形成さ
れたボロン堆積膜あるいはボロン添加シリコン膜のボロ
ン濃度は十分高いために、シリサイド中にボロンが拡散
してもソース・ドレインとなる拡散層中のボロン濃度へ
の影響は少ない。ここで、拡散層上にチタンのシリサイ
ド層を設けたが、これに限定されるものではなく、ニッ
ケル、コバルトのシリサイド層といったものでも同様の
効果が得られる。
【０３５９】なお、本実施例では第２のガスとしてシラ
ンガスに水素ガスを混合させたが、水素は省いてもよ
い。また、ボロンのハロゲン化物として三塩化硼素の場
合について説明したが、これに限定されるものではな
く、他のハロゲン化物、三弗化硼素（ＢＦ3 ）や三臭化
硼素（ＢＢｒ3 ）等でもよい。さらには、シラン系ガス
としてモノシランを例にとり挙げたが、ジシラン（Ｓｉ
2 Ｈ6 ）をはじめ、ＳｉＨ2 Ｃｌ2 ，ＳｉＣｌ4 ，Ｓｉ
Ｆ4 ，Ｓｉ2 Ｈ4 Ｃｌ2 ，ＳｉＨ2 Ｆ2 ，Ｓｉ2 Ｈ2 Ｃ
ｌ4 ，Ｓｉ2 Ｃｌ6 ，Ｓｉ2 Ｈ4 Ｆ2 ，Ｓｉ2 Ｈ
2 Ｆ4 ，Ｓｉ2 Ｆ6 でもよい。
【０３６０】また、上記ガスの分解は、単なる熱分解反
応のみでなく、光照射等、解離反応を促進する方法を組
み合わせても実行可能である。
【０３６１】また、堆積したボロン層あるいはボロン添
加シリコン膜からボロン原子をシリコン結晶中に取り込
む方法として、熱エネルギーを加えるようにしたが、表
面からＵＶ光を照射したりするなど、光、イオンあるい
は電子線によるエネルギーを用いてボロン原子をシリコ
ン中に取り込ませるようにしてもよい。これらの方法の
うち、表面からＵＶ光を照射する方法は、シリコン表面
にのみエネルギーを付与することができるため、シリコ
ン基板中の表面以外の不純物状態を変えることがなく表
面付近にボロンを取り込ませることができる。 （第１４の実施例）図４４は、本発明の第１４の実施例
に係る半導体装置の製造方法を示す工程断面図である。
【０３６２】まず、従来例と同様にして被抵抗４〜５Ω
ｃｍのｎ型シリコン基板６０１表面に素子分離絶縁膜６
０２を形成して分解された素子領域内に、ゲート絶縁膜
６０３となる酸化シリコン膜を介して多結晶シリコン膜
６０４を形成し、続いてこの多結晶シリコン膜６０４に
熱拡散法等により不純物を添加する。そして、酸化シリ
コン膜６０８を全面堆積し、チャネル領域のみを残して
酸化シリコン膜６０８および多結晶シリコン膜６０４を
ＲＩＥ法によりパターニングし、ゲート電極６０４を形
成する。この後、さらにこの上層に酸化シリコン膜６０
８を堆積し、ＲＩＥ法によりエッチバックしゲート電極
側壁にのみ酸化シリコン膜６０８Ｓを残置せしめる。続
いてソース・ドレインとなる拡散層領域のゲート絶縁膜
６０３を除去する。その後ＨＦ溶液中に試料を入れ、続
いて溶存酸素量が１０ｐｐｍ以下の純水中で試料を洗浄
することにより、化学的に活性なシリコン表面を露出す
る（図４４（ａ））。ここで、溶存酸素量が多い純水を
用いた場合は、洗浄中およびその後の乾燥中にシリコン
表面上に自然酸化膜が形成されてしまい、均一なエッチ
ングを行なうことはできず、平滑なエッチング表面が得
られない。したがって、１０ｐｐｍ以下といった溶存酸
素量の少ない純水を用いることが望ましい。
【０３６３】この後、エッチング室とＣＶＤ室とが接続
された真空装置に試料を入れ、まずエッチング室におい
て−１９６℃〜３００℃の所定の温度に基板を冷却ある
いは加熱する。このとき、シリコン表面上に自然酸化膜
が形成されるのを抑えるために、０．１３３Ｐａ以下の
真空あるいはアルゴンを１００〜５０００ｃｃ／ｍｉｎ
流す。ここでは、非酸化性ガスとしてアルゴンを用いた
が、これ以外の非酸化性ガスを用いても同様の効果が得
られる。
【０３６４】次いで、四弗化炭素（ＣＦ4 ）を１〜５０
０ｃｃ／ｍｉｎ流し、流量および圧力が安定した後、マ
イクロ波放電により四弗化炭素を活性化し、生成された
ラジカルを試料に供給する。シリコン表面では、主にシ
リコンと弗素ラジカルとが反応し、四弗化シリコン（Ｓ
ｉＦ4 ）の形でシリコン表面から脱離し、エッチングが
進行する。このとき、エッチング速度は、１〜２０ｎｍ
／ｍｉｎであった。このようにして、所望の深さだけエ
ッチングした後、試料をＣＶＤ室に真空搬送し、３００
℃〜８００℃の所定の成膜温度まで酸化性ガス分圧を１
３３０Ｐａ以下に抑えて基板を加熱する。
【０３６５】次いで、ジクロルシラン（ＳｉＨ2 Ｃ
ｌ2 ）ガスを１０〜１００ｃｃ／ｍｉｎ、および三塩化
硼素（ＢＣｌ3 ）を０．１〜１００ｃｃ／ｍｉｎ流す。
このジクロルシランと三塩化硼素はシリコン表面でのみ
熱分解し、選択的にボロン添加シリコン膜が堆積する。
このとき、堆積速度は、１〜１０ｎｍ／ｍｉｎであっ
た。また、このときのジクロルシランガスと三塩化硼素
ガスとの流量比によって、堆積するボロン添加シリコン
膜のボロン濃度は１×１０19〜１×１０22ｃｍ-3の所望
の濃度にすることができる。
【０３６６】上記のように、エッチング後連続して成膜
の工程に移ったが、このときシリコン基板の晒される雰
囲気によって、シリコン基板とボロン添加シリコン膜界
面に吸着する酸素量は異なる。例えば、エッチング後大
気に一旦晒したり、酸素や水といった酸化性ガスが多量
に存在する雰囲気下で試料を加熱すると、エッチングし
たシリコン表面にその水分子や酸素分子が吸着し酸化が
進行してしまう。
【０３６７】図４５（ａ）にシリコン基板とボロン添加
シリコン膜との界面を含む領域の酸素濃度をＳＩＭＳに
より分析した例を示すが、シリコン表面がエッチング工
程と成膜工程の間酸化されると、界面に多量に検出され
る。
【０３６８】図４５（ｂ）に、３５０℃における真空装
置内の酸素分圧と、試料をその雰囲気に１時間晒したと
きのシリコン基板とボロン添加シリコン膜界面の酸素量
の関係を示す。これによると、酸素分圧を１３３０Ｐａ
以上ではシリコン表面の酸化が進行し、１×１０15ｃｍ
-2以上の酸素が検出されている。
【０３６９】このように、酸化されたシリコン表面上に
ボロン添加シリコン膜を成長させると、図４６（ａ）に
示されるように良好な選択性が得られないばかりでな
く、シリコン基板上のボロン添加シリコン膜の結晶は多
結晶になる。また、このような自然酸化膜が存在してい
ると、ボロン添加シリコン膜からのボロンの拡散が阻害
され、制御性に優れた不純物拡散が困難となる。
【０３７０】一方、この酸素分圧を１３３０Ｐａ以下に
下げると、シリコン表面の酸化が抑止され、図４６
（ｂ）に示されるように選択成長が可能となった。
【０３７１】特に、シリコン基板とボロン添加シリコン
膜界面の酸素量を４×１０14ｃｍ-2以下に抑えることが
できれば、シリコン基板上のボロン添加シリコン膜はエ
ピタキシャル成長する。
【０３７２】また、エッチング後その表面が酸化してし
まったシリコン基板でもＨＦ溶液中でディップさせ、続
いて溶存酸素量が１０ｐｐｍ以下の純水中で試料をリン
スして、ＣＶＤ炉に入れて成膜すれば、シリコン表面に
吸着する酸素量を４×１０14ｃｍ-2まで減少させること
ができるが、同時に図４６（ｃ）に示されるように、ゲ
ート酸化膜３までもエッチングしてしまう。したがっ
て、接続された真空装置内で酸化性ガス分圧を１３３０
Ｐａ以下に抑えて、エッチング工程と成膜工程とを連続
して行うことが望ましい。
【０３７３】このようにして堆積したボロン添加シリコ
ン膜６０７が図４４（ｃ）に示すように直接拡散層を形
成することになる。エッチングの深さを５０ｎｍとし、
ここへボロンを３×１０20ｃｍ-3含有するボロン添加シ
リコン膜を５０ｎｍ成長させた場合について、拡散層の
シート抵抗を測定したところ、１２０Ω／□であった。
さらに、この試料についてＳＩＭＳによりボロンの深さ
方向を分析した結果、接合深さとエッチング深さとが一
致しており、しかもボロン濃度は接合界面で急激に低下
し、急峻なプロファイルが得られていることを確認し
た。このようにして、本実施例によれば、シリコン表面
の酸化、汚染を避けることができ、浅く高濃度の拡散層
を極めて制御性良くかつ選択性良く形成することができ
た。
【０３７４】また、図４４（ｄ）に示されるように拡散
層上にチタンをスパッタし、アニールにより７００℃３
０秒の熱処理を施し、シリサイド層６０９を形成する。
続いて、ＣＶＤによりシリコン酸化膜６１０を堆積し、
ＲＩＥ法によりコンタクトホールをパターニングし、こ
こに電極としてアルミニウム膜６１１を堆積する。この
とき、シリサイド層を形成する際にシリサイド層にボロ
ンが拡散するが、図４４（ｃ）で形成されたボロン添加
シリコン膜６０７のボロン濃度は十分に高いために、シ
リサイド層中にボロンが拡散してもソース・ドレインと
なる拡散層中のボロン濃度への影響は少ない。ここで、
拡散層上にチタンのシリサイド層を設けたが、これに限
定されるものではなくニッケル、コバルトのシリサイド
層といったものでも同様の効果が得られる。
【０３７５】なお、上記実施例ではエッチングガスとし
て四弗化炭素を用い、マイクロ波により放電させて生成
される弗素ラジカルでエッチングを行った場合について
説明したが、これに限定されるものではなく、三弗化塩
素（ＣｌＦ3 ）、六弗化硫黄（ＳＦ6 ）、弗素
（Ｆ2 ）、塩素（Ｃｌ2 ）等のハロゲン系エッチングガ
スでもよい。
【０３７６】さらには、ボロン添加シリコン膜成長用ガ
スの少なくとも水素およびシリコンを含むガスとして、
ジクロルシラン（ＳｉＨ2 Ｃｌ2 ）を例に挙げたが、シ
ラン（ＳｉＨ4 ）をはじめ、Ｓｉ2 Ｈ6 ，ＳｉＣｌ4 ，
Ｓｉ2 Ｆ4 Ｃｌ2 ，Ｓｉ2 Ｈ4 Ｃｌ2 ，ＳｉＨ2 Ｆ2 ，
Ｓｉ2 Ｈ2 Ｃｌ4 ，Ｓｉ2 Ｃｌ6 ，Ｓｉ2 Ｈ4 Ｆ2 ，Ｓ
ｉ2 Ｈ2 Ｆ4 ，Ｓｉ2 Ｆ6 でもよい。また、３族または
５族元素のハロゲン化物を含むガスとして、三塩化硼素
（ＢＣｌ3 ）を例に挙げたが、Ｂ2 Ｈ6 ，ＢＦ3 等でも
よい。また、ｎ型不純物拡散層を形成する場合には、Ｐ
Ｈ3 やＡｓＨ3、あるいはリンやヒ素を含むハロゲン化
物を用いても同様な効果が得られる。
【０３７７】また、単なる熱分解反応のみでなく、光照
射等、解離反応を促進する方法を組み合わせても実行可
能である。
【０３７８】
【発明の効果】以上詳述したように本発明によれば、シ
リコン領域の露出面に選択的にシリコン膜を形成できる
ようになる。
【０３７９】また、本発明によれば、高濃度の浅いソー
ス・ドレイン層を実現できるので、微細化が進んでも、
ＭＯＳトランジスタのチャネル効果の発生を効果的に防
止できるようになる。
【０３８０】また、本発明によれば、試料の導電領域に
のみ選択性よく不純物堆積膜あるいは不純物を所望の濃
度に含んだシリコン膜を成長させることができる。さら
に、低抵抗で高濃度の浅い拡散層としての半導体層を形
成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体装置の製造
方法を示す工程断面図
【図２】本発明の第２の実施例に係る半導体装置の製造
方法を示す工程断面図
【図３】エッチング速度と基板温度との関係を示す特性
図
【図４】酸化性ガス分圧と界面の酸化量との関係を示す
特性図
【図５】界面酸素量とシリコン膜の平均膜厚との関係を
示す特性図
【図６】シリコン酸化膜上のフッ素量と堆積するシリコ
ン膜の選択性比との関係を示す特性図
【図７】シリコン表面および酸化膜表面のフッ素量の基
板温度の依存性を示す図
【図８】シリコン表面および酸化膜上に形成される非晶
質ボロン添加シリコン膜の膜厚の成膜時間の依存性を示
す図
【図９】基板温度とシリコン表面上に堆積するボロン添
加シリコン膜の堆積速度との関係を示す特性図
【図１０】堆積時間と膜厚と下地との関係を示す特性図
【図１１】他の条件での堆積時間と膜厚と下地との関係
を示す特性図
【図１２】他の条件での堆積時間と膜厚と下地との関係
を示す特性図
【図１３】従来の選択ＣＶＤ法を示す工程断面図
【図１４】従来のダイレクトコンタクト技術を示す工程
断面図
【図１５】本発明の第３の実施例に係るｐチャネルＭＯ
Ｓトランジスタの前半の製造方法を示す工程断面図
【図１６】本発明の第３の実施例に係るｐチャネルＭＯ
Ｓトランジスタの後半の製造方法を示す工程断面図
【図１７】ドレイン電圧とドレイン電流とソース・ドレ
イン層の厚さとの関係を示す特性図
【図１８】本発明の第４の実施例に係るｐチャネルＭＯ
Ｓトランジスタの製造方法を示す工程断面図
【図１９】ゲート電圧とドレイン電流とソース・ドレイ
ン層の厚さとの関係を示す特性図
【図２０】ソース・ドレイン層の厚さとドレイン電流と
の関係を示す特性図
【図２１】本発明の第５の実施例に係るＳＯＩ基板を用
いたＭＯＳトランジスタの製造方法を示す工程断面図
【図２２】本発明の第６の実施例に係るＳＯＩ基板を用
いたＭＯＳトランジスタの製造方法を示す工程断面図
【図２３】本発明の第７の実施例に係るＳＯＩ基板を用
いたＭＯＳトランジスタの製造方法を示す工程断面図
【図２４】本発明の第８の実施例に係るＳＯＩ基板を用
いたＭＯＳトランジスタの製造方法を示す工程断面図
【図２５】本発明の第９の実施例に係るＳＯＩ基板を用
いたＭＯＳトランジスタの製造方法を示す工程断面図
【図２６】本発明、従来法によるソース・ドレインの不
純物（ボロン）の２次元分布を示す図
【図２７】本発明、従来法によるソース・ドレインの深
さとシート抵抗との関係を示す図
【図２８】本発明、従来法によるリングオシレータの遅
延時間の電源電圧依存性を示す図
【図２９】シリコンからなるソース・ドレイン層および
ＳｉＧｅからなるソース・ドレイン層のＩD −ＶD 特性
を示す図
【図３０】本発明の第１１の実施例に係るＣＭＯＳトラ
ンジスタの前半の製造方法を示す工程断面図
【図３１】本発明の第１１の実施例に係るＣＭＯＳトラ
ンジスタの中半の製造方法を示す工程断面図
【図３２】本発明の第１１の実施例に係るＣＭＯＳトラ
ンジスタの中半の製造方法を示す工程断面図
【図３３】本発明の第１１の実施例に係るＣＭＯＳトラ
ンジスタの後半の製造方法を示す工程断面図
【図３４】本発明、従来法によるリングオシレータの遅
延時間の電源電圧依存性を示す図
【図３５】本発明、従来法によるソース・ドレインの不
純物の二次元分布を示す図
【図３６】本発明の第１２の実施例に係るＭＯＳトラン
ジスタの前半の製造方法を示す工程断面図
【図３７】本発明の第１２の実施例に係るＭＯＳトラン
ジスタの後半の製造方法を示す工程断面図
【図３８】異方性エッチングのエッチング深さとエッチ
ング形状との関係を示す断面図
【図３９】異方性エッチングのエッチング形状と面方位
との関係を示す断面図
【図４０】本発明の効果を説明するためのゲート長とし
きい値電圧との関係を示す特性図
【図４１】本発明の効果を説明するためのドレイン電圧
とドレイン電流との関係を示す特性図
【図４２】本発明の第１３の実施例に係る半導体装置の
製造方法を示す工程断面図
【図４３】堆積時間と膜厚と下地との関係を示す特性図
【図４４】本発明の第１４の実施例に係る半導体装置の
製造方法を示す工程断面図
【図４５】本発明の効果を説明するための特性図
【図４６】本発明の効果を説明するための特性図および
断面図
【図４７】従来のＭＯＳトランジスタの製造方法を示す
工程断面図
【図４８】従来のＳＯＩ基板を用いたＭＯＳトランジス
タの製造方法を示す工程断面図
【図４９】基板上に形成された微細パターンを表す写真
【図５０】基板上に形成された他の微細パターンを表す
写真
【図５１】基板上に形成された他の微細パターンを表す
写真
【図５２】基板上に形成された他の微細パターンを表す
写真
【符号の説明】
１０１…ｎ型シリコン基板 １０２…素子分離絶縁膜 １０３…ゲート絶縁膜 １０４…多結晶シリコン膜 １０５…溝 １０６…側壁ゲート絶縁膜 １０７…ボロン添加シリコン膜 １０８…酸化シリコン膜 １０９…チタンシリサイド膜 １１０…ｐ型ソース・ドレイン層 １１１…ｐ型ソース・ドレイン層 １１２…シリコン酸化膜 １１３…シリコン酸化膜 １１４…ソース・ドレイン電極 １１５…ソース・ドレイン電極 ２０１…ｎ型シリコン基板 ２０２…素子分離絶縁膜 ２０３…ゲート酸化膜 ２０４…不純物ドープ多結晶シリコン膜 ２０５…タングステンシリサイド膜 ２０６…シリコン酸化膜 ２０７…側壁ゲート絶縁膜 ２０８…シリコン薄膜 ２０９…ｐ型ソース・ドレイン散層 ２１０…チタン薄膜 ２１１…チタンナイトライド薄膜 ２１２…チタンシリサイド膜 ２１３…シリコン酸化膜 ２１４…ソース・ドレイン電極 ３０１…シリコン支持体 ３０２…シリコン酸化膜 ３０３…ｎ型シリコン層 ３０４…素子分離絶縁膜 ３０５…不純物添加多結晶シリコン膜 ３０６…タングステンシリサイド膜 ３０７…側壁ゲート絶縁膜 ３０８…シリコン酸化膜 ３０９…ゲート酸化膜 ３１２…ｐ型ソース・ドレイン層 ３１３…チタンシリサイド膜 ３１４…シリコン酸化膜 ３１５…ソース・ドレイン電極 ４００…レジスト ４０１…ｎ型シリコン基板 ４０２…ｐ型ウエル層 ４０３…素子分離絶縁膜 ４０４…ゲート酸化膜 ４０５…不純物添加多結晶シリコン膜 ４０６…タングステンシリサイド膜 ４０７…シリコン酸化膜 ４０８…シリコン窒化膜 ４０９…シリコン薄膜（ｎ型ソース・ドレイン層） ４１０…シリコン窒化膜 ４１１…シリコン薄膜（ｐ型ソース・ドレイン層） ４１２…チタン薄膜 ４１３…チタンナイトライド薄膜 ４１４…チタンシリサイド膜 ４１５…シリコン酸化膜 ４１６…ソース・ドレイン電極 ５０１…シリコン基板 ５０２…素子分離絶縁膜 ５０３…ゲート絶縁膜 ５０４…不純物ドープ多結晶シリコン膜 ５０５…タングステンシリサイド膜 ５０６…シリコン酸化膜 ５０７…シリコン酸化膜 ５０８…ボロンを含有したシリコン膜 ５０９…シリコン酸化膜 ５１０…アルミニウム膜 ５１１…酸化膜 ６０１…シリコン基板 ６０２…素子分離絶縁膜 ６０３…ゲート絶縁膜 ６０４…ゲート電極 ６０５…拡散層 ６０６…イオン ６０７…不純物添加シリコン膜 ６０８…酸化シリコン膜 ６０９…シリサイド層 ６１０…ＣＶＤ酸化シリコン膜 ６１１…アルミニウム膜 ６１２…エッチング表面
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柏木 正弘 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 西野 弘剛 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】表面にシリコン領域を有し、その一部が絶
    縁膜で覆われた基板の前記シリコン領域の露出面にシリ
    コン膜を選択的に形成するに際し、前記シリコン領域の
    露出面および前記絶縁膜の表面をフッ素含有ガスにより
    処理した後、前記基板にシリコン原料を供給することに
    より、前記シリコン領域の露出面にシリコン膜を選択的
    に形成することを特徴とする半導体装置の製造方法。
  2. 【請求項２】温度制御により前記シリコン膜を非晶質の
    ものとすることを特徴とする請求項１に記載の半導体装
    置の製造方法。
  3. 【請求項３】表面に半導体領域を有する基板の前記半導
    体領域上にゲート絶縁膜を介して形成されたゲート電極
    と、 このゲート電極の両側の前記半導体領域にそれぞれ埋め
    込み形成されたソース・ドレイン半導体層とを具備して
    なることを特徴とする半導体装置。
  4. 【請求項４】表面に半導体領域を有する基板の前記半導
    体領域の表面にゲート絶縁膜を形成する工程と、 このゲート絶縁膜上にゲート電極を形成した後、このゲ
    ート電極の両側の前記半導体領域をエッチングして溝を
    形成する工程と、 前記溝内にソース・ドレイン層としての不純物を含む半
    導体層を埋め込む工程とを有することを特徴とする半導
    体装置の製造方法。
  5. 【請求項５】前記ゲート電極の側部に絶縁膜を形成した
    後、この絶縁膜および前記ゲート電極をマスクとして前
    記半導体領域をエッチングして前記溝を形成し、かつこ
    の溝内に、該溝の深さより膜厚が厚い不純物を含む半導
    体層を前記半導体層として埋め込むことを特徴とする請
    求項４に記載の半導体装置の製造方法。
  6. 【請求項６】半導体基板上に絶縁膜を介してゲート電極
    を形成する工程と、 このゲート電極を挟んで設けられたソース・ドレイン領
    域に等方性エッチングとエッチングが面方位依存性を持
    つ異方性エッチングとを組み合わせ溝を形成する工程
    と、 この溝内に不純物を含む半導体膜を埋め込む工程とを有
    することを特徴とする半導体装置の製造方法。
  7. 【請求項７】前記異方性エッチングを用いて溝を形成す
    る際に、基板の面方位を制御することを特徴とする請求
    項６に記載の半導体装置の製造方法。
  8. 【請求項８】絶縁領域と導電領域とを表面に持つ試料
    に、３族または５族元素のハロゲン化物を含む第１のガ
    スと、水素およびシリコンを含む第２のガスとを送り、
    前記導電領域にのみ前記３族または５族元素を含む膜を
    選択的に成長させることを特徴とする半導体装置の製造
    方法。
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