CN116013962B - 半导体器件的制备方法 - Google Patents
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Abstract
本发明提供了一种半导体器件的制备方法，包括：提供单晶衬底，单晶衬底上形成有栅极结构，栅极结构包括栅极多晶硅层、侧墙及刻蚀停止层，栅极多晶硅层位于单晶衬底上，刻蚀停止层覆盖栅极多晶硅层的顶面，侧墙覆盖栅极多晶硅层和刻蚀停止层的侧面；形成单晶膜层覆盖单晶衬底的表面，以及形成多晶膜层覆盖刻蚀停止层的顶面及侧墙的侧面；形成氧化层覆盖单晶膜层和多晶膜层，且覆盖至栅极结构的上方；执行研磨工艺研磨氧化层及刻蚀停止层的顶面的多晶膜层，以显露出刻蚀停止层的顶面；以及，刻蚀去除侧墙的侧面的多晶膜层，以及去除氧化层。本发明无需Mask工艺，实现了单晶膜层的选择性生长，工艺简单易于实现。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的制备方法。
背景技术
在半导体器件的制备中，常采用压应力材料或拉应力材料形成于源区和漏区上，以提高器件的电性能。例如在锗作为沟道的PMOS器件中，可以采用压应力材料形成于源区和漏区上；在压应力材料中引入锡，由于锡的原子半径大于硅和锗的原子半径，因此锗锡（GeSn）的晶格常数也大于硅锗（SiGe）的晶格常数，可在沟道中引入更大的压应力。而当前高质量的锗锡单晶膜层制备相对较难，一般采用外延法或离子注入法进行制备，若采用离子注入的方式，膜面易形成非晶层，退火晶化则易出现锡的偏析问题；若采用外延法，工艺相对复杂，需要利用Mask（掩模）工艺，成本高且容易引入对准问题，并且在进行离子注入形成轻掺杂区时，较难控制轻掺杂区的结深。
发明内容
本发明的目的在于提供一种半导体器件的制备方法，实现了单晶膜层的选择性生长。
为了达到上述目的，本发明提供了一种半导体器件的制备方法，包括：
提供单晶衬底，所述单晶衬底上形成有栅极结构，所述栅极结构包括栅极多晶硅层、侧墙及刻蚀停止层，所述栅极多晶硅层位于所述单晶衬底上，所述刻蚀停止层覆盖所述栅极多晶硅层的顶面，所述侧墙覆盖所述栅极多晶硅层和所述刻蚀停止层的侧面；
形成单晶膜层覆盖所述单晶衬底的表面，以及形成多晶膜层覆盖所述刻蚀停止层的顶面及所述侧墙的侧面，且采用化学气相沉积工艺同步形成所述单晶膜层和所述多晶膜层；
形成氧化层覆盖所述单晶膜层和所述多晶膜层，且覆盖至所述栅极结构的上方；
执行研磨工艺研磨所述氧化层及所述刻蚀停止层的顶面的多晶膜层，以显露出所述刻蚀停止层的顶面；以及，
刻蚀去除所述侧墙的侧面的多晶膜层，以及去除所述氧化层。
可选的，所述单晶衬底的材质包括锗，所述单晶膜层和所述多晶膜层的材质均包括锗、锡和硼。
可选的，所述化学气相沉积工艺的工艺气体包括Ge2H6、SnCl4和B2H6。
可选的，所述化学气相沉积工艺的工艺温度为200℃~600℃。
可选的，采用TEOS工艺形成所述氧化层。
可选的，所述栅极结构还包括高K介电层，所述高K介电层位于所述栅极多晶硅层和所述单晶衬底之间。
可选的，采用干法刻蚀工艺或湿法刻蚀工艺刻蚀去除所述侧墙的侧面的多晶膜层。
可选的，所述干法刻蚀工艺的刻蚀气体包括Cl2、CHCl3、N2和O2中的至少一种。
可选的，在刻蚀去除所述侧墙的侧面的多晶膜层之后，再去除所述氧化层。
可选的，在去除所述氧化层之后，还包括：执行热退火工艺以将所述单晶膜层中的离子扩散至所述单晶衬底中形成轻掺杂区。
在本发明提供的半导体器件的制备方法中，先在单晶衬底的表面形成单晶膜层，以及在刻蚀停止层的顶面及侧墙的侧面形成多晶膜层；再形成氧化层覆盖单晶膜层和多晶膜层，且覆盖至栅极结构的上方；执行研磨工艺研磨氧化层及刻蚀停止层的顶面的多晶膜层，以显露出刻蚀停止层的顶面；刻蚀去除侧墙的侧面的多晶膜层以及去除氧化层，实现了单晶膜层的选择性生长；在制备方法中基于自对准实现，无需Mask工艺，降低了制备成本且可保证良率，工艺简单易于实现。
附图说明
图1为本发明一实施例提供的半导体器件的制备方法的流程图。
图2为本发明一实施例提供的半导体器件的制备方法中提供单晶衬底和栅极结构的剖面示意图。
图3为本发明一实施例提供的半导体器件的制备方法中形成单晶膜层和多晶膜层后的剖面示意图。
图4为本发明一实施例提供的半导体器件的制备方法中形成氧化层后的剖面示意图。
图5为本发明一实施例提供的半导体器件的制备方法中执行研磨工艺后的剖面示意图。
图6为本发明一实施例提供的半导体器件的制备方法中刻蚀去除栅极结构侧面的多晶膜层后的剖面示意图。
图7为本发明一实施例提供的半导体器件的制备方法中去除氧化层后的剖面示意图。
图8为本发明一实施例提供的半导体器件的制备方法中执行热退火工艺后的剖面示意图。
其中，附图标记为：
10-单晶衬底；20-栅极结构；21-栅极多晶硅层；22-侧墙；23-刻蚀停止层；31-单晶膜层；32-多晶膜层；40-氧化层；50-轻掺杂区。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1为本实施例提供的半导体器件的制备方法的流程图。请参考图1，本发明提供了一种半导体器件的制备方法，包括：
步骤S1：提供单晶衬底，单晶衬底上形成有栅极结构，栅极结构包括栅极多晶硅层、侧墙及刻蚀停止层，栅极多晶硅层位于单晶衬底上，刻蚀停止层覆盖栅极多晶硅层的顶面，侧墙覆盖栅极多晶硅层和刻蚀停止层的侧面；
步骤S2：形成单晶膜层覆盖单晶衬底的表面，以及形成多晶膜层覆盖刻蚀停止层的顶面及侧墙的侧面，且采用化学气相沉积工艺同步形成单晶膜层和多晶膜层；
步骤S3：形成氧化层覆盖单晶膜层和多晶膜层，且覆盖至栅极结构的上方；
步骤S4：执行研磨工艺研磨氧化层及刻蚀停止层的顶面的多晶膜层，以显露出刻蚀停止层的顶面；
步骤S5：刻蚀去除侧墙的侧面的多晶膜层，以及去除氧化层。
图2为本实施例提供的半导体器件的制备方法中提供单晶衬底和栅极结构的剖面示意图；图3为本实施例提供的半导体器件的制备方法中形成单晶膜层和多晶膜层后的剖面示意图；图4为本实施例提供的半导体器件的制备方法中形成氧化层后的剖面示意图；图5为本实施例提供的半导体器件的制备方法中执行研磨工艺后的剖面示意图；图6为本实施例提供的半导体器件的制备方法中刻蚀去除栅极结构侧面的多晶膜层后的剖面示意图；图7为本实施例提供的半导体器件的制备方法中去除氧化层后的剖面示意图；图8为本实施例提供的半导体器件的制备方法中执行热退火工艺后的剖面示意图。下面结合图2~8对本实施例提供的半导体器件的制备方法进行详细说明。
请参考图2，执行步骤S1：提供单晶衬底10，单晶衬底10的材质包括锗，后续形成PMOS管的锗沟道，但不限于锗，还可为硅、镓、氮或碳中的一种或多种。在单晶衬底10上形成有栅极结构20，栅极结构20包括高K介电层（图中未标示）、栅极多晶硅层21、侧墙22和刻蚀停止层23，栅极多晶硅层21位于单晶衬底10上，高K介电层位于栅极多晶硅层21和单晶衬底10之间，刻蚀停止层23覆盖栅极多晶硅层21的顶面，侧墙22覆盖栅极多晶硅层21的侧面且延伸覆盖高K介电层和刻蚀停止层23的侧面，即刻蚀停止层23的顶面为栅极结构20的顶面，侧墙22的侧面为栅极结构20的侧面。在本实施例中，侧墙22和刻蚀停止层23的材质均优选为氮化硅，高K介电层的材质优选为二氧化铪，不限于此材质；刻蚀停止层23的厚度范围为100埃~1000埃，例如厚度可为300埃、500埃、700埃。
请参考图3，执行步骤S2：采用化学气相沉积工艺同步形成单晶膜层31和多晶膜层32，单晶膜层31覆盖单晶衬底10的表面，多晶膜层32覆盖刻蚀停止层23的顶面及侧墙22的侧面（在生长形成单晶膜层31时，侧墙22的侧底部与单晶膜层31相接，多晶膜层31实际上不能完全覆盖侧墙22的侧面，但大致相当于多晶膜层31覆盖侧墙22的侧面）。在化学气相沉积工艺中，在单晶结构（单晶衬底10）上只会生长形成单晶膜层31，而由于栅极结构20的表面（侧墙22和刻蚀停止层23的表面）并非单晶结构，因此在栅极结构20的表面上只会生长形成多晶膜层32。
在本实施例中，单晶膜层31和多晶膜层32的材质均包括锗、锡和硼，以形成掺杂硼的锗锡膜层，但不限于此，还可包括硅，也可以为其它材质。在本实施例中，化学气相沉积工艺的工艺温度可为200℃~600℃，以防止锡的析出；化学气相沉积工艺的工艺气体优选包括Ge2H6、SnCl4和B2H6，但不限于此，还可为SixH2x+2、GexH2x+2、SiClxH4-x、SiH3-CH3等一种或多种工艺气体的组合，x为大于0的整数。在本实施例中，单晶膜层31和多晶膜层32中锡的组分占2%~10%，硼的浓度可为1×1018at.cm-3~ 2×1020at.cm-3，但不限于此。
请参考图4，执行步骤S3：采用TEOS工艺形成氧化层40，氧化层40覆盖单晶膜层31和多晶膜层32，且覆盖至栅极结构20的上方，其中TEOS工艺为采用TEOS源生长二氧化硅的CVD工艺。
请参考图5，执行步骤S4：执行研磨工艺研磨氧化层40及刻蚀停止层23的顶面的多晶膜层32，以显露出刻蚀停止层23的顶面。
请参考图6，执行步骤S5：采用干法刻蚀工艺或湿法刻蚀工艺刻蚀去除侧墙22的侧面的多晶膜层32，在去除多晶膜层32后显露出部分单晶膜层31。当采用干法刻蚀工艺刻蚀去除侧墙22的侧面的多晶膜层32时，干法刻蚀工艺的刻蚀气体包括Cl2、CHCl3、N2和O2中的至少一种。由于多晶膜层32的刻蚀速率比单晶膜层31的刻蚀速率要快，所以在进行干法刻蚀工艺时易于控制避免对单晶膜层31造成较大的影响；并且由于侧墙22会延伸覆盖刻蚀停止层23，即侧墙22的顶部高于栅极多晶硅层21的顶部，在进行干法刻蚀工艺时，即使干法刻蚀工艺会对侧墙22产生刻蚀影响，但侧墙22的顶部高于栅极多晶硅层21的顶部，因此能够避免对栅极多晶硅层21产生刻蚀影响，进而避免器件存在短路风险。当采用湿法刻蚀工艺刻蚀去除侧墙22的侧面的多晶膜层32时，进行湿法刻蚀工艺时应选用刻蚀选择比高的的刻蚀剂，避免对侧墙22和刻蚀停止层23产生较大的刻蚀影响，例如湿法刻蚀工艺的刻蚀剂包括盐酸溶剂。
请参考图7，在去除多晶膜层32后，可采用湿法刻蚀工艺去除氧化层40。在本实施例中，先在单晶衬底的表面形成单晶膜层，以及在刻蚀停止层的顶面及侧墙的侧面形成多晶膜层；再形成氧化层覆盖单晶膜层和多晶膜层，且覆盖至栅极结构的上方；执行研磨工艺研磨氧化层及刻蚀停止层的顶面的多晶膜层，以显露出刻蚀停止层的顶面；刻蚀去除侧墙的侧面的多晶膜层以及去除氧化层，基于自对准，无需Mask工艺，即可实现了单晶膜层的选择性生长，不使用Mask，可降低制备成本，避免Mask工艺引入的对准问题，且本实施例的制备方法简单易于实现。
进一步地，请参考图8，在去除氧化层40后，还包括：执行热退火工艺以将单晶膜层31中的离子扩散至单晶衬底10中形成轻掺杂区50，在本实施例中，由于单晶膜层31的材质包括锗、锡和硼，执行热退火工艺主要将单晶膜层31中的硼离子扩散至单晶衬底10中以形成浅结的轻掺杂区50。在本实施例中，该方式可以获得较高的硼掺杂度，相较离子注入方式，可以获得较浅的结深，有效预防器件漏电。
综上，在本发明提供的半导体器件的制备方法中，先在单晶衬底的表面形成单晶膜层，以及在刻蚀停止层的顶面及侧墙的侧面形成多晶膜层；再形成氧化层覆盖单晶膜层和多晶膜层，且覆盖至栅极结构的上方；执行研磨工艺研磨氧化层及刻蚀停止层的顶面的多晶膜层，以显露出刻蚀停止层的顶面；刻蚀去除侧墙的侧面的多晶膜层以及去除氧化层，实现了单晶膜层的选择性生长；在制备方法中基于自对准实现，无需Mask工艺，降低了制备成本且可保证良率，工艺简单易于实现。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (9)
1.一种半导体器件的制备方法，其特征在于，包括：
提供单晶衬底，所述单晶衬底上形成有栅极结构，所述栅极结构包括栅极多晶硅层、侧墙及刻蚀停止层，所述栅极多晶硅层位于所述单晶衬底上，所述刻蚀停止层覆盖所述栅极多晶硅层的顶面，所述侧墙覆盖所述栅极多晶硅层和所述刻蚀停止层的侧面；
形成单晶膜层覆盖所述单晶衬底的表面，以及形成多晶膜层覆盖所述刻蚀停止层的顶面及所述侧墙的侧面，且采用化学气相沉积工艺同步形成所述单晶膜层和所述多晶膜层；
形成氧化层覆盖所述单晶膜层和所述多晶膜层，且覆盖至所述栅极结构的上方；
执行研磨工艺研磨所述氧化层及所述刻蚀停止层的顶面的多晶膜层，以显露出所述刻蚀停止层的顶面；
刻蚀去除所述侧墙的侧面的多晶膜层，保留所述单晶衬底的表面的单晶膜层，以及去除所述氧化层；以及，
执行热退火工艺以将所述单晶膜层中的离子扩散至所述单晶衬底中形成轻掺杂区。
2.如权利要求1所述的半导体器件的制备方法，其特征在于，所述单晶衬底的材质包括锗，所述单晶膜层和所述多晶膜层的材质均包括锗、锡和硼。
3.如权利要求1或2所述的半导体器件的制备方法，其特征在于，所述化学气相沉积工艺的工艺气体包括Ge2H6、SnCl4和B2H6。
4.如权利要求3所述的半导体器件的制备方法，其特征在于，所述化学气相沉积工艺的工艺温度为200℃~600℃。
5.如权利要求1所述的半导体器件的制备方法，其特征在于，采用TEOS工艺形成所述氧化层。
6.如权利要求1所述的半导体器件的制备方法，其特征在于，所述栅极结构还包括高K介电层，所述高K介电层位于所述栅极多晶硅层和所述单晶衬底之间。
7.如权利要求1所述的半导体器件的制备方法，其特征在于，采用干法刻蚀工艺或湿法刻蚀工艺刻蚀去除所述侧墙的侧面的多晶膜层。
8.如权利要求7所述的半导体器件的制备方法，其特征在于，所述干法刻蚀工艺的刻蚀气体包括Cl2、CHCl3、N2和O2中的至少一种。
9.如权利要求1所述的半导体器件的制备方法，其特征在于，在刻蚀去除所述侧墙的侧面的多晶膜层之后，再去除所述氧化层。
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