JP2015512139A - 基板上に第iii−v族層を堆積させる方法 - Google Patents

基板上に第iii−v族層を堆積させる方法 Download PDF

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Abstract

本明細書では、基板上に第III−V族層を堆積させる方法が開示される。いくつかの実施形態では、方法は、摂氏約300度〜約400度の範囲の第1の温度で、<111>方向に配向させたシリコン含有表面上に、第1の第III族元素または第1の第V族元素の少なくとも1つを含む第1の層を堆積させることと、摂氏約300度〜約600度の範囲の第2の温度で、第1の層の上に、第2の第III族元素および第2の第V族元素を含む第2の層を堆積させることとを含む。【選択図】図1

Description

本発明の実施形態は、一般に、基板上に層を堆積させる方法に関し、より詳細には、第III族および第V族の元素を含む層を堆積させる方法に関する。
第III−V族材料は、接触抵抗が低く、シリコンベースのデバイスにおける移動度強化のためのストレッサとして機能することが可能であるため、シリコンベースのデバイスに対する特定の適用分野で、たとえばソース/ドレイン材料などとして有利であることがある。残念ながら、本発明者らは、シリコン(Si)基板上に第III−V族材料を堆積させるプロセスを行った結果、材料品質が不十分になることが多いことを観察した。
したがって、本発明者らは、シリコン基板上に第III−V族材料を堆積させる改善された方法を提供した。
本明細書では、基板上に第III−V族層を堆積させる方法が開示される。いくつかの実施形態では、方法は、摂氏約300度〜約400度の範囲の第1の温度で、<111>方向に配向させたシリコン含有表面上に、第1の第III族元素または第1の第V族元素の少なくとも1つを含む第1の層を堆積させることと、摂氏約300度〜約600度の範囲の第2の温度で、第1の層の上に、第2の第III族元素および第2の第V族元素を含む第2の層を堆積させることとを含む。
いくつかの実施形態では、実行されると基板上に第III−V族層を堆積させる方法をプロセスチャンバ内で実行させる命令が記憶されたコンピュータ可読媒体を提供することができる。この方法は、本明細書に記載の方法のいずれかを含むことができる。
本発明の他のさらなる実施形態については、以下に記載する。
上記で簡単に要約し、以下でより詳細に論じる本発明の実施形態は、添付の図面に示す本発明の例示的な実施形態を参照することによって理解することができる。しかし、本発明は他の等しく有効な実施形態も許容しうるため、添付の図面は本発明の典型的な実施形態のみを示しており、したがって本発明の範囲を限定すると見なすべきではないことに留意されたい。
本発明のいくつかの実施形態による、基板上に第III−V族層を堆積させる方法の流れ図である。 本発明のいくつかの実施形態による、基板上の第III−V族層の製造段階を示す図である。 本発明のいくつかの実施形態による、基板上の第III−V族層の製造段階を示す図である。 本発明のいくつかの実施形態による、基板上の第III−V族層の製造段階を示す図である。 本発明のいくつかの実施形態による、基板上の第III−V族層の製造段階を示す図である。 本発明のいくつかの実施形態による、基板上の第III−V族層の製造段階を示す図である。 本発明のいくつかの実施形態による、基板上の第III−V族層の製造段階を示す図である。 本発明のいくつかの実施形態による、基板上の第III−V族層の製造段階を示す図である。 本発明のいくつかの実施形態による、基板上に層を堆積させる装置を示す図である。
理解を容易にするために、可能な場合、複数の図に共通の同一の要素を指すのに同一の参照番号を使用した。これらの図は、原寸に比例して描かれたものではなく、見やすいように簡略化されていることがある。一実施形態の要素および特徴は、さらなる記述がなくても、他の実施形態内に有益に組み込むことができることが企図される。
本明細書には、基板上に第III−V族層を堆積させる方法が開示される。本発明の方法の実施形態は、たとえば堆積された第III−V族層(シリコン含有表面など)に対して格子の不整合を有することがある表面上で、核形成および材料品質の改善を可能にすることができることが有利である。本発明の方法は、自己選択的堆積、または別法として、エッチング支援型の選択的堆積を実行することをさらに可能にすることができることが有利である。本発明の方法の他のさらなる利点については、以下で論じる。
図1は、本発明のいくつかの実施形態による、基板上に第III−V族層を堆積させる方法100の流れ図を示す。方法100は、本発明のいくつかの実施形態による図2A〜図2Gに示す基板上の第III−V族層の製造段階に従って以下に説明される。図2Aに示すように、基板202は、第1の表面204および第2の表面206を含むことができる。いくつかの実施形態では、第1の表面204は、シリコン含有基板208内に配置されたシリコン含有表面とすることができる。たとえば、シリコン含有基板208は、シリコン材料とともに共成長、ドープ、および/または結合できるゲルマニウム(Ge)、炭素(C)、ホウ素(B)、リン(P)、または他の知られている元素を含むことができる。
いくつかの実施形態では、第2の表面206は、シリコン含有基板208上に配置された誘電体層210などの誘電体層の一部とすることができる。たとえば、誘電体層は窒化ケイ素(SiN)、酸化ケイ素(SiO)、酸窒化ケイ素(SiON)、または、誘電体層を形成するために使用できる他の適した材料の1つまたは複数を含むことができる。図2Aに示す基板202の実施形態は単なる例示であり、基板202の他の適した構成も可能である。たとえば、図2Aに示すように、基板202は、平面の金属−酸化物−半導体電界効果トランジスタ(MOSFET)など、部分的に形成されたデバイスの一部とすることができる。しかし、本明細書に開示する本発明の方法では、フィン電界効果トランジスタ(FinFET)などの他のデバイスを使用することもできる。
方法100は、概して、102で、<111>方向に配向させたシリコン含有表面を提供することから始まる。第1の表面204などのシリコン含有表面は、図2Aに示すように、<111>方向にすでに配向させたものとすることができる。たとえば、シリコン含有基板208などのシリコン含有ウエハは、第1の表面204が<111>方向に配向されるように成長させたものとすることができる。
別法として、図2B〜図2Cに示すように、<111>方向に配向させたシリコン含有表面を、以下で論じるエッチングおよび/または追加のプロセスを通じて形成することができる。たとえば、図2Bに示すように、いくつかの実施形態では、第1の表面204を、<111>方向以外の方向に配向させることができ、シリコン含有基板208を、シリコン含有表面212に到達するまでエッチングすることができる。たとえば、図2Bに示すように、シリコン含有表面212を、誘電体層210の両側でシリコン含有基板208の第1の表面204内へエッチングされたソース/ドレイン領域214の一部とすることができる。湿式またはドライエッチング方法、プラズマ支援型エッチング方法など、任意の適したエッチングプロセスを利用することができる。たとえば、いくつかの実施形態では、熱塩素(Cl)エッチングなどのドライエッチング方法を使用することができる。典型的には、本明細書に開示する本発明の方法に関連するエッチングプロセスを、摂氏約750度以下、たとえばいくつかの実施形態では摂氏約50度〜約500度の範囲の温度で実行することができる。上記で特定したエッチングプロセスの温度は、特定の適用分野で、たとえばソース/ドレイン領域214がエッチングされる際のシリコンのリフローを防止するために必要とされることがある。
結晶面の特質として、シリコン含有表面212(たとえば、<111>方向に配向させた表面)は、知られている第1の表面204の配向に対して特有の角度を形成する。したがって、シリコン含有表面212の形成を、X線回折、電子回折などの任意の適した結晶分析技法によって検証することができる。
別法として、図2Cに示すように、<111>方向に配向させたシリコン含有表面212に到達するまでエッチングする代わりに、<111>方向以外の方向に配向させた第1の表面204を有するシリコン含有基板208をエッチングしてソース/ドレイン領域214を形成することもできる。たとえば、図2Cで、ソース/ドレイン領域214は、<111>方向に配向させた表面を有していないことがある。しかし、ソース/ドレイン領域214内で、<111>方向に配向させたシリコン含有表面216を成長させることができる。シリコン含有表面216は、ファセットシリコン(faceted silicon)再成長などの任意の適したシリコン成長技法によって成長させることができる。
方法100は、図2Aに示す基板202の実施形態によってさらに継続され、ここで第1の表面204は、<111>方向に配向させたシリコン含有表面である。しかし、方法100はまた、図2B〜図2Cにそれぞれ示すようなシリコン含有表面212または216の実施形態で利用することもできる。
次に、104で、図2Dに示すように、シリコン含有表面(たとえば、第1の表面204)上に第1の層218を堆積させることができる。第1の層218は、第1の第III族または第1の第V族の元素の少なくとも1つを含む。たとえば、第III族または第V族の元素を、使用される温度および圧力条件下でシリコン含有表面(たとえば、第1の表面204)の十分な範囲に到達する能力、製造されるデバイスの電気的要件、第1の層218に続く第2の層(たとえば、以下で論じる第2の層222)の組成、または他の適した要因など、1つまたは複数の要因に基づいて選択することができる。たとえば、第1の第III族および第1の第V族の元素を、元素の周期表のそれぞれ第III族および第V族内に含まれる任意の適した元素とすることができる。
第1の層218を、減圧化学気相堆積(CVD)などの任意の適した堆積方法または任意の他の適した堆積方法によって堆積させることができる。たとえば、第1の層218を、1つまたは複数の第III族または第V族のソース材料から堆積させることができる。例示的な第III族および第V族のソース材料は、第3級ブチルリン、第3級ブチルヒ素、トリエチルアンチモン、トリメチルアンチモン、トリエチルガリウム、トリメチルガリウム、トリエチルインジウム、トリメチルインジウム、塩化インジウム、塩化ガリウム、トリメチルアルミニウムなどを含むことができる。たとえば、1つまたは複数の第III族または第V族のソース材料は、それぞれ昇華もしくは蒸発させることができる固体もしくは液体など、任意の適した状態のものとすることができ、または気体の状態とすることができる。たとえば、ソース材料は、金属有機前駆体などとすることができる。
第1の層218は、第1の第III族元素または第1の第V族元素の少なくとも1つからなる1つまたはいくつかの単分子層を含むことができる。たとえば、いくつかの実施形態では、第1の第III族元素または第1の第V族元素のいずれか1つのみを使用することができる。たとえば、第1の第III族または第V族の元素のいずれかの選択は、上記で論じた基準に基づいて行うことができる。別法として、第1の層218は、第1の第III族および第V族の元素の単分子層を交互に含むことができる。たとえば、上記で論じた基準に基づいて、第1の第III族と第1の第V族の元素のいずれも、他方より明確な利点を提供しないとき、または第1の層218の上に配置される第2の層(たとえば、以下で論じる第2の層222)に対してより良好な核形成表面を提供するためなどに、単分子層を交互に利用することができる。
第1の層218を、第1の温度および第1の圧力で堆積させることができる。たとえば、第1の温度および第1の圧力は、第1の表面204上の第1の層218の選択的堆積を可能にするが、誘電体層210の第2の表面206上では可能にしないのに適したものとすることができる。しかし、いくつかの実施形態では、たとえば堆積基準、第1の第III族または第V族の元素の個性などに応じて、第2の表面206上で多少の程度の堆積が生じることがある。いくつかの実施形態では、第1の温度は、摂氏約300度〜約400度の範囲とすることができる。いくつかの実施形態では、第1の圧力は、約10トル〜約200トルの範囲とすることができる。
106で、図2Eに示すように、第2の第III族元素および第2の第V族元素を含む第2の層222を、第1の層218上に堆積させることができる。たとえば、第2の第III族元素は、第1の第III族元素と同じであっても、異なってもよい。同様に、第2の第V族元素は、第1の第V族元素と同じであっても、異なってもよい。たとえば、上記で論じた基準に基づいて、特定の第1の第III族または第V族の元素が第1の層218を形成するのによりよいときなどに、第1の元素と第2の元素との間に差が生じてもよいが、特定の第2の第III族または第V族の元素は、より良好な電子移動度を有する、またはより良好なチャネル歪みを提供するなど、形成されるデバイスにより適したものとすることができる。いくつかの実施形態では、第2の層222は、2元または3元の第III−V族材料の1つを含むことができる。第2の層222が第3元の材料であるとき、第2の層222は、第3の第III族元素または第3の第V族元素の少なくとも1つをさらに含むことができる。いくつかの実施形態では、第2の層222は、ヒ化物またはリン化物の少なくとも1つを含む第III−V族材料を含むことができる。
第2の層222を、第1の層218に関して上記で論じたものに類似した方法およびソース材料を使用して堆積させることができる。ソース材料は、第2の層222を堆積させるようにともに流すことができる。たとえば、第2の層222を、第2の温度および第2の圧力で堆積させることができる。第1の温度および第1の圧力と同様に、第2の温度と第2の圧力の組合せは、本発明のいくつかの実施形態では、第1の表面204上に配置された第1の層218上のみに第2の層222の選択的堆積を提供し、誘電体層210の第2の表面206には提供しないようにすることができる。たとえば、第1の層218に関して上記で論じたように、第1の温度および第1の圧力を使用する第2の層222の選択的堆積は、第2の層222の個性、第2の第III族および第V族の元素ならびに任意選択で第3の第III族または第V族の元素の所望の濃度、第2の層222の所望の品質および/または特性などに依存することがある。いくつかの実施形態では、第2の温度は、摂氏約300度〜約600度の範囲とすることができる。第2の温度は、第2の層222を成長させて所望の第III−V族材料の低欠陥密度の単結晶層にするのに適したものとすることができる。いくつかの実施形態では、第2の圧力は、約40トル〜約400トルの範囲とすることができる。第2の層222を、たとえば接触抵抗および/または応力で引き起こされる移動度強化、または上記で論じた他の適した基準の利益を最大にするように、任意の所望の組成および/または厚さを使用して、堆積させることができる。
いくつかの実施形態では、たとえば、シリコン含有表面(たとえば、第1の表面204)上に配置された第1の層218だけの上に第2の層222の自己選択的な堆積が可能でないとき、図2Fに示すように、第2の層222をエッチングして、第2の層222のうち、誘電体層210の第2の表面206上に堆積した部分224を選択的に除去することができる。たとえば、第2の層222の堆積およびエッチングを、同時にまたは交互に実行することができる。たとえば、第2の層222を、エッチング液を使用してエッチングすることができる。エッチング液は、塩素(Cl)または臭素(Br)、および任意選択で水素(H)の少なくとも1つを含むことができる。たとえば、いくつかの実施形態では、エッチング液は、塩化水素(HCl)、臭化水素(HBr)、塩素(Cl)、または臭素(Br)の少なくとも1つとすることができる。
たとえば、図2Gは、上記で論じた第2の層222の自己選択的堆積またはエッチング支援型の選択的堆積のいずれかによって、第2の層222が所望の厚さまで成長し、第2の層222は誘電体層210の第2の表面206上に存在しないことを示す。
それぞれ図2B〜図2Cに示すシリコン含有表面212または216ならびに以下で論じる104および106の堆積ステップなど、方法100の実施形態は、同じプロセスチャンバ内または一連のプロセスチャンバ内で実行することができる。たとえば、いくつかの実施形態では、それぞれ図2B〜図2Cに示すシリコン含有表面212または216を形成するために使用されるものなどのエッチングステップは、プラズマエッチングチャンバ内で実行することができ、次いで1つまたは複数の堆積チャンバへ渡され、堆積ステップを実行して表面212もしくは216および/または第1の層218および第2の層222を形成することができる。任意選択で、エッチングプロセスと堆積プロセスとの間に、湿式またはドライ洗浄プロセス向けに構成された装置などの洗浄装置へ、基板202を渡すことができる。本発明の方法の少なくともいくつかの態様を実行するのに適した1つの装置について、以下で論じ、図3に示す。
図3は、本発明の実施形態によって第III−V族層を形成する本明細書に記載の方法を実行するのに適した装置300の概略図である。どちらもカリフォルニア州サンタクララのApplied Materials,Inc.から入手可能なEpi(商標)300mmリアクタまたは300mmxGen(商標)チャンバを、本明細書に記載の実施形態を作製および使用するように適合することができる。Applied Materials,Inc.または他の製造業者からの他のチャンバを、本明細書に提供する教示に従って修正することもできる。
処理チャンバ302は、その内部に配置された基板支持体308を有し、基板支持体308は、回転式の基板支持体とすることができる。基板支持体308の片側に面するように、熱源306が配置される。あるいは、基板支持体308内に熱源を埋め込むこともできる。2007年2月6日発行の「Method for forming a high quality low temperature silicon nitride film」という名称の本発明の譲受人に譲渡された米国特許第7,172,792号に記載されている加熱された基板支持体を有するチャンバは、本明細書に記載の装置を構築して本明細書に記載の方法を実行するように適合することができる。2008年3月27日公開の「Modular CVD Epi 300 mm Reactor」という名称の本発明の譲受人に譲渡された米国特許出願公開第2008/0072820号に記載されているランプ加熱モジュールを有するチャンバもまた、本明細書に記載の装置を構築して本明細書に記載の方法を実行するように適合することができる。チャンバ302は、チャンバ内へガスを導入するためのシャワーヘッド304を有することができる。あるいは、または組み合わせて、チャンバ302の側壁360に結合された側面導入部320を通って処理チャンバへガスを供給することもできる。
化学供給システム310および金属前駆体コンタクトチャンバ312を含む供給システム328が、様々な導管を通ってチャンバ302に結合される。第1の導管322および第2の導管324により、供給システム328を任意選択のシャワーヘッド304へ結合することができる。シャワーヘッド304は、チャンバ302内へ導入する前に前駆体が混合するのを防止するために、2重経路のシャワーヘッドとすることができる。例示的な2重経路のシャワーヘッドは、2006年1月10日発行の「Gas distribution showerhead for semiconductor processing」という名称の本発明の譲受人に譲渡された米国特許第6,983,892号に記載されている。
あるいは、または追加として、側面導入部320に第1の直交流式ガス導管316および第2の直交流式ガス導管318を提供することによって、直交流式のガス注入を実行することができる。直交流式の注入構成の一例は、米国特許第6,500,734号に記載されている。装置300は、シャワーヘッドの構成と直交流式の注入構成の両方、またはどちらか一方の構成のみ、または他の構成を含むことができる。
化学供給システム310は、第III族または第V族の前駆体を、任意選択で窒素(N)および/または水素(H)などのキャリアガスとともに、チャンバ302へ供給する。化学供給システム310はまた、堆積または選択性制御の種をチャンバ302へ供給することができる。化学供給システム310は、液体または気体源および制御部(図示せず)を含むことができ、これらをガスパネル内に構成することができる。
コンタクトチャンバ312を、金属前駆体をチャンバ302へ運ぶように配置された導管314によって、側面導入部320またはシャワーヘッド304のいずれかに結合することができる。導管314、316、および322を、これらの導管内で金属前駆体の凝結を制御または防止するために、約50℃〜約200℃の温度まで加熱することができる。コンタクトチャンバ312は、典型的には、固体金属またはハロゲン化金属の結晶の床を含む。ハロゲン化金属の結晶を、ガス供給導管362および364の一方または両方を通じて供給されるキャリアガス中へ昇華させることができる。固体金属を、ガス供給導管362および364の一方または両方を通じて供給されるハロゲンガス源に接触させることができる。一実施形態では、ハロゲンガス源は、第1のガス供給導管362を通じて供給され、キャリアガスは、第2のガス供給導管364を通じて供給される。昇華または反応のために、これらのガスを、粉末金属またはハロゲン化金属流動床中へ流して接触を促進させることができる。メッシュの濾過器またはフィルタを使用して、チャンバ302内へ粒子が同伴するのを防止することができる。あるいは、これらのガスは、固定された固体金属またはハロゲン化金属床を横切って流れることができる。
排出システム330は、チャンバ302に結合される。排出システム330は、任意の好都合な位置でチャンバに結合されることができ、この位置は、チャンバ内へのガス導入部の位置に依存することがある。シャワーヘッド304を通じてガスを導入するために、排出システムを、たとえば1つもしくは複数の入り口によって、または環状の開口を通じて、熱源306の周りでチャンバの底壁に結合することができる。いくつかの実施形態では、環状のマニホルドを基板支持体のエッジ付近に配置して、排出システム330に結合することができる。直交流式の実施形態のため、排出システム330を、チャンバのうち、側面導入部320とは反対側の側壁に結合することができる。
排出導管340は、スロットルバルブ366を通じて排出キャップ332を真空ポンプ352へ結合する。被覆物368が、排出キャップ332から真空ポンプ352の入り口350まで、排出導管340およびスロットルバルブ366を取り囲む。被覆物368は、ライン内で排出種の凝結を防止するように、排出導管340の熱的な制御を可能にする。蒸気もしくは高温の空気、水、または他の高温の流体など、任意の加熱媒体を使用して、排出ガスの露点を上回る温度に排出導管を維持することができる。あるいは、被覆物は、抵抗加熱要素(たとえば、電気ブランケット)を含むこともできる。所望する場合、排出システム330内であらゆる凝縮物の捕獲をさらに促進するために、凝結トラップ336をバルブ338によって排出導管340に結合することができる。真空ポンプ352は、軽減導管354を通じて、典型的には加熱または被覆されていない軽減システム356へ送出し、洗浄されたガスが358で排出される。排出導管340内の濡れまたは核形成をさらに低減させるために、排出導管340を、石英または不活性ポリマー材料で被覆することができる。
プラズマまたは紫外線で活性化された洗浄剤を活性源334によって排出システム330内へ結合することができ、活性源334を、活性洗浄種を生成するためのマイクロ波またはRFチャンバに結合することができる。洗浄ガスライン326は、化学供給システム310から排出導管340へ洗浄ガスを供給することができ、所望する場合、活性源334を通って進むことができる。洗浄のために活性種を使用することで、低温で洗浄を行うことが可能になる。
チャンバ302など、本明細書に記載する方法を実行するために使用されるチャンバを洗浄する方法は、ハロゲンガスをチャンバへ供給し、残留物を揮発性のハロゲン化合物に変換することを含むことができる。チャンバの温度は、典型的には、洗浄中は約600℃未満で維持され、金属の堆積物はMClに変換される。ハロゲンガスは、塩素ガス、フッ素ガス、HCl、またはHFとすることができる。特に排出導管が絶縁されている場合、チャンバを、排出導管の別個の加熱が必要とされない程度に加熱することができる。あるいは、チャンバ温度を、所望する場合、約400℃未満で維持することができ、排出導管340を、凝結を防止するために加熱することができる。
コントローラ370を装置300の様々な構成要素に提供および結合して、それらの動作を制御することができる。コントローラ370は、中央処理装置(CPU)372、メモリ374、および支持回路376を含む。コントローラ370は、直接、または特定のプロセスチャンバおよび/もしくは支持システム構成要素に関連するコンピュータ(もしくはコントローラ)を介して、装置300を制御することができる。コントローラ370は、様々なチャンバおよびサブプロセッサを制御するために産業用の設定で使用できる任意の形態の汎用コンピュータプロセッサの1つとすることができる。コントローラ370のメモリまたはコンピュータ可読媒体374は、ランダムアクセスメモリ(RAM)、読取り専用メモリ(ROM)、フロッピー(登録商標)ディスク、ハードディスク、光記憶媒体(たとえば、コンパクトディスクもしくはデジタルビデオディスク)、フラッシュドライバ、またはローカルもしくは遠隔の任意の他の形態のデジタルストレージなど、容易に入手可能なメモリの1つまたは複数とすることができる。支持回路376は、従来の方式でプロセッサを支持するためにCPU372に結合される。これらの回路は、キャッシュ、電源、クロック回路、入出力回路、およびサブシステムなどを含む。本明細書に記載する本発明の方法は、本明細書に記載するようにプロセスチャンバ(たとえば、装置300)の動作を制御するために実行するまたは呼び出すことができるソフトウェアルーチンとして、メモリ374内に記憶することができる。ソフトウェアルーチンはまた、CPU372によって制御されるハードウェアから遠隔に位置する第2のCPU(図示せず)によって記憶および/または実行することもできる。
上記は本発明の実施形態を対象とするが、本発明の基本的な範囲から逸脱することなく、本発明の他のさらなる実施形態を考案することもできる。

Claims (13)

  1. 基板上に第III−V族層を堆積させる方法であって、
    摂氏約300度〜約400度の範囲の第1の温度で、<111>方向に配向させたシリコン含有表面上に、第1の第III族元素または第1の第V族元素の少なくとも1つを含む第1の層を堆積させることと、
    摂氏約300度〜約600度の範囲の第2の温度で、前記第1の層の上に、第2の第III族元素および第2の第V族元素を含む第2の層を堆積させることとを含む方法。
  2. 前記第1の第III族元素が、前記第2の第III族元素と同じである、請求項1に記載の方法。
  3. 前記第1の第V族元素が、前記第2の第V族元素と同じである、請求項1に記載の方法。
  4. 前記<111>方向を有する前記シリコン含有表面に到達するまで、前記<111>方向以外の方向に配向させた表面を有するシリコン含有基板をエッチングすること
    をさらに含む、請求項1から3のいずれか一項に記載の方法。
  5. 前記シリコン含有基板内のソース/ドレイン領域をエッチング除去するため、前記<111>方向以外の方向に配向させた表面を有するシリコン含有基板をエッチングすることと、
    前記エッチング除去したソース/ドレイン領域内に前記<111>方向を有する前記シリコン含有表面を成長させることと
    をさらに含む、請求項1から3のいずれか一項に記載の方法。
  6. 前記第2の層が、第3の第III族元素または第3の第V族元素の少なくとも1つをさらに含む、請求項1から3のいずれか一項に記載の方法。
  7. 前記第2の層が、2元または3元の第III−V族材料の1つを含む、請求項1から3のいずれか一項に記載の方法。
  8. 前記第1および第2の第V族元素が、ヒ化物またはリン化物の少なくとも1つを含む、請求項1から3のいずれか一項に記載の方法。
  9. 前記第2の層のうち、前記シリコン含有表面に隣接して配置された誘電体層の第2の表面上に堆積させた部分を選択的に除去するように、前記第2の層をエッチングすること
    をさらに含む、請求項1から3のいずれか一項に記載の方法。
  10. 前記第2の層の堆積と前記第2の層のエッチングが、同時に実行される、請求項9に記載の方法。
  11. 前記第2の層が、塩素(Cl)または臭素(Br)の少なくとも1つを含むエッチング液を使用してエッチングされる、請求項9に記載の方法。
  12. 前記第III族および第V族のソース材料が、第3級ブチルリン、第3級ブチルヒ素、トリエチルアンチモン、トリメチルアンチモン、トリエチルガリウム、トリメチルガリウム、トリエチルインジウム、トリメチルインジウム、塩化インジウム、塩化ガリウム、またはトリメチルアルミニウムの1つまたは複数を含む、請求項1から3のいずれか一項に記載の方法。
  13. 実行されると、請求項1から12のいずれか一項に記載の方法であって、基板上に第III−V族層を堆積させる方法を、1つまたは複数のプロセスチャンバ内で実行させる命令が記憶されたコンピュータ可読媒体。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020213236A1 (ja) * 2019-04-18 2020-10-22 株式会社Sumco 気相成長方法及び気相成長装置
US10937647B2 (en) 2016-08-31 2021-03-02 Fujitsu Limited Semiconductor crystal substrate, infrared detector, and method for producing semiconductor crystal substrate

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8647439B2 (en) * 2012-04-26 2014-02-11 Applied Materials, Inc. Method of epitaxial germanium tin alloy surface preparation
GB201311101D0 (en) * 2013-06-21 2013-08-07 Norwegian Univ Sci & Tech Ntnu Semiconducting Films
US10118828B2 (en) * 2015-10-02 2018-11-06 Asm Ip Holding B.V. Tritertbutyl aluminum reactants for vapor deposition
KR102528559B1 (ko) * 2016-07-26 2023-05-04 삼성전자주식회사 대면적 기판 제조 장치
GB201705755D0 (en) 2017-04-10 2017-05-24 Norwegian Univ Of Science And Tech (Ntnu) Nanostructure

Citations (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61265814A (ja) * 1985-05-20 1986-11-25 Nec Corp 化合物半導体装置の製造方法
JPS647526A (en) * 1987-06-30 1989-01-11 Toshiba Corp Manufacture of semiconductor element
JPH02221196A (ja) * 1989-02-21 1990-09-04 Nec Corp 3―v族化合物半導体薄膜の形成方法
JPH0318062A (ja) * 1989-06-15 1991-01-25 Toshiba Corp 半導体装置
JPH03284834A (ja) * 1990-03-30 1991-12-16 Mitsubishi Electric Corp 半導体装置の製造方法
JPH0484418A (ja) * 1990-07-27 1992-03-17 Nec Corp 異種基板上への3―v族化合物半導体のヘテロエピタキシャル成長法
JPH0613328A (ja) * 1992-06-29 1994-01-21 Fujitsu Ltd 化合物半導体薄膜の成長方法
JPH08153688A (ja) * 1994-09-13 1996-06-11 Toshiba Corp 半導体装置の製造方法および半導体装置
JPH08167576A (ja) * 1994-12-14 1996-06-25 Fujitsu Ltd ヘテロエピタキシャル半導体基板の形成方法、かかるヘテロエピタキシャル半導体基板を有する化合物半導体装置、およびその製造方法
JPH09162127A (ja) * 1995-12-05 1997-06-20 Furukawa Electric Co Ltd:The エピタキシャル成長方法
JP2000164515A (ja) * 1998-11-27 2000-06-16 Kyocera Corp 化合物半導体基板およびその形成方法
JP2000269142A (ja) * 1999-03-17 2000-09-29 Sony Corp 窒化ガリウムエピタキシャル層の形成方法及び発光素子
JP2000311903A (ja) * 1999-04-27 2000-11-07 Kyocera Corp 化合物半導体基板およびその製造方法
JP2001189523A (ja) * 1999-12-28 2001-07-10 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP2003110198A (ja) * 1991-03-18 2003-04-11 Trustees Of Boston Univ 高絶縁性単結晶窒化ガリウム薄膜を有する半導体デバイス
JP2005109346A (ja) * 2003-10-01 2005-04-21 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2006512748A (ja) * 2001-12-21 2006-04-13 アイクストロン、アーゲー Iii−v半導体皮膜を非iii−v基板に沈積する方法
JP2007194337A (ja) * 2006-01-18 2007-08-02 Sony Corp 半導体装置およびその製造方法
WO2007119433A1 (ja) * 2006-03-20 2007-10-25 Kanagawa Academy Of Science And Technology Iii-v族窒化物層およびその製造方法
WO2011053470A2 (en) * 2009-10-30 2011-05-05 Sachem, Inc. Selective silicon etch process
WO2011091016A2 (en) * 2010-01-25 2011-07-28 Micron Technology, Inc. Solid state lighting device and associated methods of manufacturing

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6064078A (en) 1998-05-22 2000-05-16 Xerox Corporation Formation of group III-V nitride films on sapphire substrates with reduced dislocation densities
DE10219223A1 (de) * 2001-12-21 2003-07-17 Aixtron Ag Verfahren zum Abscheiden von III-V-Halbleiterschichten auf einem Nicht-III-V-Substrat
US7355254B2 (en) 2006-06-30 2008-04-08 Intel Corporation Pinning layer for low resistivity N-type source drain ohmic contacts
US20090149008A1 (en) * 2007-10-05 2009-06-11 Applied Materials, Inc. Method for depositing group iii/v compounds
DE102009042349B4 (de) * 2009-09-20 2011-06-16 Otto-Von-Guericke-Universität Magdeburg Semipolare wurtzitische Gruppe-III-Nitrid basierte Halbleiterschichten und darauf basierende Halbleiterbauelemente
KR101643758B1 (ko) * 2009-11-23 2016-08-01 삼성전자주식회사 분자빔 에피탁시 방법을 이용한 카본 절연층 제조방법 및 이를 이용한 전계효과 트랜지스터 제조방법
US8242540B2 (en) * 2010-06-11 2012-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial growth of III-V compound semiconductors on silicon surfaces

Patent Citations (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61265814A (ja) * 1985-05-20 1986-11-25 Nec Corp 化合物半導体装置の製造方法
JPS647526A (en) * 1987-06-30 1989-01-11 Toshiba Corp Manufacture of semiconductor element
JPH02221196A (ja) * 1989-02-21 1990-09-04 Nec Corp 3―v族化合物半導体薄膜の形成方法
JPH0318062A (ja) * 1989-06-15 1991-01-25 Toshiba Corp 半導体装置
JPH03284834A (ja) * 1990-03-30 1991-12-16 Mitsubishi Electric Corp 半導体装置の製造方法
JPH0484418A (ja) * 1990-07-27 1992-03-17 Nec Corp 異種基板上への3―v族化合物半導体のヘテロエピタキシャル成長法
JP2003110198A (ja) * 1991-03-18 2003-04-11 Trustees Of Boston Univ 高絶縁性単結晶窒化ガリウム薄膜を有する半導体デバイス
JPH0613328A (ja) * 1992-06-29 1994-01-21 Fujitsu Ltd 化合物半導体薄膜の成長方法
JPH08153688A (ja) * 1994-09-13 1996-06-11 Toshiba Corp 半導体装置の製造方法および半導体装置
JPH08167576A (ja) * 1994-12-14 1996-06-25 Fujitsu Ltd ヘテロエピタキシャル半導体基板の形成方法、かかるヘテロエピタキシャル半導体基板を有する化合物半導体装置、およびその製造方法
JPH09162127A (ja) * 1995-12-05 1997-06-20 Furukawa Electric Co Ltd:The エピタキシャル成長方法
JP2000164515A (ja) * 1998-11-27 2000-06-16 Kyocera Corp 化合物半導体基板およびその形成方法
JP2000269142A (ja) * 1999-03-17 2000-09-29 Sony Corp 窒化ガリウムエピタキシャル層の形成方法及び発光素子
JP2000311903A (ja) * 1999-04-27 2000-11-07 Kyocera Corp 化合物半導体基板およびその製造方法
JP2001189523A (ja) * 1999-12-28 2001-07-10 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP2006512748A (ja) * 2001-12-21 2006-04-13 アイクストロン、アーゲー Iii−v半導体皮膜を非iii−v基板に沈積する方法
JP2005109346A (ja) * 2003-10-01 2005-04-21 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2007194337A (ja) * 2006-01-18 2007-08-02 Sony Corp 半導体装置およびその製造方法
WO2007119433A1 (ja) * 2006-03-20 2007-10-25 Kanagawa Academy Of Science And Technology Iii-v族窒化物層およびその製造方法
WO2011053470A2 (en) * 2009-10-30 2011-05-05 Sachem, Inc. Selective silicon etch process
WO2011091016A2 (en) * 2010-01-25 2011-07-28 Micron Technology, Inc. Solid state lighting device and associated methods of manufacturing

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10937647B2 (en) 2016-08-31 2021-03-02 Fujitsu Limited Semiconductor crystal substrate, infrared detector, and method for producing semiconductor crystal substrate
US11152210B2 (en) 2016-08-31 2021-10-19 Fujitsu Limited Semiconductor crystal substrate, infrared detector, and method for producing semiconductor crystal substrate
WO2020213236A1 (ja) * 2019-04-18 2020-10-22 株式会社Sumco 気相成長方法及び気相成長装置
JP2020178029A (ja) * 2019-04-18 2020-10-29 株式会社Sumco 気相成長方法及び気相成長装置
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