JPH0318062A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的１ （産業上の利用分野） この発明は、それぞれ異なる半導体材料によってソース
領域とチャンネル領域が形成される半導体装置に関する
。

（従来の技術〉 従来から用いられている電界効果トランジスタ、例えば
シリコンを基板とするＭＯＳ型のＦＥＴでは、一般的に
ソース領域はチ１７ネル領域と同の半導体材料によって
形成されている。このようなＦＥＴにあっては、ゲート
電圧を印加することによって形戒されるチャネル領域に
ドレイン電圧を印加することによりチャネル電流が流れ
る。

このような状態にあっては、ソース領域中のキ１戸リア
は、ソース領域端からソース領域とチャネル領域のＰＮ
接合面に形成される電位障壁を乗り越えてチャネル領域
に注入される。

この様子を、シリコンを基板とするＮチャネルのＭＯＳ
型ＦＥＴを例にとり、第５図を参照して説明する。

第５図はソース領域及びチャネル領域がシリコンで形成
されたＭＯＳ型ＦＥＴのエネルギーバンド構造図であり
、ドレイン電圧を印加した時のソース領域とチャネル領
域の接合付近のエネルギーバンドを示している。

第５図において、ソース領域を形成するＮ型のシリコン
半導体とチャネル領域を形成するＰ型のシリコン半導体
との接合付近では、伝導帝のエネルギー準位が滑らかに
上昇する連続したバンド構造となる。このため、ソース
領域の電子は、エネルギーの低い状態からチャネル中の
横方向の電界によって徐々に加速されて、チャネル領域
中に注入される。したがって、ンース領域からチャネル
領域中に注入される電子は、そのドリフト速度がチャン
ネル領域中のソース領域近１カにあって、飽和速度に対
してかなり低い伯となる。

一方、チャネル長が短かく、チ１７ネルｆｉ域中の横方
向の電界が十分に大きい場合には、電子のドリフト速度
は飽和速度で決定されるが、このような場合であっても
、電子は飽和速度に達するまでの間ソース端近傍におい
て低速で移動する。

したがって、チャネル領域中のソース領域近傍には、必
ずドリフト速度の低い領域が形成されることになり、チ
ャネル領域を形成する半導体材料が本来有するドリフト
速度を十分に引出すことができなかった。このため、チ
ャネルｆｒ４Ｒを走行するキ１・リアの走行時間は、全
チャネル領域を飽和速度あるいはそれに近い速度で走行
する場合に比べて長くかかり、動作速度の低下を招いて
いた。

（発明が解決しようとする課題） このように、従来のＦＥＴにあっては、ソース領域とチ
ャネル領域が同一の半導体材料で形成されていたため、
ソース領域のキャリアはチ１／ネル領域に低速で注入ざ
れることになる。このため、チャネル領域を走行するキ
ャリアは、ソース端近簡にあって飽和速度に比べて低い
ドリフト速度で走行することになる。

この結果、キャリアのチ１・ネル領域中での走行時間は
長くなり、高速動作を困難にしていた。

そこで、この梵明は、上記に鑑みてなされたものであり
、その目的とするところは、チャネル領域のすべてにわ
たってキャリアのドリフト速度を高めて、高速動作を可
能とする半導体装置を提供することにある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、半導体基板に所定距離だけ
離間して形成された一対のｍ淵度不純物領域からなるソ
ース領域及びドレイン領域と，この両領域間の半導体基
板中に形成されるチャンネル領域上に絶縁膜を介して形
成されたゲート電極とを備えた半導体８置において、こ
の発明は、前記ソース領域を形成する高濃度不純物領域
は、この領域を形成する半導体物質の禁制？１シ幅が前
記チャンネル領域を形成する半導体物質の禁制帯幅より
も広いことを要旨とする。

（作用） 上記構造において、この発明は、ソースｆｆｔ域とチャ
ネル領域とのへテロ界面にソース領域側のエネルギーポ
テンシャルの高い不連続なバンド構造を形成し、ソース
領域からチＩＩネル領域に注入されるキャリアに不連続
母に応じた飽和速度に近い初速度を与えるようにした。

（実施例） 以下、図面を用いてこの発（７）の実施例を説明する。

第１図はこの発明の一実施例に係る半導体Ｂｒの構造を
示す所而図である。同図に示す実施例は、この弁明をチ
ャネル領域を形成するシリコンの禁制帝幅よりも広い禁
制帯幅を右するＧａＡＳでソース領域及びドレイン領域
を形成したＰチャネル及びＮチャネルのＭＯＳ型ＦＥＴ
かうなるＣＭＯＳ構造に適用したものである。なあ、第
１図に示す実施例では、ドレイン領域もソース領域と同
様にＧａＡｓで形成したが、これは、後述する製造工程
を簡単にして、集積回路設計の際の自由度を広げるため
であり、少なくともソース領域だけをＧａ　Ａｓで形成
ずるようにすればよい。　まず、第１図を参照してこの
実施例のＣＭＯＳ構造を説明する。

第１図において、シリコン阜板１中には、Ｎチャネルの
トランジスタが形成される領域となるＰウエル領域２と
、Ｐヂ１／ネルのトランジスタが形成される領域となる
Ｎウエル領域３が隣接して形威されている。Ｐウェル領
域２及びＮウエル領域３には、それぞれの領域の周囲を
囲むようにして素子分離のためのフィールド酸化膜４が
形成されている。

Ｐウェル領域２上には、ゲート酸化ＨｔＡ５を介してＮ
型で高濶度のポリシリコンからなるＮチャネルＦＥＴの
ゲート電極６が形成され、このゲート電極６はポリシリ
コンの後酸化膜７で被覆されている。ゲート電極６を挾
み込むようにＰ・シェル領域２１：には、ＮチャネルＦ
ＥＴのソース領域及びドレイン領域となる一封の高濃度
なＮ型ＧａＡＳ膜８が形成されている。それぞれのＮ型
Ｇａ　Ａｓ膜８上には、居間絶縁膜９に開口されたコン
タクトホールを通して例えばＡＵ／Ｇｅ／Ｎｉからなる
合金の電極１０が形成されている。

方、Ｎウエル領域３上には、ゲート駿化膜５を介してＰ
型で高濃度のポリシリコンからなるＰチャネルＦＥＴの
ゲート電ｗＡｉｉが形成され、このゲート電極１１はポ
リシリコンの後酸化膜７で被覆されている。ゲート電極
１１を挾み込むようにＮウエル領域３上には、Ｐチャネ
ルＦＥＴのソース領域及びドレイン領域となる一対の高
濃度なＰ型Ｇａ　Ａｓ膜１２が形成されている。それぞ
れのＰ型ＧａＡｓ膜１２上には、層間絶縁膜９に開口さ
れたコンタクトボールを通して例えばＡｕ／Ｇｅ／Ｎｉ
からなる合金の電８ｉ１３が形成されている。

このような′構造において、ソース領域を形成するＧａ
ＡＳは、その禁制帯幅がチャネル領域を形成するシリコ
ンのそれよりも広く、伝導帯のエネルギー準位はシリコ
ンよりも大きい。このため、第１図に示したＮチャネル
ＦＥＴのソース領域とチャネル領域との接合面に生じる
ヘテロ界面付近のバンド構造は、第２図に示すようにな
る。

第２図に示すバンド構造においては、Ｇａ　Ａｓ／Ｓｉ
のへテロ界面の伝導帯にΔＥＣだけポテンシャルの不連
続が生じることになる。このような構造にあって、ドレ
イン電圧の印加によってソース領域からチャネル領域中
に注入される電子は、Ｇａ　Ａｓの伝導帯がシリコンよ
りも高いエネルギ一準位にあるため、ヘテロ界面を通過
することにより不連続績△ＥＣに相当するエネルギーを
得ることになる。このため、ソース領域の電子は、ヘテ
ロ界面のソース端において、およそ（２ΔＥＣ／３１１
１＞”程度の速度を得ることができる。ここで、ｍはシ
リコンの有効ｎ　ｌ１とする。

したがって、ソース領域からチャネル領域に注入される
電子は、ソース領域近傍において上記した速度を初速度
としてチャネル領域に注入されることになる。この結果
、チ１７ネル領域に注入された電子は、ソースｆｆｉ域
近傍においてドレイン電界によって加速ざれずども高速
に走行することが可能となり、チャネル領域全体の走行
時間を短縮することができる。

また、チャネル長が十分に短い場合には、高い初速度を
得て走行することによって、電子がチャネル領域内で散
乱される確率が減少し、弾道的に走行することが期待さ
れる。このことは、走行時間のより一層の短縮に寄与す
ることになる。

方、ＰチャネルＦＥＴの場合にあっても、七記したと同
様にして考えることができる。第１図に示したＰチャネ
ルＦＥＴのソースｆｆｔ域とチャネル領域との接合面に
生じるヘテロ界面付近のバンド構造は、Ｎチ１・ネルＦ
ＥＴの場合と同様な理由から第３図に示すようになる。

第３図に示すバンド構造においては、ＧａＡｓ／Ｓｉの
へテロ界面の価電子帯にΔＥＶだけポテンシャルの不連
続が生じることになる。このような＠造にあって、ソー
ス領域からチャネル領域に注入される正孔は、高ｉ１１
度なＰ型のＧａ　ＡＳの価電子帯がシリコンよりも低い
工゛ネルギ準位となるため、ヘテロ界面を通過すること
により不連続珀ΔＥＶに相当するエネルギーを得ること
になる。

このため；ＮチャネルＦＥＴと同様に、ソース領域から
チャネル領域に注入される正孔は、得られたエネルギー
に相当する初速度でもってチｔ７ネル領域に注入される
ことになる。この結果、チャネル領域に注入された正孔
は、チャネル領域全体を高速に走行することになり、Ｎ
チャネルＦＥＴの場合と同様に、走行時間が短縮される
。

したがって、第１図に示した＃Ｉ造にあっては、チャネ
ノレ領域に冫主人されたキャリアは、チャネノレの全て
の領域にわたって飽和速度に近い高いドリフト速度で走
行することになり、高い動作速度を得ることが可能とな
る。

次に、第１図に示したＣＭＯＳｍ造の一製造方沫を、第
４図に示１′製造工程断面図を参照して説明する。

まず、通常用いられているＣＭＯＳ製造工程と同様にし
て、シリコン基板１にＰ型の不純物及びＮ型の不純物を
導入して、Ｐウエル領ｉｉｉ！２とＮウェル領ＩＩ１３
を隣接して形成する。その後、選Ｉ尺酸化法によってフ
ィールド酸化膜４をそれぞれのウエル領域を囲むように
形成する。続いて、フィールド酸化膜４で間まれた両ウ
ェル領域上にゲート酸化膜５を形成する（第４図（ａ）
）。

次に、ポリシリコン膜１４をＣＶ［］法により全面に堆
積形成した後、Ｐウェル領域２上に堆積ざれたポリシリ
コン膜１４にリン（Ｐ）を、Ｎウエル領１ｉ１３上に堆
積されたポリシリコン膜１４にボロン（Ｂ）をそれぞれ
高濃度にイオン注入する。

これにより、Ｐウェル＃４域２上に高濃度のＮ型ポリシ
リコン膜を形成し、Ｎウエル領域３上に高濃度のＰ型ボ
リシリコン膜を形成する（第２図（ｂ　））。

次にポリシリコン膜１４をパターニングして、Ｐウエル
領域２上にゲート酸化膜５を介して高溌度のＮ型ボリシ
リコン膜からなるＮチ１ｌネル「ＥＴのグート電枕６を
形成する。また、Ｎウエル領１吠３上にゲート酸化膜５
を介して高濃度のＰ型ボリシリコン膜からなるＰチャネ
ルＦＥＴのゲート電極１１を形成する（第４図（Ｃ）〉
。

次に、後酸化を行い、それぞれのゲート電極６．１１を
被覆するように後酸化膜７を形成する。その後、それぞ
れのＦＥＴのソース領域及びドレイン領域を形成しよう
とするＰウェル領域２及びＮウエルｍ１＃２３上の酎化
ＡＱ　５をエッチングして除去する（第４図（ｄ））。

次に、それぞれのゲート電ｉ６，１１の両側のＰウエル
領域２及びＮウエル領ＩＲ３上に、ＭＢＥ法あるいはＭ
ＯＣＶＤ法により低不純物′／ａ度のＧａＡｓをエビタ
キシ１？ル成長させる。その後、Ｐウエル領域２上に成
長形成されたＧａＡｓにＮ型の不純物となるシリコン（
Ｓｉ　）を高濃度にイオン注入し、ＮウェルＩｌｉ域３
上に成長形成ざれたＧａＡＳにはＰ型の不純物となるベ
リリウム（Ｂｅ　）を高濃度にイオン注入する。これに
より、ゲート電極６の両側のＰウェル領域２上に、Ｎチ
ャネルＦＥＴのソース領域及びドレイン領域となる高濃
度のＮ型ＧａＡｓ膜８が形成され、ゲート電極１１の両
側のＮウエル領域３上に、Ｐチャネル「ＥＴのソース領
域及びドレイン領域となる高濃度のＰ型Ｇａ　Ａｓ　１
１０１　２が形成される（第４図（ｅ）〉最後に、居間
絶縁膜９を堆積形成した後、Ｎ型ＧａＡｓｌｌ３及びＰ
型Ｇａ　ＡＳ　Ｉｔ！ｕ１２上の居間絶縁膜にコンタク
トホールを開口形成する。続いて、コンタクトホールに
それぞれのＦＥＴのソース電極及びドレイン電極となる
Ａｕ　／Ｇｅ　／Ｎｉ合金の電極１０．１３をリフトオ
フ法により形成し、第１崗に示すＣＭＯＳ構造のＦＥＴ
が完成する（第４図（ｆ））。

なお、ソース領域だけをＧａ　ＡＳ膜で形成する場合に
は、まず、第４図（ｄ　）に示した工程後、ソース領域
となるＧａ八Ｓ膜とドレイン須域となるシリコン膜をそ
れぞれ別々に形成し、Ｎチ１・ネル及びＰチ１ｌネルＦ
ＥＴのソースｆｆｉｉｆｆとなるＧａＡｓ膜には、上記
したと同様の不純物を導入し、ＮチャネルＦＥＴのドレ
イン領域となるシリコン膜には例えばリンの不純物を導
入し、ＰチャネルＦＥＴのドレイン領域となるシリコン
膜には例えばボロンの不純物を導入すればよい。

また、この発明は、上記実施例に限ることはなく、チャ
ネル領域を形成つるシリコンよりも禁制帯幅の広い半導
体材料として、例えばＧａＰを用いてソース領域を形成
するようにしてもよい。

［発明の効果］ 以上説明したように、この発明によれば、ソース領域を
チャネル領域を形成する半導体物質の禁ＩｔＩＩＩ帝よ
りも広い禁制帯幅を有する半導体物質で形成するように
したので、ソース領域からチャネル領域に注入されるキ
ャリアは、飽和速度に近い速い初速度でチャネル領域に
注入されて、チャネルの全領域にわたって飽和速度に近
いドリフト速度で走行することが可能となる。これによ
り、動作速度の向上を図ったＮ　Ｅ　Ｔを提供すること
ができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る半導体装置の構造を
ホす断而図、第２図及び第３図は第１図に示す装置にお
けるバンド構造を示す図、第４図は第１図に示す装置の
一製造方法を示す工程断面図、第５図は従来の半導体装
賀におけるバンド構造を示す図である。 １・・・シリコン基板、２・・・Ｐウエル領域、３・・
・Ｎウェル領域、４・・・フィールド酸化膜５・・・ゲ
ート酸化１１Ｑ、６・・・ゲート電極、７・・・後酸化
膜、８−Ｎ型Ｇａ　ＡＳ　ＩＩ！、９・・・層間絶縁膜
、１０・・・電極、１１・・・ゲート電極、１２・・・
Ｐ型ＧａＡＳ膜、１３・・・電極。 ｎ”−Ｇ．獄Ｓ Ｐ−Ｓｉ Ｐ”−ＧａＡｓ ｎ−Ｓｉ ノー人鳶ｔ ト′レイノ領域 第３図 第４図 第４図 ｎ　−Ｓｉ Ｐ−Ｓｉ 第５図

Claims (1)

1. 【特許請求の範囲】 半導体基板に所定距離だけ離間して形成された一対の高
   濃度不純物領域からなるソース領域及びドレイン領域と
   、この両領域間の半導体基板中に形成されるチャンネル
   領域上に絶縁膜を介して形成されたゲート電極とを備え
   た半導体装置において、 前記ソース領域を形成する高濃度不純物領域は、この領
   域を形成する半導体物質の禁制帯幅が前記チャンネル領
   域を形成する半導体物質の禁制帯幅よりも広いことを特
   徴とする半導体装置。