JP2760576B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2760576B2 JP2760576B2 JP1150412A JP15041289A JP2760576B2 JP 2760576 B2 JP2760576 B2 JP 2760576B2 JP 1150412 A JP1150412 A JP 1150412A JP 15041289 A JP15041289 A JP 15041289A JP 2760576 B2 JP2760576 B2 JP 2760576B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、それぞれ異なる半導体材料によってソー
ス領域とチャンネル領域が形成される半導体装置に関す
る。
ス領域とチャンネル領域が形成される半導体装置に関す
る。
（従来の技術） 従来から用いられている電界効果トランジスタ、例え
ばシリコンを基板とするMOS型のFETでは、一般的にソー
ス領域はチャネル領域と同一の半導体材料によって形成
されている。このようなFETにあっては、ゲート電圧を
印加することによって形成されるチャネル領域にドレイ
ン電圧を印加することによりチャネル電流が流れる。こ
のような状態にあっては、ソース領域中のキャリアは、
ソース領域端からソース領域とチャネル領域のPN接合面
に形成される電位障壁を乗り越えてチャネル領域に注入
される。
ばシリコンを基板とするMOS型のFETでは、一般的にソー
ス領域はチャネル領域と同一の半導体材料によって形成
されている。このようなFETにあっては、ゲート電圧を
印加することによって形成されるチャネル領域にドレイ
ン電圧を印加することによりチャネル電流が流れる。こ
のような状態にあっては、ソース領域中のキャリアは、
ソース領域端からソース領域とチャネル領域のPN接合面
に形成される電位障壁を乗り越えてチャネル領域に注入
される。
この様子を、シリコンを基板とするＮチャネルのMOS
型FETを例にとり、第５図を参照して説明する。
型FETを例にとり、第５図を参照して説明する。
第５図はソース領域及びチャネル領域がシリコンで形
成されたMOS型FETのエネルギーバンド構造図であり、ド
レイン電圧を印加した時のソース領域とチャネル領域の
接合付近のエネルギーバンドを示している。
成されたMOS型FETのエネルギーバンド構造図であり、ド
レイン電圧を印加した時のソース領域とチャネル領域の
接合付近のエネルギーバンドを示している。
第５図において、ソース領域を形成するＮ型のシリコ
ン半導体とチャネル領域を形成するＰ型のシリコン半導
体との接合付近では、伝導帯のエネルギー準位が滑らか
に上昇する連続したバンド構造となる。このため、ソー
ス領域の電子は、エネルギーの低い状態からチャネル中
の横方向の電界によって徐々に加速されて、チャネル領
域中に注入される。したがって、ソース領域からチャネ
ル領域中に注入される電子は、そのドリフト速度がチャ
ンネル領域中のソース領域近傍にあって、飽和速度に対
してかなり低い値となる。
ン半導体とチャネル領域を形成するＰ型のシリコン半導
体との接合付近では、伝導帯のエネルギー準位が滑らか
に上昇する連続したバンド構造となる。このため、ソー
ス領域の電子は、エネルギーの低い状態からチャネル中
の横方向の電界によって徐々に加速されて、チャネル領
域中に注入される。したがって、ソース領域からチャネ
ル領域中に注入される電子は、そのドリフト速度がチャ
ンネル領域中のソース領域近傍にあって、飽和速度に対
してかなり低い値となる。
一方、チャネル長が短かく、チャネル領域中の横方向
の電界が十分に大きい場合には、電子のドリフト速度は
飽和速度で決定されるが、このような場合であっても、
電子は飽和速度に達するまでの間ソース端近傍において
低速で移動する。
の電界が十分に大きい場合には、電子のドリフト速度は
飽和速度で決定されるが、このような場合であっても、
電子は飽和速度に達するまでの間ソース端近傍において
低速で移動する。
したがって、チャネル領域中のソース領域近傍には、
必ずドリフト速度の低い領域が形成されることになり、
チャネル領域を形成する半導体材料が本来有するドリフ
ト速度を十分に引出すことができなかった。このため、
チャネル領域を走行するキャリアの走行時間は、全チャ
ネル領域を飽和速度あるいはそれに近い速度で走行する
場合に比べて長くかかり、動作速度の低下を招いてい
た。
必ずドリフト速度の低い領域が形成されることになり、
チャネル領域を形成する半導体材料が本来有するドリフ
ト速度を十分に引出すことができなかった。このため、
チャネル領域を走行するキャリアの走行時間は、全チャ
ネル領域を飽和速度あるいはそれに近い速度で走行する
場合に比べて長くかかり、動作速度の低下を招いてい
た。
（発明が解決しようとする課題） このように、従来のFETにあっては、ソース領域とチ
ャネル領域が同一の半導体材料で形成されていたため、
ソース領域のキャリアはチャネル領域に低速で注入され
ることになる。このため、チャネル領域を走行するキャ
リアは、ソース端近傍にあって飽和速度に比べて低いド
リフト速度で走行することになる。
ャネル領域が同一の半導体材料で形成されていたため、
ソース領域のキャリアはチャネル領域に低速で注入され
ることになる。このため、チャネル領域を走行するキャ
リアは、ソース端近傍にあって飽和速度に比べて低いド
リフト速度で走行することになる。
この結果、キャリアのチャネル領域中での走行時間は
長くなり、高速動作を困難にしていた。
長くなり、高速動作を困難にしていた。
そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、チャネル領域のすべてに
わたってキャリアのドリフト速度を高めて、高速動作を
可能とする半導体装置を提供することにある。
り、その目的とするところは、チャネル領域のすべてに
わたってキャリアのドリフト速度を高めて、高速動作を
可能とする半導体装置を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、請求項１記載の発明は、
半導体基板に所定距離だけ離間して形成された一対の高
濃度不純物領域からなるソース領域及びドレイン領域
と、この両領域間の半導体基板中に形成されるチャネル
領域上に絶縁膜を介して形成されたゲート電極とを備え
た半導体装置において、前記ソース領域を形成する高濃
度不純物領域は、この領域を形成する半導体物質の禁制
帯幅が前記チャネル領域を形成する半導体物質の禁制帯
幅よりも広いことで、キャリアに初速度を与えて走行時
間がチャネル領域全体にわたって短縮されることを要旨
とする。
半導体基板に所定距離だけ離間して形成された一対の高
濃度不純物領域からなるソース領域及びドレイン領域
と、この両領域間の半導体基板中に形成されるチャネル
領域上に絶縁膜を介して形成されたゲート電極とを備え
た半導体装置において、前記ソース領域を形成する高濃
度不純物領域は、この領域を形成する半導体物質の禁制
帯幅が前記チャネル領域を形成する半導体物質の禁制帯
幅よりも広いことで、キャリアに初速度を与えて走行時
間がチャネル領域全体にわたって短縮されることを要旨
とする。
請求項２記載の発明は、請求項１記載の半導体装置に
おいて、前記チャネル領域にはＰ型のチャネルが形成さ
れることを要旨とする。
おいて、前記チャネル領域にはＰ型のチャネルが形成さ
れることを要旨とする。
請求項３記載の発明は、半導体基板に所定距離だけ離
間して形成された一対の高濃度不純物領域からなるソー
ス領域及びドレイン領域と、この両領域間の半導体基板
中に形成されるチャネル領域上に絶縁膜を介して形成さ
れたゲート電極とを備えた半導体装置において、前記ソ
ース領域を形成する高濃度不純物領域を形成する半導体
物質の伝導帯のエネルギー準位がチャネル領域を形成す
る半導体物質の伝導帯のエネルギー準位よりも高いこと
か、もしくは前記ソース領域を形成する高濃度不純物領
域を形成する半導体物質の価電子帯のエネルギー準位が
チャネル領域を形成する半導体物質の価電子帯のエネル
ギー準位よりも低いことで、キャリアに初速度を与えて
走行時間がチャネル領域全体にわたって短縮されること
を要旨とする。
間して形成された一対の高濃度不純物領域からなるソー
ス領域及びドレイン領域と、この両領域間の半導体基板
中に形成されるチャネル領域上に絶縁膜を介して形成さ
れたゲート電極とを備えた半導体装置において、前記ソ
ース領域を形成する高濃度不純物領域を形成する半導体
物質の伝導帯のエネルギー準位がチャネル領域を形成す
る半導体物質の伝導帯のエネルギー準位よりも高いこと
か、もしくは前記ソース領域を形成する高濃度不純物領
域を形成する半導体物質の価電子帯のエネルギー準位が
チャネル領域を形成する半導体物質の価電子帯のエネル
ギー準位よりも低いことで、キャリアに初速度を与えて
走行時間がチャネル領域全体にわたって短縮されること
を要旨とする。
請求項４記載の発明は、請求項1,2又は３記載の半導
体装置において、前記ドレイン領域端、前記チャネル領
域、及び前記ソース領域端は、略直線上にあることを要
旨とする。
体装置において、前記ドレイン領域端、前記チャネル領
域、及び前記ソース領域端は、略直線上にあることを要
旨とする。
（作用） 上記構造において、この発明は、ソース領域とチャネ
ル領域とのヘテロ界面にソース領域側のエネルギーポテ
ンシャルの高い不連続なバンド構造を形成し、ソース領
域からチャネル領域に注入されるキャリアに不連続量に
応じた飽和速度に近い初速度を与えるようにした。
ル領域とのヘテロ界面にソース領域側のエネルギーポテ
ンシャルの高い不連続なバンド構造を形成し、ソース領
域からチャネル領域に注入されるキャリアに不連続量に
応じた飽和速度に近い初速度を与えるようにした。
（実施例） 以下、図面を用いてこの発明の実施例を説明する。
第１図はこの発明の一実施例に係る半導体装置の構造
を示す断面図である。同図に示す実施例は、この発明を
チャネル領域を形成するシリコンの禁制帯幅よりも広い
禁制帯幅を有するGaAsでソース領域及びドレイン領域を
形成したＰチャネル及びＮチャネルのMOS型FETからなる
CMOS構造に適用したものである。なお、第１図に示す実
施例では、ドレイン領域もソース領域と同様にGaAsで形
成したが、これは、後述する製造工程を簡単にして、集
積回路設計の際の自由度を広げるためであり、少なくと
もソース領域だけをGaAsで形成するようにすればよい。
まず、第１図を参照してこの実施例のCMOS構造を説明す
る。
を示す断面図である。同図に示す実施例は、この発明を
チャネル領域を形成するシリコンの禁制帯幅よりも広い
禁制帯幅を有するGaAsでソース領域及びドレイン領域を
形成したＰチャネル及びＮチャネルのMOS型FETからなる
CMOS構造に適用したものである。なお、第１図に示す実
施例では、ドレイン領域もソース領域と同様にGaAsで形
成したが、これは、後述する製造工程を簡単にして、集
積回路設計の際の自由度を広げるためであり、少なくと
もソース領域だけをGaAsで形成するようにすればよい。
まず、第１図を参照してこの実施例のCMOS構造を説明す
る。
第１図において、シリコン基板１中には、Ｎチャネル
のトランジスタが形成される領域となるＰウェル領域２
と、Ｐチャネルのトランジスタが形成される領域となる
Ｎウェル領域３が隣接して形成されている。Ｐウェル領
域２及びＮウェル領域３には、それぞれの領域の周囲を
囲むようにして素子分離のためのフィールド酸化膜４が
形成されている。
のトランジスタが形成される領域となるＰウェル領域２
と、Ｐチャネルのトランジスタが形成される領域となる
Ｎウェル領域３が隣接して形成されている。Ｐウェル領
域２及びＮウェル領域３には、それぞれの領域の周囲を
囲むようにして素子分離のためのフィールド酸化膜４が
形成されている。
Ｐウェル領域２上には、ゲート酸化膜５を介してＮ型
で高濃度のポリシリコンからなるＮチャネルFETのゲー
ト電極６が形成され、このゲート電極６はポリシリコン
の後酸化膜７で被覆されている。ゲート電極６を挟み込
むようにＰウェル領域２上には、ＮチャネルFETのソー
ス領域及びドレイン領域となる一対の高濃度なＮ型GaAs
膜８が形成されている。それぞれのＮ型GaAs膜８上に
は、層間絶縁膜９に開口されたコンタクトホールを通し
て例えばAu/Ge/Niからなる合金の電極10が形成されてい
る。
で高濃度のポリシリコンからなるＮチャネルFETのゲー
ト電極６が形成され、このゲート電極６はポリシリコン
の後酸化膜７で被覆されている。ゲート電極６を挟み込
むようにＰウェル領域２上には、ＮチャネルFETのソー
ス領域及びドレイン領域となる一対の高濃度なＮ型GaAs
膜８が形成されている。それぞれのＮ型GaAs膜８上に
は、層間絶縁膜９に開口されたコンタクトホールを通し
て例えばAu/Ge/Niからなる合金の電極10が形成されてい
る。
一方、Ｎウェル領域３上には、ゲート酸化膜５を介し
てＰ型で高濃度のポリシリコンからなるＰチャネルFET
のゲート電極11が形成され、このゲート電極11はポリシ
リコンの後酸化膜７で被覆されている。ゲート電極11を
挟み込むようにＮウェル領域３上には、ＰチャネルFET
のソース領域及びドレイン領域となる一対の高濃度なＰ
型GaAs膜12が形成されている。それぞれのＰ型GaAs膜12
上には、層間絶縁膜９に開口されたコンタクトホールを
通して例えばAu/Ge/Niからなる合金の電極13が形成され
ている。
てＰ型で高濃度のポリシリコンからなるＰチャネルFET
のゲート電極11が形成され、このゲート電極11はポリシ
リコンの後酸化膜７で被覆されている。ゲート電極11を
挟み込むようにＮウェル領域３上には、ＰチャネルFET
のソース領域及びドレイン領域となる一対の高濃度なＰ
型GaAs膜12が形成されている。それぞれのＰ型GaAs膜12
上には、層間絶縁膜９に開口されたコンタクトホールを
通して例えばAu/Ge/Niからなる合金の電極13が形成され
ている。
このような構造において、ソース領域を形成するGaAs
は、その禁制帯幅がチャネル領域を形成するシリコンの
それよりも広く、伝導帯のエネルギー準位はシリコンよ
りも大きい。このため、第１図に示したＮチャネルFET
のソース領域とチャネル領域との接合面に生じるヘテロ
界面付近のバンド構造は、第２図に示すようになる。
は、その禁制帯幅がチャネル領域を形成するシリコンの
それよりも広く、伝導帯のエネルギー準位はシリコンよ
りも大きい。このため、第１図に示したＮチャネルFET
のソース領域とチャネル領域との接合面に生じるヘテロ
界面付近のバンド構造は、第２図に示すようになる。
第２図に示すバンド構造においては、GaAs/Siのヘテ
ロ界面の伝導帯にΔEcだけポテンシャルの不連続が生じ
ることになる。このような構造にあって、ドレイン電圧
の印加によってソース領域からチャネル領域中に注入さ
れる電子は、GaAsの伝導帯がシリコンよりも高いエネル
ギー準位にあるため、ヘテロ界面を通過することにより
不連続量ΔEcに相当するエネルギーを得ることになる。
このため、ソース領域の電子は、ヘテロ界面のソース端
において、およそ（２ΔEc/3m）1/2程度の速度を得るこ
とができる。ここで、ｍはシリコンの有効質量とする。
ロ界面の伝導帯にΔEcだけポテンシャルの不連続が生じ
ることになる。このような構造にあって、ドレイン電圧
の印加によってソース領域からチャネル領域中に注入さ
れる電子は、GaAsの伝導帯がシリコンよりも高いエネル
ギー準位にあるため、ヘテロ界面を通過することにより
不連続量ΔEcに相当するエネルギーを得ることになる。
このため、ソース領域の電子は、ヘテロ界面のソース端
において、およそ（２ΔEc/3m）1/2程度の速度を得るこ
とができる。ここで、ｍはシリコンの有効質量とする。
したがって、ソース領域からチャネル領域に注入され
る電子は、ソース領域近傍において上記した速度を初速
度としてチャネル領域に注入されることになる。この結
果、チャネル領域に注入された電子は、ソース領域近傍
においてドレイン電界によって加速されずとも高速に走
行することが可能となり、チャネル領域全体の走行時間
を短縮することができる。
る電子は、ソース領域近傍において上記した速度を初速
度としてチャネル領域に注入されることになる。この結
果、チャネル領域に注入された電子は、ソース領域近傍
においてドレイン電界によって加速されずとも高速に走
行することが可能となり、チャネル領域全体の走行時間
を短縮することができる。
また、チャネル長が十分に短い場合には、高い初速度
を得て走行することによって、電子がチャネル領域内で
散乱される確率が減少し、弾道的に走行することが期待
される。このことは、走行時間のより一層の短縮に寄与
することになる。
を得て走行することによって、電子がチャネル領域内で
散乱される確率が減少し、弾道的に走行することが期待
される。このことは、走行時間のより一層の短縮に寄与
することになる。
一方、ＰチャネルFETの場合にあっても、上記したと
同様にして考えることができる。第１図に示したＰチャ
ネルFETのソース領域とチャネル領域との接合面に生じ
るヘテロ界面付近のバンド構造は、ＮチャネルFETの場
合と同様な理由から第３図に示すようになる。
同様にして考えることができる。第１図に示したＰチャ
ネルFETのソース領域とチャネル領域との接合面に生じ
るヘテロ界面付近のバンド構造は、ＮチャネルFETの場
合と同様な理由から第３図に示すようになる。
第３図に示すバンド構造においては、GaAs/Siのヘテ
ロ界面の価電子帯にΔEvだけポテンシャルの不連続が生
じることになる。このような構造にあって、ソース領域
からチャネル領域に注入される正孔は、高濃度はＰ型の
GaAsの価電子帯がシリコンよりも低いエネルギ準位とな
るため、ヘテロ界面を通過することにより不連続量ΔEv
に相当するエネルギーを得ることになる。
ロ界面の価電子帯にΔEvだけポテンシャルの不連続が生
じることになる。このような構造にあって、ソース領域
からチャネル領域に注入される正孔は、高濃度はＰ型の
GaAsの価電子帯がシリコンよりも低いエネルギ準位とな
るため、ヘテロ界面を通過することにより不連続量ΔEv
に相当するエネルギーを得ることになる。
このため、ＮチャネルFETと同様に、ソース領域から
チャネル領域に注入される正孔は、得られたエネルギー
に相当する初速度でもってチャネル領域に注入されるこ
とになる。この結果、チャネル領域に注入された正孔
は、チャネル領域全体を高速に走行することになり、Ｎ
チャネルFETの場合と同様に、走行時間が短縮される。
チャネル領域に注入される正孔は、得られたエネルギー
に相当する初速度でもってチャネル領域に注入されるこ
とになる。この結果、チャネル領域に注入された正孔
は、チャネル領域全体を高速に走行することになり、Ｎ
チャネルFETの場合と同様に、走行時間が短縮される。
したがって、第１図に示した構造にあっては、チャネ
ル領域に注入されたキャリアは、チャネルの全ての領域
にわたって飽和速度に近い高いドリフト速度で走行する
ことになり、高い動作速度を得ることが可能となる。
ル領域に注入されたキャリアは、チャネルの全ての領域
にわたって飽和速度に近い高いドリフト速度で走行する
ことになり、高い動作速度を得ることが可能となる。
次に、第１図に示したCMOS構造の一製造方法を、第４
図に示す製造工程断面図を参照して説明する。
図に示す製造工程断面図を参照して説明する。
まず、通常用いられているCMOS製造工程と同様にし
て、シリコン基板１にＰ型の不純物及びＮ型の不純物を
導入して、Ｐウェル領域２とＮウェル領域３を隣接して
形成する。その後、選択酸化法によってフィールド酸化
膜４をそれぞれのウェル領域を囲むように形成する。続
いて、フィールド酸化膜４で囲まれた両ウェル領域上に
ゲート酸化膜５を形成する（第４図（ａ））。
て、シリコン基板１にＰ型の不純物及びＮ型の不純物を
導入して、Ｐウェル領域２とＮウェル領域３を隣接して
形成する。その後、選択酸化法によってフィールド酸化
膜４をそれぞれのウェル領域を囲むように形成する。続
いて、フィールド酸化膜４で囲まれた両ウェル領域上に
ゲート酸化膜５を形成する（第４図（ａ））。
次に、ポリシリコン膜14をCVD法により全面に堆積形
成した後、Ｐウェル領域２上に堆積されたポリシリコン
膜14にリン（Ｐ）を、Ｎウェル領域３上に堆積されたポ
リシリコン膜14にボロン（Ｂ）をそれぞれ高濃度にイオ
ン注入する。これにより、Ｐウェル領域２上に高濃度の
Ｎ型ポリシリコン膜を形成し、Ｎウェル領域３上に高濃
度のＰ型ポリシリコン膜を形成する（第２図（ｂ））。
成した後、Ｐウェル領域２上に堆積されたポリシリコン
膜14にリン（Ｐ）を、Ｎウェル領域３上に堆積されたポ
リシリコン膜14にボロン（Ｂ）をそれぞれ高濃度にイオ
ン注入する。これにより、Ｐウェル領域２上に高濃度の
Ｎ型ポリシリコン膜を形成し、Ｎウェル領域３上に高濃
度のＰ型ポリシリコン膜を形成する（第２図（ｂ））。
次にポリシリコン膜14をパターニングして、Ｐウェル
領域２上にゲート酸化膜５を介して高濃度のＮ型ポリシ
リコン膜からなるＮチャネルFETのゲート電極６を形成
する。また、Ｎウェル領域３上にゲート酸化膜５を介し
て高濃度のＰ型ポリシリコン膜からなるＰチャネルFET
のゲート電極11を形成する（第４図（ｃ））。
領域２上にゲート酸化膜５を介して高濃度のＮ型ポリシ
リコン膜からなるＮチャネルFETのゲート電極６を形成
する。また、Ｎウェル領域３上にゲート酸化膜５を介し
て高濃度のＰ型ポリシリコン膜からなるＰチャネルFET
のゲート電極11を形成する（第４図（ｃ））。
次に、後酸化を行い、それぞれのゲート電極6,11を被
覆するように後酸化膜７を形成する。その後、それぞれ
のFETのソース領域及びドレイン領域を形成しようとす
るＰウェル領域２及びＮウェル領域３上の酸化膜５をエ
ッチングして除去する（第４図（ｄ））。
覆するように後酸化膜７を形成する。その後、それぞれ
のFETのソース領域及びドレイン領域を形成しようとす
るＰウェル領域２及びＮウェル領域３上の酸化膜５をエ
ッチングして除去する（第４図（ｄ））。
次に、それぞれのゲート電極6,11の両側のＰウェル領
域２及びＮウェル領域３上に、MBE法あるいはMOCVD法に
より低不純物濃度のGaAsをエピタキシャル成長させる。
その後、Ｐウェル領域２上に成長形成されたGaAsにＮ型
の不純物となるシリコン（Si）を高濃度にイオン注入
し、Ｎウェル領域３上に成長形成されたGaAsにはＰ型の
不純物となるベリリウム（Be）を高濃度にイオン注入す
る。これにより、ゲート電極６の両側のＰウェル領域２
上に、ＮチャネルFETのソース領域及びドレイン領域と
なる高濃度のＮ型GaAs膜８が形成され、ゲート電極11両
側のＮウェル領域３上に、ＰチャネルFETのソース領域
及びドレイン領域となる高濃度のＰ型GaAs膜12が形成さ
れる（第４図（ｅ））。
域２及びＮウェル領域３上に、MBE法あるいはMOCVD法に
より低不純物濃度のGaAsをエピタキシャル成長させる。
その後、Ｐウェル領域２上に成長形成されたGaAsにＮ型
の不純物となるシリコン（Si）を高濃度にイオン注入
し、Ｎウェル領域３上に成長形成されたGaAsにはＰ型の
不純物となるベリリウム（Be）を高濃度にイオン注入す
る。これにより、ゲート電極６の両側のＰウェル領域２
上に、ＮチャネルFETのソース領域及びドレイン領域と
なる高濃度のＮ型GaAs膜８が形成され、ゲート電極11両
側のＮウェル領域３上に、ＰチャネルFETのソース領域
及びドレイン領域となる高濃度のＰ型GaAs膜12が形成さ
れる（第４図（ｅ））。
最後に、層間絶縁膜９を堆積形成した後、Ｎ型GaAs膜
８及びＰ型GaAs膜12上の層間絶縁膜にコンタクトホール
を開口形成する。続いて、コンタクトホールにそれぞれ
のFETのソース電極及びドレイン電極となるAu/Ge/Ni合
金の電極10,13をリフトオフ法により形成し、第１図に
示すCMOS構造のFETが完成する（第４図（ｆ））。
８及びＰ型GaAs膜12上の層間絶縁膜にコンタクトホール
を開口形成する。続いて、コンタクトホールにそれぞれ
のFETのソース電極及びドレイン電極となるAu/Ge/Ni合
金の電極10,13をリフトオフ法により形成し、第１図に
示すCMOS構造のFETが完成する（第４図（ｆ））。
なお、ソース領域だけをGaAs膜で形成する場合には、
まず、第４図（ｄ）に示した工程後、ソース領域となる
GaAs膜とドレイン領域となるシリコン膜をそれぞれ別々
に形成し、Ｎチャネル及びＰチャネルFETのソース領域
となるGaAs膜には、上記したと同様の不純物を導入し、
ＮチャネルFETのドレイン領域となるシリコン膜には例
えばリンの不純物を導入し、ＰチャネルFETのドレイン
領域となるシリコン膜には例えばボロンの不純物を導入
すればよい。
まず、第４図（ｄ）に示した工程後、ソース領域となる
GaAs膜とドレイン領域となるシリコン膜をそれぞれ別々
に形成し、Ｎチャネル及びＰチャネルFETのソース領域
となるGaAs膜には、上記したと同様の不純物を導入し、
ＮチャネルFETのドレイン領域となるシリコン膜には例
えばリンの不純物を導入し、ＰチャネルFETのドレイン
領域となるシリコン膜には例えばボロンの不純物を導入
すればよい。
また、この発明は、上記実施例に限ることはなく、チ
ャネル領域を形成するシリコンよりも禁制帯幅の広い半
導体材料として、例えばGaPを用いてソース領域を形成
するようにしてもよい。
ャネル領域を形成するシリコンよりも禁制帯幅の広い半
導体材料として、例えばGaPを用いてソース領域を形成
するようにしてもよい。
［発明の効果］ 以上説明したように、この発明は、ソース領域とチャ
ネル領域とのヘテロ界面にソース領域側のエネルギーポ
テンシャルの高い不連続なバンド構造を形成するように
したので、ソース領域からチャネル領域に注入されるキ
ャリアは、飽和速度に近い速い初速度でチャネル領域に
注入されて、チャネルの全領域にわたって飽和速度に近
いドリフト速度で走行することが可能となる。これによ
り、動作速度の向上を図ったFETを提供することができ
る。
ネル領域とのヘテロ界面にソース領域側のエネルギーポ
テンシャルの高い不連続なバンド構造を形成するように
したので、ソース領域からチャネル領域に注入されるキ
ャリアは、飽和速度に近い速い初速度でチャネル領域に
注入されて、チャネルの全領域にわたって飽和速度に近
いドリフト速度で走行することが可能となる。これによ
り、動作速度の向上を図ったFETを提供することができ
る。
第１図はこの発明の一実施例に係る半導体装置の構造を
示す断面図、第２図及び第３図は第１図に示す装置にお
けるバンド構造を示す図、第４図は第１図に示す装置の
一製造方法を示す工程断面図、第５図は従来の半導体装
置におけるバンド構造を示す図である。 １……シリコン基板、２……Ｐウェル領域、 ３……Ｎウェル領域、４……フィールド酸化膜 ５……ゲート酸化膜、６……ゲート電極、 ７……後酸化膜、８……Ｎ型GaAs膜、 ９……層間絶縁膜、10……電極、11……ゲート電極、 12……Ｐ型GaAs膜、13……電極。
示す断面図、第２図及び第３図は第１図に示す装置にお
けるバンド構造を示す図、第４図は第１図に示す装置の
一製造方法を示す工程断面図、第５図は従来の半導体装
置におけるバンド構造を示す図である。 １……シリコン基板、２……Ｐウェル領域、 ３……Ｎウェル領域、４……フィールド酸化膜 ５……ゲート酸化膜、６……ゲート電極、 ７……後酸化膜、８……Ｎ型GaAs膜、 ９……層間絶縁膜、10……電極、11……ゲート電極、 12……Ｐ型GaAs膜、13……電極。
Claims (4)
- 【請求項１】半導体基板に所定距離だけ離間して形成さ
れた一対の高濃度不純物領域からなるソース領域及びド
レイン領域と、この両領域間の半導体基板中に形成され
るチャネル領域上に絶縁膜を介して形成されたゲート電
極とを備えた半導体装置において、 前記ソース領域を形成する高濃度不純物領域は、この領
域を形成する半導体物質の禁制帯幅が前記チャネル領域
を形成する半導体物質の禁制帯幅よりも広いことで、キ
ャリアに初速度を与えて走行時間がチャネル領域全体に
わたって短縮されることを特徴とする半導体装置。 - 【請求項２】前記チャネル領域にはＰ型のチャネルが形
成されることを特徴とする請求項１記載の半導体装置。 - 【請求項３】半導体基板に所定距離だけ離間して形成さ
れた一対の高濃度不純物領域からなるソース領域及びド
レイン領域と、この両領域間の半導体基板中に形成され
るチャネル領域上に絶縁膜を介して形成されたゲート電
極とを備えた半導体装置において、 前記ソース領域を形成する高濃度不純物領域を形成する
半導体物質の伝導帯のエネルギー準位がチャネル領域を
形成する半導体物質の伝導帯のエネルギー準位よりも高
いことか、もしくは前記ソース領域を形成する高濃度不
純物領域を形成する半導体物質の価電子帯のエネルギー
準位がチャネル領域を形成する半導体物質の価電子帯の
エネルギー準位よりも低いことで、キャリアに初速度を
与えて走行時間がチャネル領域全体にわたって短縮され
ることを特徴とする半導体装置。 - 【請求項４】前記ドレイン領域端、前記チャネル領域、
及び前記ソース領域端は、略直線上にあることを特徴と
する請求項1,2又は３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1150412A JP2760576B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1150412A JP2760576B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0318062A JPH0318062A (ja) | 1991-01-25 |
| JP2760576B2 true JP2760576B2 (ja) | 1998-06-04 |
Family
ID=15496382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1150412A Expired - Fee Related JP2760576B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2760576B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3305197B2 (ja) * | 1995-09-14 | 2002-07-22 | 株式会社東芝 | 半導体装置 |
| KR100485690B1 (ko) * | 2002-10-26 | 2005-04-27 | 삼성전자주식회사 | 모스 트랜지스터 및 그 제조방법 |
| US9299560B2 (en) * | 2012-01-13 | 2016-03-29 | Applied Materials, Inc. | Methods for depositing group III-V layers on substrates |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63252478A (ja) * | 1987-04-09 | 1988-10-19 | Seiko Instr & Electronics Ltd | 絶縁ゲ−ト型半導体装置 |
-
1989
- 1989-06-15 JP JP1150412A patent/JP2760576B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0318062A (ja) | 1991-01-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |