JP3351691B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は微細な構造を有する
半導体装置に関する。

【０００２】

【従来の技術】シリコンの単結晶を基本材料に用いたさ
まざまな半導体素子は広く一般に使われている。これら
半導体素子の高性能化には，材料中を走行する電子の走
行速度（移動度）を高めることが有効な手段のーつであ
る。シリコン結晶中の電子の移動度の上限値は物性的要
因で決まるものであり構造によりそれを向上させること
はできない。しかし近年、本来のシリコン結晶に対し
て、歪みを持つシリコン結晶中では電子の移動度が高め
られることが報告されている。

【０００３】シリコン結晶に歪みを持たせる手段とし
て、シリコン結晶とはわずかに格子定数が異なる結晶を
用意し、そのうえに臨界膜厚より薄いシリコン層を薄膜
成長技術により作成する方法が一般にとられている。具
体的にはシリコンより格子定数がわずかに大きい結晶と
してＧｅ組成が３０％程度のＳｉＧｅ混晶層（この場合
ＳｉＧｅ結晶の格子定数はＳｉ結晶の格子定数より約
１．２％大きい）を用意し、そのうえに厚さ１００ｎｍ
以下のシリコン薄膜層を形成することにより得る。ここ
で工業的に量産され、安価で品質の優れたＳｉＧｅ結晶
基板を入手することは困難であるため、通常はシリコン
ウェハを基板に用い、この上に充分厚い（臨界膜厚より
厚い）ＳｉＧｅを形成することによりＳｉよりわずかに
格子定数の大きな結晶を得ている。

【０００４】このようにして作成したＳｉ層には引っ張
り歪が印加され、電子の移動度が向上するばかりか、引
っ張り歪の効果により伝導帯のポテンシャル位置がＳｉ
Ｇｅ層と比べ低い位置に移動するため電子の蓄積がしや
すくなるという利点も生ずる。この特性を利用してｎ型
のＭＯＳＦＥＴやＨＥＭＴを試作した例がある。一方、
正孔の移動度を向上させるためには上述の様に作成した
引っ張り歪を含むＳｉ層より圧縮歪を持つＳｉＧｅ層を
用いた方が有利である。すなわちこの場合は歪緩和を起
こしていないＳｉＧｅ層が必要となる。

【０００５】このように結晶の歪を利用して正孔の移動
度を増大したｐ型ＭＯＳＦＥＴ（或いはＨＥＭＴ）を作
成するには、ｎ型ＭＯＳＦＥＴ（ＨＥＭＴ）を作成する
場合とは異なる薄膜層構造（変調ドープ構造）が要求さ
れる。すなわちｎ型・ｐ型両方のＦＥＴを組み込んだＣ
ＭＯＳを作成するためには両者に適した積層構造を別々
に作る必要がある。このため従来のへテロ素子では集積
化に大きな課題があった。

【０００６】

【発明が解決しようとする課題】本発明は、歪の効果に
より移動度が増大した系を用いて、ｐ型及びｎ型のＭＯ
ＳＦＥＴを同時に作成可能とする構造を提供することを
目的とする。

【０００７】

【課題を解決するための手段】本発明は、上記の課題を
解決するために次のような手段を講じた。本発明の骨子
は、歪を内包するＳｉ及びＳｉＧｅ層を積層した上でト
レンチ或いはメサ面を形成し当該トレンチ或いはメサ面
にゲート酸化膜を構成することである。

【０００８】本発明の第１局面に係る半導体装置は、第
１の禁制帯幅を有する第１の半導体層と前記第１の禁制
帯幅より狭い禁制帯幅を有する第２の半導体層とを積層
して形成され、前記第２の半導体層の伝導帯のエネルギ
ー準位が前記第１の半導体層の伝導帯の準位より低く、
前記第２の半導体層の価電子帯のエネルギー準位が前記
第１の半導体層の価電子帯のエネルギー準位より低いバ
ンド構造を有するか、或いは、前記第２の半導体層の伝
導帯のエネルギー準位が前記第１の半導体層の伝導帯の
準位より高く、かつ前記第２の半導体層の価電子帯のエ
ネルギー準位が前記第１の半導体層の価電子帯のエネル
ギー準位より高いバンド構造を有する超格子と、前記超
格子が積層される面方位とは異なる面方位であって、前
記超格子の端面が露出する面に絶縁膜を介して形成され
るゲート電極と、前記ゲート電極によって前記超格子の
端面付近に形成されるチャネルを挟むようにして形成さ
れたソースおよびドレイン電極とを有する電界効果トラ
ンジスタと、を具備し、前記ゲート電極に印加する電圧
に応じて、前記電界効果トランジスタは、前記超格子の
前記第１の半導体層の前記端面付近にチャネルが形成さ
れる第１導電型の電界効果トランジスタとして動作し、
又は前記超格子の前記第２の半導体層の前記端面付近に
チャネルが形成される第１導電型とは異なる第２導電型
の電界効果トランジスタとして動作することを特徴とす
る。

【０００９】本発明の第２局面に係る半導体装置は、第
１の禁制帯幅を有する第１の半導体層と前記第１の禁制
帯幅より狭い禁制帯幅を有する第２の半導体層とを積層
して形成され、前記第２の半導体層の伝導帯のエネルギ
ー準位が前記第１の半導体層の伝導帯の準位より低く、
前記第２の半導体層の価電子帯のエネルギー準位が前記
第１の半導体層の価電子帯のエネルギー準位より低いバ
ンド構造を有するか、或いは、前記第２の半導体層の伝
導帯のエネルギー準位が前記第１の半導体層の伝導帯の
準位より高く、かつ前記第２の半導体層の価電子帯のエ
ネルギー準位が前記第１の半導体層の価電子帯のエネル
ギー準位より高いバンド構造を有する超格子を備え、前
記超格子が積層される面方位とは異なる面方位であっ
て、前記超格子の端面が露出する面に絶縁膜を介して形
成されるゲート電極と、前記ゲート電極によって前記超
格子の端面付近に形成されるチャネルを挟むようにして
形成されたソースおよびドレイン電極とを有し、前記超
格子を形成する前記第１の半導体層及び前記第２の半導
体層のうち伝導帯のエネルギーポテンシャルが低い半導
体層に電子を蓄積することによりチャネルを形成する第
２導電型の電界効果トランジスタと、前記超格子が積層
される面方位とは異なる面方位であって、前記超格子の
端面が露出する面に絶縁膜を介して形成されるゲート電
極と、前記ゲート電極によって前記超格子の端面付近に
形成されるチャネルを挟むようにして形成されたソース
およびドレイン電極とを有し、前記超格子を形成する半
導体層のうち価電子帯のエネルギーポテンシャルが低い
半導体層にホールを蓄積することによりチャネルを形成
する第１導電型の電界効果トランジスタとを複合形成し
たことを特徴とする。

【００１０】本発明の半導体装置の好ましい実施態様
は、以下の通りである。 （１） 第１局面及び第２局面において、第１の半導体
層がシリコン或いはシリコンとゲルマニウムの混晶結晶
からなり、第２の半導体層が第１の半導体層よりゲルマ
ニウム含有率が高いシリコンとゲルマニウムの混晶或い
はゲルマニウムから成ること。

【００１１】 （２） （１）において、第１の半導体層が引っ張り歪
を内包するシリコン或いはシリコンとゲルマニウムの混
晶結晶からなり、第２の半導体層が第１の半導体層より
ゲルマニウム含有率が高いシリコンとゲルマニウムの混
晶或いはゲルマニウムであって、圧縮歪を内包する材料
から成ること。（３） 第１局面及び第２局面において、前記第１導電
型の電界効果トランジスタはｐ型であり、前記第２導電
型の電界効果トランジスタはｎ型であること。

【００１２】また、本発明においては、上記の半導体装
置を次の手順で作成することができる。まず、半導体基
板に格子定数の異なる材料を積層して、超格子構造を形
成する。その後、超格子部分を貫通するように、トレン
チを形成する。このトレンチの壁面にゲート酸化膜を形
成した後に、ゲート部（電極）を形成する。この場合に
おいて、トレンチの代わりにメサを形成する場合には、
エッチングにより超格子面を露出させる。なお、ショッ
トキーゲート構造の場合には、ゲート酸化膜は不要であ
る。

【００１３】上記のように、本発明によれば、歪を内包
するＳｉ及びＳｉＧｅ層を積層した上で、トレンチ或い
はメサ面にゲート酸化膜を形成することにより、歪Ｓｉ
層では電子移動度の増大が、また歪ＳｉＧｅ層では正孔
移動度の増大が得られる。

【００１４】

【発明の実施の形態】図面を参照して本発明の実施の形
態を説明する。図１は、本発明に係る半導体装置の第１
の実施形態の模式図である。本発明では、シリコン基板
上にＳｉ層とＳｉＧｅ層を積層した構造を持つ薄膜エピ
層（図示せず）を含む基板にトレンチ１０を形成し、前
記トレンチ１０の側面を酸化して、酸化膜１１を形成し
て、ゲート酸化膜を形成する。トレンチ１０の両端には
イオン注入によりソース１２及びドレイン１３部が形成
されている。なお、図１ではゲート電極及び前記トレン
チ１０を挟んでソース１２及びドレイン１３部に対向し
て形成されるソース及びドレイン電極を省略している。

【００１５】図２（ａ）〜（ｃ）は、本発明に係る半導
体装置（ＭＯＳＦＥＴ）の第１の実施形態の断面図及び
平面図である。図２（ａ）に示すように、Ｓｉ及びＳｉ
Ｇｅ層からなる超格子層２１を含み表面から例えば１０
０ｎｍの深さまでトレンチ２０を形成し、その後、トレ
ンチ２０の側壁に酸化膜２２を形成して、ゲート酸化膜
とする。酸化膜２２の形成後にドーパントを添加した低
抵抗多結晶シリコン２３によりトレンチ２０を埋め込み
ゲート電極としている。図２（ｂ）において１つのトレ
ンチ２０を挟んで２つのソース２４及びドレイン２５が
形成されているが、図２（ｃ）に示すように、２つのソ
ース（或いはドレイン）がつながるようにイオン注入の
領域を設定することも可能である。なお、図２に示すＭ
ＯＳＦＥＴの作成手順としてはあらかじめイオン注入に
よりソース・ドレイン領域を規定しておいてから、トレ
ンチ２０を形成することが望ましい。

【００１６】図３は、シリコン基板上に形成するＳｉＧ
ｅ／Ｓｉの積層構造の断面図を示す。（１００）Ｓｉ基
板３１上にＧｅ組成３０％のＳｉＧｅ層（ＳｉＧｅ、Ｘ
＝０．３）３２を厚さ２μｍ成長する。このとき基板の
Ｓｉ層と薄膜成長するＳｉＧｅ層は格子定数が異なるた
め、ＳｉＧｅ層に歪が生ずる。しかし厚さが２μｍと厚
い場合はＳｉＧｅ層は格子歪を蓄積しきれなくなり、Ｓ
ｉ／ＳｉＧｅ界面に転移を発生して歪を緩和する。その
結果ＳｉＧｅ（Ｘ＝０．３）層はＳｉ結晶より大きな格
子定数を有する。なお、ここでＳｉＧｅ（Ｘ＝０．３）
層の厚さが２μｍと厚ければ、その上に成長するＳｉ層
或いは異なる組成のＳｉＧｅ層に転移が伝搬する可能性
は少なくなる。格子緩和したＳｉＧｅ（Ｘ＝０．３）層
の上に更に厚さ１０ｎｍのＳｉ層３３及び厚１０ｎｍの
ＳｉＧｅ（Ｘ＝０．５）層３４を３周期積層し、最土層
には厚さ５ｎｍのＳｉ層３５が形成してある。

【００１７】図３の構造を持つ超格子層がどのようなバ
ンド構造を有するかという点ついて図４を用いて説明す
る。図４（ａ）は（１００）Ｓｉ層上に格子緩和したＳ
ｉＧｅ（Ｘ＝０．３）層を形成し、その上に更に任意の
Ｇｅ組成の歪ＳｉＧｅ（或いはＳｉ）層を積層したとき
の価電子帯と伝導帯のエネルギー位置を示す。ここで価
電子帯のエネルギー位置はＥｖで、伝導帯のエネルギー
のうち基板に垂直方向のバレーがΔ（２）、基板に水平
方向のバレーがΔ（４）で示されている。価電子帯側は
Ｇｅ組成３０％の層の上にＧｅ組成５０％の圧縮歪を持
つＳｉＧｅ層を積層した場合も、或いはＧｅを含まない
引っ張り歪を持つＳｉ層を積層した場合もバンド不連続
が生ずる。一方、伝導帯側は電子はバンドの下端から蓄
積されるため引っ張り歪を持つＳｉ層を積層した場合は
バンド不連続が生ずるのに対して、Ｇｅ組成５０％で圧
縮歪を持つＳｉＧｅ層を積層した場台はバンド不連続は
ほとんど生じないことがわかる。

【００１８】図４（ｂ）は図３に示す積層構造のバンド
図を示す。大きな格子定数に緩和した厚いＳｉＧｅ（Ｘ
＝０．３）層の上にそれより格子定数の小さな薄いＳｉ
及び格子定数の大きなＳｉＧｅ（Ｘ＝０．５）層が積層
してあるため、この積層された薄膜層にはそれそれ引っ
張りと圧縮歪とが蓄えられる。先に説明したとおり、こ
の構成で電子に対してはＳｉ層が量子井戸層となり、Ｓ
ｉＧｅ層はバリア層として機能する。他方、正孔に対し
てはＳｉＧｅ層が量子井戸層となりＳｉ層はバリア層と
なる。すなわち、伝導帯側ではＳｉ層に電子が蓄積され
易くなり、荷電子帯ではＳｉＧｅ層に正孔が蓄えられ易
くなるタイプＩＩと呼ばれる超格子構造となる。

【００１９】図５（ａ）及び図５（ｂ）は、図３に示す
薄膜構造にトレンチ２０を形成し、更にトレンチ２０壁
面にゲート酸化膜を形成してゲート電極に正（図５
（ａ））或いは負（図５（ｂ））の電圧を印加したとき
のゲート近傍のバンドの変形を模式的に示したものであ
る。正の電圧を印加した場合はＳｉ層に電子が蓄積さ
れ、一方、負の電圧を印加した場台はＳｉＧｅ（Ｘ＝
０．５）層に正孔が蓄積される事が分かる。

【００２０】上記のようにして同一の積層薄膜構造から
ｐ型、ｎ型のＭＯＳＦＥＴを容易に形成することができ
る。図６は、本発明に係る半導体装置の第２の実施形態
を示す図であって、複数のトレンチ２０を作りｐ型、ｎ
型のＭＯＳＦＥＴを同時に作成した例を示す。図６にお
いて、図２と同じ部分には、同じ符号を付し、詳細な説
明は省略する。なお、図６（ａ）は断面図、図６（ｂ）
は、平面図である。図６において、図５で示したように
ｐ型に於ける正孔の蓄積される層と、ｎ型に於ける電子
の蓄積される層が異なるために、ｐ型用トレンチ２０と
ｎ型用トレンチ２０の位置を近づけた場合でも両者の電
位差により絶縁破壊が生する確率を小さくすることが可
能である。すなわち、より小さな領域にｐ型、ｎ型のＭ
ＯＳＦＥＴを作成することが可能となり集積度の高い回
路を作成することが可能となる。

【００２１】また、この構成では、歪結晶をチャネルと
するために高い電子（或いは正孔）の移動度が得られる
が、その効果に加えて、次のような効果により更に高速
動作の素子を提供することができる。すなわち、それぞ
れの層に蓄えられたキャリアはポテンシャルバリアで囲
まれた狭い領域に閉じこめられているために図１或いは
図２（ｂ）に於けるソースからドレインの方向に対して
量子細線が形成される。その結果チャネル内の電子或い
は正孔の散乱確率を低くすることができるためより高速
動作のＭＯＳＦＥＴが形成可能となる。

【００２２】図７は、本発明に係る半導体装置の第３の
実施形態を示す断面図（ａ）及び平面図（ｂ）であっ
て、ゲート形成をトレンチ２０ではなく、メサ面で行っ
た例を示す。Ｓｉ／ＳｉＧｅ系超格子層７１を形成した
基板にメサエッチングを施し、超格子面を露出させたの
ち前面を酸化膜７２で覆う。更に低抵抗多結晶シリコン
層７３を堆積し、ゲート領域を残して取り除き、最後に
ソース７４及びドレイン７５部を形成する。これらの手
順は通常のＭＯＳＦＥＴ作成工程と同様である。この構
成ではメサの両端にｐ型、及びｎ型ＭＯＳＦＥＴを形成
することができる。ここで、Ｓｉ／ＳｉＧｅ薄膜層の繰
り返し周期は多いほど量子細線の数が多くなりチャネル
の効率は高くなるが、積層した厚さが歪が解放される厚
さ以下に設計する必要がある。また、ＳＯＩ基板を用い
て歪緩和ＳｉＧｅ層の厚さを薄くすることも可能であ
る。

【００２３】図７においてメサ面に露出したＳｉＧｅ層
を直接酸化してゲート酸化膜とする場合に、ＳｉＧｅの
酸化膜の品質に注意する必要がある。メサ面を露出させ
た後にＳｉ層を５ｎｍ程度の厚さで堆積し該Ｓｉ層を酸
化することにより、ゲート酸化膜を形成する方法が有効
である。これはトレンチ２０の場合も同様である。

【００２４】以上、本実施形態ではＳｉ／ＳｉＧｅ系材
料を例におこなったが、この材料以外にもバンドダイヤ
グラムが同様の組み台わせになる化合物半導体材料を用
いても同様の効果は得られる。例えばＧａＡｓ／ＩｎＧ
ａＡｓ系のようにバンド不連続がＳｉ／ＳｉＧｅ系同様
にタイプＩＩになる材料の組み合わせであれば同様の効
果が得られる。またＡｌＧａＡｓｌＧａＡｓ系のように
バンド不連続がタイプＩになる組み合わせではｐ型及び
ｎ型ＭＯＳＦＥＴのキャリアが蓄積される層はいずれも
バンドギャッブが狭い材料の層となる。この場合も本発
明の効果がほぼ同様に得られる。またこれまでゲート部
分を構成する方法としてＭＯＳ構造を利用した例を示し
たが、ショットキーゲートや接合ゲート構造でも同様な
効果が得られる。

【００２５】図８は、本発明に係る半導体装置の第４の
実施形態を示す断面図であって、ＧａＡｓとＡｌＧａＡ
ｓ（Ａｌ組成Ｘ＝０．３）の超格子層８１を積層し、メ
サエッチングで超格子層の端面を露出させた後、更にＡ
ｌＧａＡｓ（Ａｌ組成Ｘ＝０．３）からなるゲート層８
２を積層して構成した素子の模式図を示す。この層（ゲ
ート層）に正或いは負の電圧を印加することによりＧａ
Ａｓ層にホールを蓄積したり或いは電子を蓄積すること
が可能である。この原理によりｐ型及びｎ型のＨＥＭＴ
を同時に作り込むことができる。

【００２６】なお、本実施形態ではゲート層はドーパン
トを添加していないが素子の極性にあわせてｐ及びｎ型
のドーパントを添加することも有効である。ここでメサ
エッチングした部分にゲート部を成長するにあたり厚さ
１ｎｍ以下のＧａＡｓ層をあらかじめ成長した後にＡｌ
ＧａＡｓ層を連続的に形成することも良質な界面を得る
上で有効である。

【００２７】更に、図８と類似の構成で引っ張り歪を持
つＳｉと圧縮歪を持つＳｉＧｅの組み合わせによる素子
作成も可能である。例えば超格子としてＳｉとＧｅ組成
３０％のＳｉＧｅを用い、ゲート層にＧｅ組成１５％の
ＳｉＧｅを用いる。この時、超格子層のうちＳｉ層では
伝導帯の位置がゲート層より低くなり電子を蓄積しやす
くなり、ＳｉＧｅ層では価電子帯の位置がゲート層より
高くなりホールを蓄積しやすくなる。

【００２８】また、上記の実施形態においては、超格子
層を積層してからメサエッチングにより端面を露出させ
て、メサを形成したが、選択成長法により、メサを形成
し、その後超格子層を露出させるようにしても良い。

【００２９】次に、本発明によりＣＭＯＳの基本回路で
あるＣＭＯＳインバータ回路とトランスミッション回路
を作成した例を説明する。図９は、ＣＭＯＳインバータ
回路の模式図を示す。このＣＭＯＳインバータ回路は、
ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴの組合せからな
り、両者のゲートを共通化し、更に、ドレイン側を短絡
した回路となっている。この回路を本発明により作成し
た場合の模式図を図１０に示す。

【００３０】図１０（ａ）は、素子の模式断面図を示
す。同図において、Ｓｉ／ＳｉＧｅ系超格子層を含む基
板にメサ溝を形成し、超格子層の端面を露出させた後
に、メサ溝の両側面にそれぞれｐ型及びｎ型ＭＯＳＦＥ
Ｔを形成する。この時あらかじめそれぞれのＭＯＳＦＥ
Ｔのソース・ドレインに対応する部分には、イオン注入
によりドーパントを添加しておく。すなわち、ｎ型ＭＯ
ＳＦＥＴに対応する場合は、ｎ型ドーパントを、ｐ型Ｍ
ＯＳＦＥＴに対応する場合はｐ型ドーパントを添加す
る。このように、ソース・ドレイン位置にあらかじめ添
加するドーパントの種類でＭＯＳＦＥＴの極性を制御す
ることができる。ドーパントのイオン注入は、メサ溝形
成後でも、或いは形成前でも構わない。

【００３１】図１０（ｂ）は、作成したＣＭＯＳＦＥＴ
の平面図を示す。同図において、ｐ型及びｎ型ＭＯＳＦ
ＥＴのゲート電極を共通化して、更に、ドレイン電極を
結びつける構成にすることにより、ＣＭＯＳインバータ
回路の作成が可能である。

【００３２】図１１は、ＣＭＯＳトランスミッション回
路の模式図を示す。この回路では、ｐ型及びｎ型ＭＯＳ
ＦＥＴのソース及びドレインが、それぞれ短絡されてい
る。この回路を本発明により作成した場合の模式図を図
１２（ａ）及び図１２（ｂ）に示す。同図において、イ
ンバータ回路の例と同様にメサ溝の両端面にＦＥＴを形
成している。作成手順は、上記のインバータ回路と同様
である。図１２（ｂ）に示すとおり、ゲート電極を独立
させ、ソース及びドレイン電極をそれぞれ短絡すること
により、トランスミッション回路の作成が可能である。

【００３３】上記のように、本発明を利用して、高速動
作が可能なＣＭＯＳＦＥＴを容易に作成することが可能
となる。本発明は、上記の発明の実施の形態に限定され
るものではなく、本発明の要旨を変更しない範囲で種々
変形して実施できるのは勿論である。

【００３４】

【発明の効果】以上詳述したように、本発明によれば、
量子効果を応用した高移動度の電子（或いは正孔）をチ
ャネル領域に蓄積させＭＯＳＦＥＴに応用することがで
きる。加えて、ｐ型及びｎ型の両方のＦＥＴを比較的簡
便な手段でかつ微細に作り込むことが可能となる。ま
た、歪の効果により移動度が増大した系を用いて、ｐ型
及びｎ型のＭＯＳＦＥＴを同時に作成可能とする構造を
提供することができる。

【図面の簡単な説明】

【図１】 本発明に係る半導体装置の第１の実施形態の
模式図。

【図２】 本発明に係る半導体装置（ＭＯＳＦＥＴ）の
第１の実施形態の断面図及び平面図。

【図３】 シリコン基板上に形成するＳｉＧｅ／Ｓｉの
積層構造の断面図。

【図４】 超格子層のバンド構造を説明するための図。

【図５】 本発明に係る半導体装置のゲート電極に正ま
たは負の電圧を印加した場合のバンド変形を示す図。

【図６】 本発明に係る半導体装置の第２の実施形態を
示す図。

【図７】 本発明に係る半導体装置の第３の実施形態を
示す図。

【図８】 本発明に係る半導体装置の第４の実施形態を
示す図。

【図９】 ＣＭＯＳインバータ回路の模式図。

【図１０】 図９のＣＭＯＳインバータ回路を本発明に
より作成した場合の模式図。

【図１１】 ＣＭＯＳトランスミッション回路の模式
図。

【図１２】 図１１のＣＭＯＳトランスミッション回路
を本発明により作成した場合の模式図。

【符号の説明】

１０、２０…トレンチ １１、２２、７２…酸化膜 １２、２４、７４…ソース １３、２５、７５…ドレイン ２１、７１、８１…超格子層 ２３、７３…低抵抗多結晶シリコン（ゲート電極） ８２…ゲート層 ２６…チャネル ３１…Ｓｉ基板 ３２、３４…ＳｉＧｅ層 ３３、３５…Ｓｉ層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/812 (56)参考文献 特開 平６−177375（ＪＰ，Ａ) 特開 平６−112491（ＪＰ，Ａ) 特開 昭62−61367（ＪＰ，Ａ) 特開 昭61−230374（ＪＰ，Ａ) 特開 昭62−61365（ＪＰ，Ａ) 特開 昭62−61366（ＪＰ，Ａ) 特開 昭63−17562（ＪＰ，Ａ) 特開 昭62−143475（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 29/80 H01L 21/336

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 第１の禁制帯幅を有する第１の半導体層
   と前記第１の禁制帯幅より狭い禁制帯幅を有する第２の
   半導体層とを積層して形成され、前記第２の半導体層の
   伝導帯のエネルギー準位が前記第１の半導体層の伝導帯
   の準位より低く、前記第２の半導体層の価電子帯のエネ
   ルギー準位が前記第１の半導体層の価電子帯のエネルギ
   ー準位より低いバンド構造を有するか、或いは、前記第
   ２の半導体層の伝導帯のエネルギー準位が前記第１の半
   導体層の伝導帯の準位より高く、かつ前記第２の半導体
   層の価電子帯のエネルギー準位が前記第１の半導体層の
   価電子帯のエネルギー準位より高いバンド構造を有する
   超格子と、 前記超格子が積層される面方位とは異なる面方位であっ
   て、前記超格子の端面が露出する面に絶縁膜を介して形
   成されるゲート電極と、前記ゲート電極によって前記超
   格子の端面付近に形成されるチャネルを挟むようにして
   形成されたソースおよびドレイン電極とを有する電界効
   果トランジスタと、を具備し、 前記ゲート電極に印加する電圧に応じて、前記電界効果
   トランジスタは、前記超格子の前記第１の半導体層の前
   記端面付近にチャネルが形成される第１導電型の電界効
   果トランジスタとして動作し、又は前記超格子の前記第
   ２の半導体層の前記端面付近にチャネルが形成される第
   １導電型とは異なる第２導電型の電界効果トランジスタ
   として動作 することを特徴とする半導体装置。
2. 【請求項２】 第１の禁制帯幅を有する第１の半導体層
   と前記第１の禁制帯幅より狭い禁制帯幅を有する第２の
   半導体層とを積層して形成され、前記第２の半導体層の
   伝導帯のエネルギー準位が前記第１の半導体層の伝導帯
   の準位より低く、前記第２の半導体層の価電子帯のエネ
   ルギー準位が前記第１の半導体層の価電子帯のエネルギ
   ー準位より低いバンド構造を有するか、或いは、前記第
   ２の半導体層の伝導帯のエネルギー準位が前記第１の半
   導体層の伝導帯の準位より高く、かつ前記第２の半導体
   層の価電子帯のエネルギー準位が前記第１の半導体層の
   価電子帯のエネルギー準位より高いバンド構造を有する
   超格子を備え、 前記超格子が積層される面方位とは異なる面方位であっ
   て、前記超格子の端面が露出する面に絶縁膜を介して形
   成されるゲート電極と、前記ゲート電極によって前記超
   格子の端面付近に形成されるチャネルを挟むようにして
   形成されたソー スおよびドレイン電極とを有し、 前記超
   格子を形成する前記第１の半導体層及び前記第２の半導
   体層のうち伝導帯のエネルギーポテンシャルが低い半導
   体層に電子を蓄積することによりチャネルを形成する第
   ２導電型の電界効果トランジスタと、前記超格子が積層
   される面方位とは異なる面方位であって、前記超格子の
   端面が露出する面に絶縁膜を介して形成されるゲート電
   極と、前記ゲート電極によって前記超格子の端面付近に
   形成されるチャネルを挟むようにして形成されたソース
   およびドレイン電極とを有し、前記超格子を形成する半
   導体層のうち価電子帯のエネルギーポテンシャルが低い
   半導体層にホールを蓄積することによりチャネルを形成
   する第１導電型の電界効果トランジスタとを複合形成し
   たことを特徴とする半導体装置。
3. 【請求項３】 前記第１の半導体層がシリコン或いはシ
   リコンとゲルマニウムの混晶結晶からなり、前記第２の
   半導体層が第１の半導体層よりゲルマニウム含有率が高
   いシリコンとゲルマニウムの混晶或いはゲルマニウムか
   ら成ることを特徴とする請求項１又は請求項２に記載の
   半導体装置。
4. 【請求項４】 前記第１の半導体層が引っ張り歪を内包
   するシリコン或いはシリコンとゲルマニウムの混晶結晶
   からなり、前記第２の半導体層が第１の半導体層よりゲ
   ルマニウム含有率が高いシリコンとゲルマニウムの混晶
   或いはゲルマニウムであって、圧縮歪を内包する材料か
   ら成ることを特徴とする請求項３記載の半導体装置。
5. 【請求項５】 前記第１導電型の電界効果トランジスタ
   はｐ型であり、前記第２導電型の電界効果トランジスタ
   はｎ型であることを特徴とする請求項１又は請求項２に
   記載の半導体装置。