JPS59207669A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS59207669A JPS59207669A JP8293283A JP8293283A JPS59207669A JP S59207669 A JPS59207669 A JP S59207669A JP 8293283 A JP8293283 A JP 8293283A JP 8293283 A JP8293283 A JP 8293283A JP S59207669 A JPS59207669 A JP S59207669A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電界効果トランジスタの製造方法に関するも
のである。
のである。
電界効果トランジスタとして、こ＼では砒化ガリウムＭ
ＥＳＷ電界効果トランジスタ（以下ＧａＡｓＦＥＴと略
称する）を例に挙げて述べる。
ＥＳＷ電界効果トランジスタ（以下ＧａＡｓＦＥＴと略
称する）を例に挙げて述べる。
この種のＧａＡ、ａ ＦＥＴは、一般にＧａＡｓ５半導
体上に長さ１ミクロン程度のゲート電極を形成した場合
、準ミリ波帯領域での動作が可能であって、超高周波ト
ランジスタ、あるいは超高速集積回路として注目されて
いる。この鼾うンジスタは、半絶縁性ＧａＡｓ基板上に
ｎ型ＧａＡｓ牛導体層をエピタキシャル成長させ、この
ｎｕ牛牛体体層上ショットキ障壁を形成するゲート電極
と、その両側にソース、およびドレインとしてのオーミ
ック電極とを設けた構造となっている。
体上に長さ１ミクロン程度のゲート電極を形成した場合
、準ミリ波帯領域での動作が可能であって、超高周波ト
ランジスタ、あるいは超高速集積回路として注目されて
いる。この鼾うンジスタは、半絶縁性ＧａＡｓ基板上に
ｎ型ＧａＡｓ牛導体層をエピタキシャル成長させ、この
ｎｕ牛牛体体層上ショットキ障壁を形成するゲート電極
と、その両側にソース、およびドレインとしてのオーミ
ック電極とを設けた構造となっている。
こ＼でこのトランジスタにあって、スイッチング時間を
短縮させるためには、ゲート長を短かくし、チャンネル
領域の電子濃度を高くして、トランジスタの相互コンダ
クタンスｇｍｏを大きくすることが必要である。しかし
乍ら、前者のゲート長を短かくすることは、微細加工技
術に限界があって、０．３ミクロン以下のゲート長を得
るのは困難であるとされてお夛、一方、後者のチャネル
領域の電子濃度を高くすると、ゲートのショットキ障壁
の降伏電圧が低くなるので、この電子濃度にも上限があ
って、一般にｅｄ１０１６〜１０１７鋼−３の電子濃度
をもつｎｆｆ１ＧａＡｓ牛導体が用いられている。
短縮させるためには、ゲート長を短かくし、チャンネル
領域の電子濃度を高くして、トランジスタの相互コンダ
クタンスｇｍｏを大きくすることが必要である。しかし
乍ら、前者のゲート長を短かくすることは、微細加工技
術に限界があって、０．３ミクロン以下のゲート長を得
るのは困難であるとされてお夛、一方、後者のチャネル
領域の電子濃度を高くすると、ゲートのショットキ障壁
の降伏電圧が低くなるので、この電子濃度にも上限があ
って、一般にｅｄ１０１６〜１０１７鋼−３の電子濃度
をもつｎｆｆ１ＧａＡｓ牛導体が用いられている。
またｎ型ＧａＡｓ半導体層に直接ソース、およびドレイ
ンのオーミック電極を形成すると、電極のコンタクト抵
抗とソース・ゲート間の半導体層の抵抗とに起因するソ
ース直列抵抗Ｒ，＋ｓによってトランジスタの特性が低
下する。すなわち、トランジスタの相互コンダクタンス
２ｍは、真性トランジスタの相互コンダクタンスＰｍｏ
に対して２ｍ＝ ９ｍｏ／（１＋Ｒａ ｊｌｍｏ ）
で表わされ、大きなソース直列抵抗Ｒｓはトランジスタ
の相互コンダクタンス２ｍを小さくシ、最高スイッチン
グ時間を長くさせることになｐＳＩｐ＃に、ソース・ゲ
ート間の抵抗はｎＷＧａＡａ半導体層が薄い場合、同半
導体層の表面単位による空乏層（以下表面空乏層と略称
する）の影響によって高抵抗になり易く、ソース直列抵
抗Ｒｓの王な原因となっている。
ンのオーミック電極を形成すると、電極のコンタクト抵
抗とソース・ゲート間の半導体層の抵抗とに起因するソ
ース直列抵抗Ｒ，＋ｓによってトランジスタの特性が低
下する。すなわち、トランジスタの相互コンダクタンス
２ｍは、真性トランジスタの相互コンダクタンスＰｍｏ
に対して２ｍ＝ ９ｍｏ／（１＋Ｒａ ｊｌｍｏ ）
で表わされ、大きなソース直列抵抗Ｒｓはトランジスタ
の相互コンダクタンス２ｍを小さくシ、最高スイッチン
グ時間を長くさせることになｐＳＩｐ＃に、ソース・ゲ
ート間の抵抗はｎＷＧａＡａ半導体層が薄い場合、同半
導体層の表面単位による空乏層（以下表面空乏層と略称
する）の影響によって高抵抗になり易く、ソース直列抵
抗Ｒｓの王な原因となっている。
第１図、および第２図（ａ）〜（ｃ）に、ソース直列抵
抗Ｒｓを小さくするための構造を採用した従来例による
ＧａＡｓ ＦＥＴを示しである。
抗Ｒｓを小さくするための構造を採用した従来例による
ＧａＡｓ ＦＥＴを示しである。
第１図はリセス構造のＧａＡａ ＦＥＴ であって、こ
のＧａＡｓ ＦＥＴは、まず半絶縁性基板（１）上にエ
ピタキシャル成長、あるいは−ｆオン注入により、充分
に厚いｎ型ＧａＡｓ半導体層を形成した上で、エツチン
グにより適当なしきい値電圧が得られるように厚さ制御
したチャネル層（２）と、その両側のソース領域（４）
、およびドレイ／領域（５）とを得る。
のＧａＡｓ ＦＥＴは、まず半絶縁性基板（１）上にエ
ピタキシャル成長、あるいは−ｆオン注入により、充分
に厚いｎ型ＧａＡｓ半導体層を形成した上で、エツチン
グにより適当なしきい値電圧が得られるように厚さ制御
したチャネル層（２）と、その両側のソース領域（４）
、およびドレイ／領域（５）とを得る。
ついでチャネルＮ（２）の上にはＧａＡｓに対してショ
ットキバリア接合を形成する金属層からなるゲート電極
（３）を、菫たソース領域（４）、およびドレイン領域
（５）の上にはＧａＡｓに対してオーミック性接触全形
成するソース電極（６）、およびドレイン電極（７）を
それぞれに設けたものである。
ットキバリア接合を形成する金属層からなるゲート電極
（３）を、菫たソース領域（４）、およびドレイン領域
（５）の上にはＧａＡｓに対してオーミック性接触全形
成するソース電極（６）、およびドレイン電極（７）を
それぞれに設けたものである。
この第１図構造では、ソース領域（４）、およびドレイ
／領域（５）がゲート電極（３）に近接しており、かつ
充分に厚いために、表面空乏層の影響も小さくて、ソー
ス直列抵抗Ｒｓを小さくし得るのである。
／領域（５）がゲート電極（３）に近接しており、かつ
充分に厚いために、表面空乏層の影響も小さくて、ソー
ス直列抵抗Ｒｓを小さくし得るのである。
しかしこの構造の場合には、ｎ型Ｇａ Ａ ｓ半導体層
を形成したのちに、チャネル層（２）の厚さ制御のため
の揖夛込み、すなわちリセスを行なうので、ソース直列
抵抗Ｒｓを小さくする目的でｎ型ＧａＡｓ半導体層を厚
くすると、掘り込み量、いわゆるリセス量を多くする必
要があってチャネル層（２）の厚さ制御が著るしく困難
になり、かつエンハンスメント型（ノーマリオフ型）Ｆ
ＥＴでは、チャネル層の厚さが薄いので、リセスによる
トランジスタのしきい値電圧の制御が困難で高集積化に
不適当であった。
を形成したのちに、チャネル層（２）の厚さ制御のため
の揖夛込み、すなわちリセスを行なうので、ソース直列
抵抗Ｒｓを小さくする目的でｎ型ＧａＡｓ半導体層を厚
くすると、掘り込み量、いわゆるリセス量を多くする必
要があってチャネル層（２）の厚さ制御が著るしく困難
になり、かつエンハンスメント型（ノーマリオフ型）Ｆ
ＥＴでは、チャネル層の厚さが薄いので、リセスによる
トランジスタのしきい値電圧の制御が困難で高集積化に
不適当であった。
また第２図（ａ）ないしくｃ）は高い電子濃度のｎ”Ｇ
ａＡｓ半導体層からなるソース、ドレイ／領域をもつ構
造のＧａＡｓ ＦＥＴの製造工程を示しており、まず半
絶縁性ＧａＡｓ基板（１）上に、イオン注入によってチ
ャネル層（２）を形成し、かつこのチャネル層（２）上
にゲート電極（３）を形成させ（第２図（ａ））、つい
でこのゲート電極（３）をマスクにして、イオン注入に
よりｎ＋＋導体層からなるソース領域（８）、およびド
レイン領域（９）を形成させ（第２図（ｂ） ） 、さ
らにこれらの各領域（８） 、 （９）上にソース電極
（６）、ドレイン電極（７）を形成したものである（第
２図（Ｃ））。
ａＡｓ半導体層からなるソース、ドレイ／領域をもつ構
造のＧａＡｓ ＦＥＴの製造工程を示しており、まず半
絶縁性ＧａＡｓ基板（１）上に、イオン注入によってチ
ャネル層（２）を形成し、かつこのチャネル層（２）上
にゲート電極（３）を形成させ（第２図（ａ））、つい
でこのゲート電極（３）をマスクにして、イオン注入に
よりｎ＋＋導体層からなるソース領域（８）、およびド
レイン領域（９）を形成させ（第２図（ｂ） ） 、さ
らにこれらの各領域（８） 、 （９）上にソース電極
（６）、ドレイン電極（７）を形成したものである（第
２図（Ｃ））。
こめ第２図（＆）ないしくｃ）工程による構造では、ｎ
＋牛牛体体層らなるソース領域（８）、およびドレイン
領域（９）がゲート電極（３）に近接してお９、かつ電
子濃度が充分に高いので、表面空乏層の影響も小さくて
、同様にソース直列抵抗Ｒ８を小さくし得るのである。
＋牛牛体体層らなるソース領域（８）、およびドレイン
領域（９）がゲート電極（３）に近接してお９、かつ電
子濃度が充分に高いので、表面空乏層の影響も小さくて
、同様にソース直列抵抗Ｒ８を小さくし得るのである。
しかしこの構造の場合には、ｎ＋＋導体層からなるソー
ス領域（８）、およびドレイン領域（９）を、ゲート電
極（３）に近接させているために、アニール時の拡散な
どによりゲート・ソース、およびゲート・ドレイ／間の
距離ｔｆｌｓ、およびｔＬＩａ（−０，１〜０．３μｍ
）の制御が困難であり、距離Ｌｆ／ｍが長いとソース直
列抵抗Ｒｓが表面空乏層の影響で増大し、また距離ｔ９
ｄが短かいとドレイン耐圧が低下したり、ゲート・ソー
ス間の容量が増加して最高スイッチング時間が長くなる
などの欠点があった。
ス領域（８）、およびドレイン領域（９）を、ゲート電
極（３）に近接させているために、アニール時の拡散な
どによりゲート・ソース、およびゲート・ドレイ／間の
距離ｔｆｌｓ、およびｔＬＩａ（−０，１〜０．３μｍ
）の制御が困難であり、距離Ｌｆ／ｍが長いとソース直
列抵抗Ｒｓが表面空乏層の影響で増大し、また距離ｔ９
ｄが短かいとドレイン耐圧が低下したり、ゲート・ソー
ス間の容量が増加して最高スイッチング時間が長くなる
などの欠点があった。
この発明は従来のこのような欠点に鑑み、ソースおよび
ドレイン領域を形成したのちに、これらの各領域間をエ
ツチングして掘り込み、この掘夛込んだ部分にイオン注
入してチャネル領域を形成させることにより、高速、高
周波で動作し、かつ素子特性のバラツキが小さくて高集
積化に適した電界効果トランジスタを提供するものであ
る。
ドレイン領域を形成したのちに、これらの各領域間をエ
ツチングして掘り込み、この掘夛込んだ部分にイオン注
入してチャネル領域を形成させることにより、高速、高
周波で動作し、かつ素子特性のバラツキが小さくて高集
積化に適した電界効果トランジスタを提供するものであ
る。
以下、この発明方法の一実施例につき、第３図（ａ）な
いしくｄ）、および第４図を参照して詳細に説明する。
いしくｄ）、および第４図を参照して詳細に説明する。
この実施例方法では、まず第３図（ａ）に示すように、
半絶縁性ＧａＡｓ基板（１１）の所定部分に対して、イ
オン注入２例えば第４図にみられるとお９１７０ＫｅＶ
の加速エネルギで２×１０ ｍ のＳｉイオンを注入す
ることにより、ｎ＋＋導体層からなるソース領域（１８
）とドレイン領域（１９）とを形成し、かつこれを例え
ば８００℃で熱処理することにより、このｎ＋＋導体層
より熱拡散によってチャネル層とはゾ同一の電子濃度を
もつところの。
半絶縁性ＧａＡｓ基板（１１）の所定部分に対して、イ
オン注入２例えば第４図にみられるとお９１７０ＫｅＶ
の加速エネルギで２×１０ ｍ のＳｉイオンを注入す
ることにより、ｎ＋＋導体層からなるソース領域（１８
）とドレイン領域（１９）とを形成し、かつこれを例え
ば８００℃で熱処理することにより、このｎ＋＋導体層
より熱拡散によってチャネル層とはゾ同一の電子濃度を
もつところの。
ｎ半導体層からなる領域（，１４） 、 （１５）を形
成する。
成する。
このときのソースおよびドレイン領域（１８） 、 （
１９）における深さ方向への不純物分布は第４図のよう
になる。
１９）における深さ方向への不純物分布は第４図のよう
になる。
ついで第３図（ｂ）に示すように、前記ｎ＋＋導体層か
らなるソースおよびドレイン領域（１８） 、 （１９
）間に挾まれた領域を、化学エツチング、あるいはドラ
イエツチングにより、前記ｎ半導体層からなる領域＜１
４） 、 （１５）の深さ以下の掘り込み量で掘９込ん
だのち、第３図（ｃ）に示すように、イオン注入１例え
ば第４図にみられるとお９．５０ ＫｅＶの加速エネル
ギで１×１０ｃＴｎ のＳｔ イオンを注入スること
によってチャネルＭ （１２）を形成し、かつその後、
ケート電極（１３） 、ソース電極（１６）。
らなるソースおよびドレイン領域（１８） 、 （１９
）間に挾まれた領域を、化学エツチング、あるいはドラ
イエツチングにより、前記ｎ半導体層からなる領域＜１
４） 、 （１５）の深さ以下の掘り込み量で掘９込ん
だのち、第３図（ｃ）に示すように、イオン注入１例え
ば第４図にみられるとお９．５０ ＫｅＶの加速エネル
ギで１×１０ｃＴｎ のＳｔ イオンを注入スること
によってチャネルＭ （１２）を形成し、かつその後、
ケート電極（１３） 、ソース電極（１６）。
およびドレイン電極（１７）を第３図（＆示すように形
成するのである。
成するのである。
従ってこの実施例方法では、チャネルを形成したのちに
掘り込′！ｊカいため、トランジスタのしきい値電圧の
バラツキを小さくして、高集積回路を歩留りよく製造で
き、またソース、ドレイン各領域の形成後に掘り込みを
々してチャネル領域を形成するので、表面空乏層による
ソース抵抗Ｒｓを小さくでき、しかもｎ＋＋導体層から
なるソースおよびドレイン領域をあまり近接させる必要
がないことから、ドレイン耐圧を充分に高く、かつゲー
ト、ソース間の容量を小さくし得る。またｎ＋牛牛体体
層らなるソースおよびドレイン領域（１８）、 （１９
）とチャネル層（１２）の間にｎ半導体層の領域（４）
、 （５）を形成しているので、前記第２図での拡散
をできるだけ抑えて、ｎ＋＋導体層からなるソースおよ
びドレイン領域（８） 、 （９）をチャネル層（２）
に近接させる構造に比較して熱処理条件が大幅に緩和さ
れ、素子特性のバラツキの小さい高集積回路を歩留りよ
く製造できるのである。
掘り込′！ｊカいため、トランジスタのしきい値電圧の
バラツキを小さくして、高集積回路を歩留りよく製造で
き、またソース、ドレイン各領域の形成後に掘り込みを
々してチャネル領域を形成するので、表面空乏層による
ソース抵抗Ｒｓを小さくでき、しかもｎ＋＋導体層から
なるソースおよびドレイン領域をあまり近接させる必要
がないことから、ドレイン耐圧を充分に高く、かつゲー
ト、ソース間の容量を小さくし得る。またｎ＋牛牛体体
層らなるソースおよびドレイン領域（１８）、 （１９
）とチャネル層（１２）の間にｎ半導体層の領域（４）
、 （５）を形成しているので、前記第２図での拡散
をできるだけ抑えて、ｎ＋＋導体層からなるソースおよ
びドレイン領域（８） 、 （９）をチャネル層（２）
に近接させる構造に比較して熱処理条件が大幅に緩和さ
れ、素子特性のバラツキの小さい高集積回路を歩留りよ
く製造できるのである。
なお前記実施例では、半導体材料として、ＧａＡ１を用
いた場合について述べたが、シリコンその他の半導体材
料を用いた電界効果トランジスタにも適用できることは
勿論である。
いた場合について述べたが、シリコンその他の半導体材
料を用いた電界効果トランジスタにも適用できることは
勿論である。
以上詳述したようにこの発明方法によれば、ソースおよ
びドレイン領域を形成したのちに、これらの各領域間を
掘り込み、かつこの掘り込んだ部分にイオン注入してチ
ャネル領域を形成するようにしたから、素子特性のウェ
ー・面内均一性を失うことなく、ソース抵抗およびゲー
ト、ソース間容量を低減できて、高速、高周波で動作し
、かつ素子特性のバラツキの小さい高集積化に適した電
界効果トランジスタが得られる特長がある。
びドレイン領域を形成したのちに、これらの各領域間を
掘り込み、かつこの掘り込んだ部分にイオン注入してチ
ャネル領域を形成するようにしたから、素子特性のウェ
ー・面内均一性を失うことなく、ソース抵抗およびゲー
ト、ソース間容量を低減できて、高速、高周波で動作し
、かつ素子特性のバラツキの小さい高集積化に適した電
界効果トランジスタが得られる特長がある。
第１図は従来例によるリセス構造ＧａＡｍＦＥＴを示す
断面図、第２図（ａ）ないしくｃ）は従来例によるｎ＋
層形成構造ＧａＡａ ＦＥＴ の製造工程を順次に示す
断面図、第３図（ａ）ないしくａ）はこの発明方法の一
実施例による製造工程を順次に示す断面図、第４図は同
上ソースおよびドレイン領域における深さ方向への不純
物分布を示す説明図である。 （１１）・・・・半絶縁性ＧａＡｓ基板、（１２）・拳
・・チャネル領域、（１３）・・・・ゲート電極、（１
４）、 （１５）・・・φｎｎ牛体体層領域（１６）お
よび（１７）・・・・ソースおよびドレイン電極、（１
８）および（１９）・・・・ソースおよびドレイン領域
。 代理人 大 岩 増 雄 第４図 ０．１ ０．２ ０．３ 茎版釆縞かうの際さ 〔ｐｍ〕 手続補正書（自発） １、事件の表示 特願昭５８−８２９３２号２、発
明の名称 電界効果トランジスタの製造方法３、補
正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内皿丁目２番３号名
称 （６０１）三菱電機株式会社代表者片山仁八部 ４、代理人
断面図、第２図（ａ）ないしくｃ）は従来例によるｎ＋
層形成構造ＧａＡａ ＦＥＴ の製造工程を順次に示す
断面図、第３図（ａ）ないしくａ）はこの発明方法の一
実施例による製造工程を順次に示す断面図、第４図は同
上ソースおよびドレイン領域における深さ方向への不純
物分布を示す説明図である。 （１１）・・・・半絶縁性ＧａＡｓ基板、（１２）・拳
・・チャネル領域、（１３）・・・・ゲート電極、（１
４）、 （１５）・・・φｎｎ牛体体層領域（１６）お
よび（１７）・・・・ソースおよびドレイン電極、（１
８）および（１９）・・・・ソースおよびドレイン領域
。 代理人 大 岩 増 雄 第４図 ０．１ ０．２ ０．３ 茎版釆縞かうの際さ 〔ｐｍ〕 手続補正書（自発） １、事件の表示 特願昭５８−８２９３２号２、発
明の名称 電界効果トランジスタの製造方法３、補
正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内皿丁目２番３号名
称 （６０１）三菱電機株式会社代表者片山仁八部 ４、代理人
Claims (1)
- 半絶縁性半導体基板の一王面上に、ソース、ドレイン、
およびゲートを形成する電界効果トランジスタの製造方
法において、前記ソースおよびドレイン各領域を選択的
に形成したのち、これらの各領域間を掘力込む工程と、
この掘り込まれた部分にイオン注入してチャネル領域を
形成する工程とを含む、ことを特徴とする電界効果トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8293283A JPS59207669A (ja) | 1983-05-10 | 1983-05-10 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8293283A JPS59207669A (ja) | 1983-05-10 | 1983-05-10 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59207669A true JPS59207669A (ja) | 1984-11-24 |
| JPS6332273B2 JPS6332273B2 (ja) | 1988-06-29 |
Family
ID=13788000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8293283A Granted JPS59207669A (ja) | 1983-05-10 | 1983-05-10 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207669A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296566A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electronics Corp | 電界効果トランジスタおよびその製造方法 |
| JPS63281473A (ja) * | 1987-05-13 | 1988-11-17 | Nec Corp | 電界効果型半導体装置及びその製造方法 |
| JPS642370A (en) * | 1987-06-24 | 1989-01-06 | Nec Corp | Field-effect type semiconductor device and manufacture thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5768077A (en) * | 1980-10-15 | 1982-04-26 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of schottky gate type field effect transistor |
-
1983
- 1983-05-10 JP JP8293283A patent/JPS59207669A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5768077A (en) * | 1980-10-15 | 1982-04-26 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of schottky gate type field effect transistor |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296566A (ja) * | 1986-06-17 | 1987-12-23 | Matsushita Electronics Corp | 電界効果トランジスタおよびその製造方法 |
| JPS63281473A (ja) * | 1987-05-13 | 1988-11-17 | Nec Corp | 電界効果型半導体装置及びその製造方法 |
| JPS642370A (en) * | 1987-06-24 | 1989-01-06 | Nec Corp | Field-effect type semiconductor device and manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6332273B2 (ja) | 1988-06-29 |
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