JPS63226967A - 化合物半導体接合型電界効果トランジスタ及びその製造方法 - Google Patents
化合物半導体接合型電界効果トランジスタ及びその製造方法Info
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- JPS63226967A JPS63226967A JP6172887A JP6172887A JPS63226967A JP S63226967 A JPS63226967 A JP S63226967A JP 6172887 A JP6172887 A JP 6172887A JP 6172887 A JP6172887 A JP 6172887A JP S63226967 A JPS63226967 A JP S63226967A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 150000001875 compounds Chemical class 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 230000005669 field effect Effects 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000010884 ion-beam technique Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 15
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 12
- 238000009751 slip forming Methods 0.000 abstract 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- -1 silicon ions Chemical class 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002689 soil Substances 0.000 description 2
- 241001092070 Eriobotrya Species 0.000 description 1
- 235000009008 Eriobotrya japonica Nutrition 0.000 description 1
- 241001080173 Ridens Species 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 229910052790 beryllium Inorganic materials 0.000 description 1
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体の電界効果トランジスタ及びその
製造方法に関し、特に表面準位を始めとする表面の影響
を低減した化付物半導体電界効果トランジスタ及びその
製造方法に関する。
製造方法に関し、特に表面準位を始めとする表面の影響
を低減した化付物半導体電界効果トランジスタ及びその
製造方法に関する。
化合物半導体、とシわけ砒化ガリウムでは、高密度の表
面準位の存在で、良好な絶縁膜が得られていない為に、
金属−絶縁体一半導体という、いわゆるMIS型構造の
電界効果トランジスタ(以下FETと略す)は用いられ
ず、金践−半導体のンヨ、トキー界面を用いたMES
FETが用いられている。そして、このΔfEs
FETにおいテモ、特にソース・ゲート間における表面
準位によって、チャネル層のキャリアが空乏化し、ソー
ス・ゲート間の抵抗が増加する事でFETの性能が低下
する事が知られている。これを防ぐ、一つの方法として
、1983年発行の1アイニスニス/−7−ダイジェス
ト オブ テクニカル ペーパーズ(l5SCCDig
est of TechnicalPapers )
Jの44頁に報告されているように、チャネル層よりも
深く、員度の−いn 層をゲート領域の両側にゲートに
近接して形成する事により、ソース・ゲート間の抵抗を
下ける方法が知られている。
面準位の存在で、良好な絶縁膜が得られていない為に、
金属−絶縁体一半導体という、いわゆるMIS型構造の
電界効果トランジスタ(以下FETと略す)は用いられ
ず、金践−半導体のンヨ、トキー界面を用いたMES
FETが用いられている。そして、このΔfEs
FETにおいテモ、特にソース・ゲート間における表面
準位によって、チャネル層のキャリアが空乏化し、ソー
ス・ゲート間の抵抗が増加する事でFETの性能が低下
する事が知られている。これを防ぐ、一つの方法として
、1983年発行の1アイニスニス/−7−ダイジェス
ト オブ テクニカル ペーパーズ(l5SCCDig
est of TechnicalPapers )
Jの44頁に報告されているように、チャネル層よりも
深く、員度の−いn 層をゲート領域の両側にゲートに
近接して形成する事により、ソース・ゲート間の抵抗を
下ける方法が知られている。
又、近年の分子線エビタキシ法の進歩によって、清浄な
化合物半導体へテロ接置界面を利用した2次元電子ガス
FETなども開発されているが、伝導に寄与し得る電子
の数が少なく、FETの動作で得られる電流量が少ない
といった問題があった。
化合物半導体へテロ接置界面を利用した2次元電子ガス
FETなども開発されているが、伝導に寄与し得る電子
の数が少なく、FETの動作で得られる電流量が少ない
といった問題があった。
この為に、清浄な界面を利用しているにもかかわらず、
ソースやゲート間の抵抗は高く、これを解決する為に、
MES PETと同様にゲート領域の両側Kn+層を
導入する構造が取られている。
ソースやゲート間の抵抗は高く、これを解決する為に、
MES PETと同様にゲート領域の両側Kn+層を
導入する構造が取られている。
第$図はこのようなF E Tの一例のに「面図である
。牛杷緑性基板8上Knチャネル層1が設けられ、この
上にゲート′に@7が設けられ、このチャネル領域10
両側にn+コンタクト層3か設けられ、これらn+コン
タクト層3の上にソース電極5、ドレイン電極6が設け
られたものである。
。牛杷緑性基板8上Knチャネル層1が設けられ、この
上にゲート′に@7が設けられ、このチャネル領域10
両側にn+コンタクト層3か設けられ、これらn+コン
タクト層3の上にソース電極5、ドレイン電極6が設け
られたものである。
このようなn十層3を設げたl” E Tにおいては、
ゲート長が短かくなるにつれn土層の横方向拡散による
実効的なゲート長が短かくなる事、及びゲートよシソー
ス側の領域でn土層から基板中に電子が注入され、チャ
ネル電流と共にドレイン−ソース間に流れる事によると
考えられる、ゲート閾値電圧の変動、相互コンダクタン
スの低下、ドレインコンダクタンスの増大など、いわゆ
る短チヤネル効果が引起こされている事も知られている
。
ゲート長が短かくなるにつれn土層の横方向拡散による
実効的なゲート長が短かくなる事、及びゲートよシソー
ス側の領域でn土層から基板中に電子が注入され、チャ
ネル電流と共にドレイン−ソース間に流れる事によると
考えられる、ゲート閾値電圧の変動、相互コンダクタン
スの低下、ドレインコンダクタンスの増大など、いわゆ
る短チヤネル効果が引起こされている事も知られている
。
即ち、PETの性能向上の為に不可欠なゲート−ソース
間の表面単位による抵抗増大の低減を目的に尋人した一
層が、逆にFETの性能劣化につながる結果となってき
ているのである。
間の表面単位による抵抗増大の低減を目的に尋人した一
層が、逆にFETの性能劣化につながる結果となってき
ているのである。
この他本来、FETからは電気的に絶Rされているはず
の電極忙印加する電圧によってFETのゲート閾値電圧
などが影蕃を受ける、いわゆるサイドケート効果も最近
大きな問題となってきているが、この効果の一つの安置
としてFETの作られている基板表面をリークして流れ
る電流の存在が指摘されている。
の電極忙印加する電圧によってFETのゲート閾値電圧
などが影蕃を受ける、いわゆるサイドケート効果も最近
大きな問題となってきているが、この効果の一つの安置
としてFETの作られている基板表面をリークして流れ
る電流の存在が指摘されている。
さらに、前述べたように1化合物半導体のへテロ接合を
用いたデバイスでは得られる電流量が少ないという本質
的な問題を抱えておシ、この点はゲート領域の両側にn
+層の導入する事によっても解決する事はできない。
用いたデバイスでは得られる電流量が少ないという本質
的な問題を抱えておシ、この点はゲート領域の両側にn
+層の導入する事によっても解決する事はできない。
本発明の目的は、これら従来の問題点を解決し、表面単
位を始めとする表面の影響を除き、従来のへテロ接合系
デバイスのように得られる電流量の少なくなることがな
く、一層の導入による短チヤネル効果の発生をなくした
化合物半導体接合型FET及びその製造方法を提供する
ことにある。
位を始めとする表面の影響を除き、従来のへテロ接合系
デバイスのように得られる電流量の少なくなることがな
く、一層の導入による短チヤネル効果の発生をなくした
化合物半導体接合型FET及びその製造方法を提供する
ことにある。
第1の発明の化合物半導体接合型FETは、化合物半導
体の基板上に、高一度にドープした薄い−導電型チヤネ
ル層と、このチャネル層上に半絶縁性層とを備え、この
半絶縁性層中に、前記チャネル層の導電型と反対導電型
の領域からなるゲート領域および前記チャネル層の導電
型の領域と同一導電型の領域からなるソース及びドレイ
ン領域を有する事を特徴する。
体の基板上に、高一度にドープした薄い−導電型チヤネ
ル層と、このチャネル層上に半絶縁性層とを備え、この
半絶縁性層中に、前記チャネル層の導電型と反対導電型
の領域からなるゲート領域および前記チャネル層の導電
型の領域と同一導電型の領域からなるソース及びドレイ
ン領域を有する事を特徴する。
第2の発明の化合物半導体接合型PETの製造方法ft
、化合物半導体の基板上に高磯度にドープした薄い一導
電型チャネル層を形成し、このチャネル層上に半絶縁性
層を形成し、この半絶鍬性層中に、ゲート領域には前記
チャネル層の4’lt型とは反対導電型の領域を、ソー
ス及びドレイン領域Kf!前記チャネル層の導電型と同
−導電型の領域を形成する事を特徴とする。
、化合物半導体の基板上に高磯度にドープした薄い一導
電型チャネル層を形成し、このチャネル層上に半絶縁性
層を形成し、この半絶鍬性層中に、ゲート領域には前記
チャネル層の4’lt型とは反対導電型の領域を、ソー
ス及びドレイン領域Kf!前記チャネル層の導電型と同
−導電型の領域を形成する事を特徴とする。
以下、本発明を図面によ#)詳細に説明する。
第1図は本発明の一実施例のG a A s接合型り丁
の模式叫面図である。図中、1はn#GaAsチャネル
層、2はこのチャネル層l上に形成された半絶縁性(j
aAs層、3はこの半絶縁性層2に形成されたn+コン
タクト層、4は同じく半絶縁層2申に形成されたp+ゲ
ート層、5はソース電極、6はドレイン電極、7はゲー
ト電極、8はGaAs半絶縁性基板である。
の模式叫面図である。図中、1はn#GaAsチャネル
層、2はこのチャネル層l上に形成された半絶縁性(j
aAs層、3はこの半絶縁性層2に形成されたn+コン
タクト層、4は同じく半絶縁層2申に形成されたp+ゲ
ート層、5はソース電極、6はドレイン電極、7はゲー
ト電極、8はGaAs半絶縁性基板である。
この構造のFETにおいては、半絶縁性基板8上にnチ
ャネル層1と半絶縁層2とを、例えば分子線エピタキシ
ャル成長法などで連続的に形成する事により、両者の層
の間の界面単位をなくし良好に保つ事が可能となる。
ャネル層1と半絶縁層2とを、例えば分子線エピタキシ
ャル成長法などで連続的に形成する事により、両者の層
の間の界面単位をなくし良好に保つ事が可能となる。
従って、第4図に示した従来型のFETのように、ゲー
ト7に近接してn+コンタクト層3を設ける必要はなく
、大きな問題であった短ゲート長化に伴なう短チヤネル
効果を低減できる事になる。
ト7に近接してn+コンタクト層3を設ける必要はなく
、大きな問題であった短ゲート長化に伴なう短チヤネル
効果を低減できる事になる。
また、当然表面リークに伴なう諸問題も抑制する事が可
能となる。さらに、ヘテロ接合系デバイスで問題となっ
ている得られる電流量が少ないといった問題も回避され
る。
能となる。さらに、ヘテロ接合系デバイスで問題となっ
ている得られる電流量が少ないといった問題も回避され
る。
すなわち、本構造に依れば、表面準位を始めとする表面
の影曽を、得られる電流量の減少や、短チヤネル効果の
増大といった問題を発生させる事なく本質的に低減する
事が可能となる。
の影曽を、得られる電流量の減少や、短チヤネル効果の
増大といった問題を発生させる事なく本質的に低減する
事が可能となる。
第2図(a)〜(c)は本発明の一実施例である砒化ガ
リウムの接合型FETを製造工程順に示した模式断面図
である。まず、第2図(a)に示すように、砒化ガリウ
ム半絶縁性基板8上に2X1018cm−3の一度のS
i ドープn型砒化ガリウムチャネル層1を30OAエ
ピタキンヤル成長させ、さらにこのチャネル層1上にノ
ンドープ半絶縁性層2を2000利用する事により、界
面準位のない良好な界面とする事ができる。さらKこの
エピタキシャル成長層上に窒化ンリコン層9を1500
A被着する。
リウムの接合型FETを製造工程順に示した模式断面図
である。まず、第2図(a)に示すように、砒化ガリウ
ム半絶縁性基板8上に2X1018cm−3の一度のS
i ドープn型砒化ガリウムチャネル層1を30OAエ
ピタキンヤル成長させ、さらにこのチャネル層1上にノ
ンドープ半絶縁性層2を2000利用する事により、界
面準位のない良好な界面とする事ができる。さらKこの
エピタキシャル成長層上に窒化ンリコン層9を1500
A被着する。
次に第2図(b)に示したよう罠、態化シリコン層9上
から集束イオンビーム10を用いチャネル層1に到達す
るように、シリコンの2価イオンを140keVの加速
エネルギ、5 X 1013att 2のドーズ量で、
又ベリリウムの1価イオンを90 keVの加速エネル
ギ、7×10 c!rL のドーズ量で各各マスクレス
イオン注入し、n コンタクト層3、p+ゲート層4を
形成する。この場合、マスクを用いて通常のイオン注入
法によって注入を行なってもよいが、集束イオンビーム
を用いれば、一つのイオン源から2価と1価のシリコン
イオン及びベリリクムイオンが得られ、EXB質量分析
器によシ瞬時に各々のイオンを選択する事ができ、しか
もマスクレスでイオン注入が可能となる為に、きわめて
グロセス時間を短縮する事が可能となる。
から集束イオンビーム10を用いチャネル層1に到達す
るように、シリコンの2価イオンを140keVの加速
エネルギ、5 X 1013att 2のドーズ量で、
又ベリリウムの1価イオンを90 keVの加速エネル
ギ、7×10 c!rL のドーズ量で各各マスクレス
イオン注入し、n コンタクト層3、p+ゲート層4を
形成する。この場合、マスクを用いて通常のイオン注入
法によって注入を行なってもよいが、集束イオンビーム
を用いれば、一つのイオン源から2価と1価のシリコン
イオン及びベリリクムイオンが得られ、EXB質量分析
器によシ瞬時に各々のイオンを選択する事ができ、しか
もマスクレスでイオン注入が可能となる為に、きわめて
グロセス時間を短縮する事が可能となる。
このイオン注入後、窒化シリコン層9を保護膜として8
50℃15分間の熱処理を行なった後、窒化シリコン層
9をはく離して、第2図tc>に示したよう[、n+コ
ンタクト層3上にはN i / AuGeオーミ、り合
金によるオーミ、り電極13を、又p+ゲート層4上に
はAuZuオーミック合金に□よるオーミ、り電極12
を被着した後、420℃のスパイクアロイを行ない、オ
ーミック電極12をソース、ドレイン電極5.6.オー
ミ、り電極13をゲート電極7とした化合物半導体接合
型FETを完成する。
50℃15分間の熱処理を行なった後、窒化シリコン層
9をはく離して、第2図tc>に示したよう[、n+コ
ンタクト層3上にはN i / AuGeオーミ、り合
金によるオーミ、り電極13を、又p+ゲート層4上に
はAuZuオーミック合金に□よるオーミ、り電極12
を被着した後、420℃のスパイクアロイを行ない、オ
ーミック電極12をソース、ドレイン電極5.6.オー
ミ、り電極13をゲート電極7とした化合物半導体接合
型FETを完成する。
第3図(a)〜(d)は本発明の別の製造方法を工程順
に説明する素子断面図である。
に説明する素子断面図である。
まず、第3図(a)に示すように第1の実施例と同様に
砒化ガリクム半絶縁性基板8上に2X1018c!R−
3の濃度の8iド一グn型砒化ガリウムチヤネ/’層1
を30OAエピタキシヤル成長させ、さらにこのチャネ
ル層l上にノンドープ半絶縁性層2を100OAエピタ
キシヤル成長させる。この二つのエピタキシャル成長f
f1l 2の界面は分子線エピタキ7−法などを利用す
る事により、界面単位のない良好な界面とする事ができ
る。このエビタキ/ャル成長層2上に酸化シリコン層1
1を2000^被着する。
砒化ガリクム半絶縁性基板8上に2X1018c!R−
3の濃度の8iド一グn型砒化ガリウムチヤネ/’層1
を30OAエピタキシヤル成長させ、さらにこのチャネ
ル層l上にノンドープ半絶縁性層2を100OAエピタ
キシヤル成長させる。この二つのエピタキシャル成長f
f1l 2の界面は分子線エピタキ7−法などを利用す
る事により、界面単位のない良好な界面とする事ができ
る。このエビタキ/ャル成長層2上に酸化シリコン層1
1を2000^被着する。
次に第3図(blに示したように、酸化7リコン層11
をパターニングした後に、チャネル層1まで半絶縁性砒
化ガリワム層2をアルカリ系の工、チンダ液を用いてエ
ツチングする。次に、気相成長法によりm化7リコン層
11をマスクとしてn+コンタクト層3を選択成長させ
る。同じ手続により、第3図(c)K示したように、p
ゲート層4を選択成長させる。
をパターニングした後に、チャネル層1まで半絶縁性砒
化ガリワム層2をアルカリ系の工、チンダ液を用いてエ
ツチングする。次に、気相成長法によりm化7リコン層
11をマスクとしてn+コンタクト層3を選択成長させ
る。同じ手続により、第3図(c)K示したように、p
ゲート層4を選択成長させる。
さらに第3図Td)に示したように、n+コンタクト層
3上にはN i / AuG eオーミ、り合金を、又
p+ゲート層4上にはA u Z nオーミ、り合金を
被着してそれぞれオーミック電極13.12を形成した
(i、420°Cのスパイク10イを行ない化合物半導
体接合型FETを完成する。
3上にはN i / AuG eオーミ、り合金を、又
p+ゲート層4上にはA u Z nオーミ、り合金を
被着してそれぞれオーミック電極13.12を形成した
(i、420°Cのスパイク10イを行ない化合物半導
体接合型FETを完成する。
この選択成長法を用いた製造方法は、集束イオンビーム
を用いた製造方法と比べると、製造工程が長く、スルー
グツトの点では不利であるが、チ入法と比べて急峻なグ
ロファイルの接合が得られる為に、電流遮@荷性等のデ
バイス特性がすぐれ℃いる点が長所となる。
を用いた製造方法と比べると、製造工程が長く、スルー
グツトの点では不利であるが、チ入法と比べて急峻なグ
ロファイルの接合が得られる為に、電流遮@荷性等のデ
バイス特性がすぐれ℃いる点が長所となる。
この製造方法によシ得られた化合物半導体接合型トラン
ジスタは、高濃度にドープした薄い一導電型チャネル層
1と、このチャネル層1上に半絶縁性層2を具備してお
シ、半絶縁性層2申に、ゲート領域にはチャネル層1の
導電型と反対導電型の領域4、ソース及びドレイン領域
には同一導電型の領域3を有1−る事を特徴とする。
ジスタは、高濃度にドープした薄い一導電型チャネル層
1と、このチャネル層1上に半絶縁性層2を具備してお
シ、半絶縁性層2申に、ゲート領域にはチャネル層1の
導電型と反対導電型の領域4、ソース及びドレイン領域
には同一導電型の領域3を有1−る事を特徴とする。
本実施例の化合物半導体接合型FETにおいては、ソー
ス・ゲート間の抵抗が0.5Ωmmと、従来型のFET
と同等あるいはそれ以下の値に抑制されているにもかか
わらず、ゲート閾値電圧のゲート長による変化は従来型
のFETと比べ極端に軽減されておシ、短チヤネル効果
が十分抑制されている事が明らかとなった。又、得られ
る飽和電流量も、従来型FETとほぼ同等の値が得られ
、ヘテロ接合系デバイスで生じている大きな問題点は回
避されている事がわかった。
ス・ゲート間の抵抗が0.5Ωmmと、従来型のFET
と同等あるいはそれ以下の値に抑制されているにもかか
わらず、ゲート閾値電圧のゲート長による変化は従来型
のFETと比べ極端に軽減されておシ、短チヤネル効果
が十分抑制されている事が明らかとなった。又、得られ
る飽和電流量も、従来型FETとほぼ同等の値が得られ
、ヘテロ接合系デバイスで生じている大きな問題点は回
避されている事がわかった。
以上説明したように1本発明によれば、短チヤネル効果
や、得られる電流量が少ないといった従来のデバイスが
抱えている問題を回避して、化合物半導体の表面の影響
を本質的に解消したFETが実現でき、単体素子及び集
積回路素子として広い応用分野で利用できる。
や、得られる電流量が少ないといった従来のデバイスが
抱えている問題を回避して、化合物半導体の表面の影響
を本質的に解消したFETが実現でき、単体素子及び集
積回路素子として広い応用分野で利用できる。
第1図は本発明の一実施例のFETの構造を示す断面図
、 。 −T 第2図[a)〜(C)は不発11のFE
Tを集束イオンビームを用いて製造する場合を工程順に
示した素子断面図、第3図(a)〜(d)は本発明のl
i’ E Tを選択成長を用いて製造する場合の工程順
に示した素子断面図、第4図は従来のMES FET
の一例の断面図であるOl・・・・・・nチャネル層、
2・・・・・・半絶縁性層、3・・・・・・n+コンタ
クト層、4・・・・・・p ゲート層、5・・・パ) ・・・ソース電極、濁・・・・・・ドレインtffl、
7・・・・・・ケート電極、8・・・・・・半絶縁性基
板、9・・・・・・窒化7リコン層、10・・・・:・
集束イオンビーム、11・・・・・・酸化シリコン層、
12・・・・・・Ni/AuGeオーミ、り電第4図
、 。 −T 第2図[a)〜(C)は不発11のFE
Tを集束イオンビームを用いて製造する場合を工程順に
示した素子断面図、第3図(a)〜(d)は本発明のl
i’ E Tを選択成長を用いて製造する場合の工程順
に示した素子断面図、第4図は従来のMES FET
の一例の断面図であるOl・・・・・・nチャネル層、
2・・・・・・半絶縁性層、3・・・・・・n+コンタ
クト層、4・・・・・・p ゲート層、5・・・パ) ・・・ソース電極、濁・・・・・・ドレインtffl、
7・・・・・・ケート電極、8・・・・・・半絶縁性基
板、9・・・・・・窒化7リコン層、10・・・・:・
集束イオンビーム、11・・・・・・酸化シリコン層、
12・・・・・・Ni/AuGeオーミ、り電第4図
Claims (4)
- (1)化合物半導体の基板上に、高濃度にドープした薄
い一導電型チャネル層と、このチャネル層上に半絶縁性
層とを備え、この半絶縁性層中に、前記チャネル層の導
電型と反対導電型の領域からなるゲート領域および前記
チャネル層の導電型の領域と同一導電型の領域からなる
ソース及びドレイン領域を有する事を特徴とする化合物
半導体接合型電界効果トランジスタ。 - (2)化合物半導体の基板上に高濃度にドープした薄い
一導電型チャネル層を形成し、このチャネル層上に半絶
縁性層形成し、この半絶縁性層中にゲート領域には前記
チャネル層の導電型と反対導電型の領域を、ソース及び
ドレイン領域には前記チャネル層の導電型と同一導電型
の領域を形成することを特徴とする化合物半導体接合型
電界効果トランジスタの製造方法。 - (3)チャネル層上の半絶縁性層中のゲート領域及びソ
ース、ドレイン領域が集束イオンビームによるイオン注
入の工程と、熱処理の工程とにより形成される特許請求
の範囲第2項記載の化合物半導体接合型電界効果トラン
ジスタの製造方法。 - (4)チャネル層上の半絶縁性層中のゲート領域及びソ
ース、ドレイン領域が、選択的なエッチングの工程と、
選択的なエピタキシャル成長の工程とにより形成される
特許請求の範囲第2項記載の化合物半導体接合型電界効
果トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6172887A JPS63226967A (ja) | 1987-03-16 | 1987-03-16 | 化合物半導体接合型電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6172887A JPS63226967A (ja) | 1987-03-16 | 1987-03-16 | 化合物半導体接合型電界効果トランジスタ及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63226967A true JPS63226967A (ja) | 1988-09-21 |
Family
ID=13179561
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6172887A Pending JPS63226967A (ja) | 1987-03-16 | 1987-03-16 | 化合物半導体接合型電界効果トランジスタ及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63226967A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03145139A (ja) * | 1989-10-30 | 1991-06-20 | Mitsubishi Electric Corp | 電界効果トランジスタとその製造方法 |
-
1987
- 1987-03-16 JP JP6172887A patent/JPS63226967A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03145139A (ja) * | 1989-10-30 | 1991-06-20 | Mitsubishi Electric Corp | 電界効果トランジスタとその製造方法 |
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