JPS63226967A - 化合物半導体接合型電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は化合物半導体の電界効果トランジスタ及びその
製造方法に関し、特に表面準位を始めとする表面の影響
を低減した化付物半導体電界効果トランジスタ及びその
製造方法に関する。

〔従来の技術〕

化合物半導体、とシわけ砒化ガリウムでは、高密度の表
面準位の存在で、良好な絶縁膜が得られていない為に、
金属−絶縁体一半導体という、いわゆるＭＩＳ型構造の
電界効果トランジスタ（以下ＦＥＴと略す）は用いられ
ず、金践−半導体のンヨ、トキー界面を用いたＭＥＳ　
　ＦＥＴが用いられている。そして、このΔｆＥｓ　　
ＦＥＴにおいテモ、特にソース・ゲート間における表面
準位によって、チャネル層のキャリアが空乏化し、ソー
ス・ゲート間の抵抗が増加する事でＦＥＴの性能が低下
する事が知られている。これを防ぐ、一つの方法として
、１９８３年発行の１アイニスニス／−７−ダイジェス
ト　オブ　テクニカル　ペーパーズ（ｌ５ＳＣＣＤｉｇ
ｅｓｔ　ｏｆ　ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ　）　
Ｊの４４頁に報告されているように、チャネル層よりも
深く、員度の−いｎ　層をゲート領域の両側にゲートに
近接して形成する事により、ソース・ゲート間の抵抗を
下ける方法が知られている。

又、近年の分子線エビタキシ法の進歩によって、清浄な
化合物半導体へテロ接置界面を利用した２次元電子ガス
ＦＥＴなども開発されているが、伝導に寄与し得る電子
の数が少なく、ＦＥＴの動作で得られる電流量が少ない
といった問題があった。

この為に、清浄な界面を利用しているにもかかわらず、
ソースやゲート間の抵抗は高く、これを解決する為に、
ＭＥＳ　　ＰＥＴと同様にゲート領域の両側Ｋｎ＋層を
導入する構造が取られている。

第＄図はこのようなＦ　Ｅ　Ｔの一例のに「面図である
。牛杷緑性基板８上Ｋｎチャネル層１が設けられ、この
上にゲート′に＠７が設けられ、このチャネル領域１０
両側にｎ＋コンタクト層３か設けられ、これらｎ＋コン
タクト層３の上にソース電極５、ドレイン電極６が設け
られたものである。

〔発明が解決しようとする問題点〕

このようなｎ十層３を設げたｌ”　Ｅ　Ｔにおいては、
ゲート長が短かくなるにつれｎ土層の横方向拡散による
実効的なゲート長が短かくなる事、及びゲートよシソー
ス側の領域でｎ土層から基板中に電子が注入され、チャ
ネル電流と共にドレイン−ソース間に流れる事によると
考えられる、ゲート閾値電圧の変動、相互コンダクタン
スの低下、ドレインコンダクタンスの増大など、いわゆ
る短チヤネル効果が引起こされている事も知られている
。

即ち、ＰＥＴの性能向上の為に不可欠なゲート−ソース
間の表面単位による抵抗増大の低減を目的に尋人した一
層が、逆にＦＥＴの性能劣化につながる結果となってき
ているのである。

この他本来、ＦＥＴからは電気的に絶Ｒされているはず
の電極忙印加する電圧によってＦＥＴのゲート閾値電圧
などが影蕃を受ける、いわゆるサイドケート効果も最近
大きな問題となってきているが、この効果の一つの安置
としてＦＥＴの作られている基板表面をリークして流れ
る電流の存在が指摘されている。

さらに、前述べたように１化合物半導体のへテロ接合を
用いたデバイスでは得られる電流量が少ないという本質
的な問題を抱えておシ、この点はゲート領域の両側にｎ
＋層の導入する事によっても解決する事はできない。

本発明の目的は、これら従来の問題点を解決し、表面単
位を始めとする表面の影響を除き、従来のへテロ接合系
デバイスのように得られる電流量の少なくなることがな
く、一層の導入による短チヤネル効果の発生をなくした
化合物半導体接合型ＦＥＴ及びその製造方法を提供する
ことにある。

〔問題点を解決するための手段〕

第１の発明の化合物半導体接合型ＦＥＴは、化合物半導
体の基板上に、高一度にドープした薄い−導電型チヤネ
ル層と、このチャネル層上に半絶縁性層とを備え、この
半絶縁性層中に、前記チャネル層の導電型と反対導電型
の領域からなるゲート領域および前記チャネル層の導電
型の領域と同一導電型の領域からなるソース及びドレイ
ン領域を有する事を特徴する。

第２の発明の化合物半導体接合型ＰＥＴの製造方法ｆｔ
、化合物半導体の基板上に高磯度にドープした薄い一導
電型チャネル層を形成し、このチャネル層上に半絶縁性
層を形成し、この半絶鍬性層中に、ゲート領域には前記
チャネル層の４’ｌｔ型とは反対導電型の領域を、ソー
ス及びドレイン領域Ｋｆ！前記チャネル層の導電型と同
−導電型の領域を形成する事を特徴とする。

〔実施例〕

以下、本発明を図面によ＃）詳細に説明する。

第１図は本発明の一実施例のＧ　ａ　Ａ　ｓ接合型り丁
の模式叫面図である。図中、１はｎ＃ＧａＡｓチャネル
層、２はこのチャネル層ｌ上に形成された半絶縁性（ｊ
ａＡｓ層、３はこの半絶縁性層２に形成されたｎ＋コン
タクト層、４は同じく半絶縁層２申に形成されたｐ＋ゲ
ート層、５はソース電極、６はドレイン電極、７はゲー
ト電極、８はＧａＡｓ半絶縁性基板である。

この構造のＦＥＴにおいては、半絶縁性基板８上にｎチ
ャネル層１と半絶縁層２とを、例えば分子線エピタキシ
ャル成長法などで連続的に形成する事により、両者の層
の間の界面単位をなくし良好に保つ事が可能となる。

従って、第４図に示した従来型のＦＥＴのように、ゲー
ト７に近接してｎ＋コンタクト層３を設ける必要はなく
、大きな問題であった短ゲート長化に伴なう短チヤネル
効果を低減できる事になる。

また、当然表面リークに伴なう諸問題も抑制する事が可
能となる。さらに、ヘテロ接合系デバイスで問題となっ
ている得られる電流量が少ないといった問題も回避され
る。

すなわち、本構造に依れば、表面準位を始めとする表面
の影曽を、得られる電流量の減少や、短チヤネル効果の
増大といった問題を発生させる事なく本質的に低減する
事が可能となる。

第２図（ａ）〜（ｃ）は本発明の一実施例である砒化ガ
リウムの接合型ＦＥＴを製造工程順に示した模式断面図
である。まず、第２図（ａ）に示すように、砒化ガリウ
ム半絶縁性基板８上に２Ｘ１０１８ｃｍ−３の一度のＳ
ｉ　ドープｎ型砒化ガリウムチャネル層１を３０ＯＡエ
ピタキンヤル成長させ、さらにこのチャネル層１上にノ
ンドープ半絶縁性層２を２０００利用する事により、界
面準位のない良好な界面とする事ができる。さらＫこの
エピタキシャル成長層上に窒化ンリコン層９を１５００
Ａ被着する。

次に第２図（ｂ）に示したよう罠、態化シリコン層９上
から集束イオンビーム１０を用いチャネル層１に到達す
るように、シリコンの２価イオンを１４０ｋｅＶの加速
エネルギ、５　Ｘ　１０１３ａｔｔ　２のドーズ量で、
又ベリリウムの１価イオンを９０　ｋｅＶの加速エネル
ギ、７×１０　ｃ！ｒＬ　のドーズ量で各各マスクレス
イオン注入し、ｎ　コンタクト層３、ｐ＋ゲート層４を
形成する。この場合、マスクを用いて通常のイオン注入
法によって注入を行なってもよいが、集束イオンビーム
を用いれば、一つのイオン源から２価と１価のシリコン
イオン及びベリリクムイオンが得られ、ＥＸＢ質量分析
器によシ瞬時に各々のイオンを選択する事ができ、しか
もマスクレスでイオン注入が可能となる為に、きわめて
グロセス時間を短縮する事が可能となる。

このイオン注入後、窒化シリコン層９を保護膜として８
５０℃１５分間の熱処理を行なった後、窒化シリコン層
９をはく離して、第２図ｔｃ＞に示したよう［、ｎ＋コ
ンタクト層３上にはＮ　ｉ　／　ＡｕＧｅオーミ、り合
金によるオーミ、り電極１３を、又ｐ＋ゲート層４上に
はＡｕＺｕオーミック合金に□よるオーミ、り電極１２
を被着した後、４２０℃のスパイクアロイを行ない、オ
ーミック電極１２をソース、ドレイン電極５．６．オー
ミ、り電極１３をゲート電極７とした化合物半導体接合
型ＦＥＴを完成する。

第３図（ａ）〜（ｄ）は本発明の別の製造方法を工程順
に説明する素子断面図である。

まず、第３図（ａ）に示すように第１の実施例と同様に
砒化ガリクム半絶縁性基板８上に２Ｘ１０１８ｃ！Ｒ−
３の濃度の８ｉド一グｎ型砒化ガリウムチヤネ／’層１
を３０ＯＡエピタキシヤル成長させ、さらにこのチャネ
ル層ｌ上にノンドープ半絶縁性層２を１００ＯＡエピタ
キシヤル成長させる。この二つのエピタキシャル成長ｆ
ｆ１ｌ　２の界面は分子線エピタキ７−法などを利用す
る事により、界面単位のない良好な界面とする事ができ
る。このエビタキ／ャル成長層２上に酸化シリコン層１
１を２０００＾被着する。

次に第３図（ｂｌに示したように、酸化７リコン層１１
をパターニングした後に、チャネル層１まで半絶縁性砒
化ガリワム層２をアルカリ系の工、チンダ液を用いてエ
ツチングする。次に、気相成長法によりｍ化７リコン層
１１をマスクとしてｎ＋コンタクト層３を選択成長させ
る。同じ手続により、第３図（ｃ）Ｋ示したように、ｐ
　ゲート層４を選択成長させる。

さらに第３図Ｔｄ）に示したように、ｎ＋コンタクト層
３上にはＮ　ｉ　／　ＡｕＧ　ｅオーミ、り合金を、又
ｐ＋ゲート層４上にはＡ　ｕ　Ｚ　ｎオーミ、り合金を
被着してそれぞれオーミック電極１３．１２を形成した
（ｉ、４２０°Ｃのスパイク１０イを行ない化合物半導
体接合型ＦＥＴを完成する。

この選択成長法を用いた製造方法は、集束イオンビーム
を用いた製造方法と比べると、製造工程が長く、スルー
グツトの点では不利であるが、チ入法と比べて急峻なグ
ロファイルの接合が得られる為に、電流遮＠荷性等のデ
バイス特性がすぐれ℃いる点が長所となる。

この製造方法によシ得られた化合物半導体接合型トラン
ジスタは、高濃度にドープした薄い一導電型チャネル層
１と、このチャネル層１上に半絶縁性層２を具備してお
シ、半絶縁性層２申に、ゲート領域にはチャネル層１の
導電型と反対導電型の領域４、ソース及びドレイン領域
には同一導電型の領域３を有１−る事を特徴とする。

本実施例の化合物半導体接合型ＦＥＴにおいては、ソー
ス・ゲート間の抵抗が０．５Ωｍｍと、従来型のＦＥＴ
と同等あるいはそれ以下の値に抑制されているにもかか
わらず、ゲート閾値電圧のゲート長による変化は従来型
のＦＥＴと比べ極端に軽減されておシ、短チヤネル効果
が十分抑制されている事が明らかとなった。又、得られ
る飽和電流量も、従来型ＦＥＴとほぼ同等の値が得られ
、ヘテロ接合系デバイスで生じている大きな問題点は回
避されている事がわかった。

〔発明の効果〕

以上説明したように１本発明によれば、短チヤネル効果
や、得られる電流量が少ないといった従来のデバイスが
抱えている問題を回避して、化合物半導体の表面の影響
を本質的に解消したＦＥＴが実現でき、単体素子及び集
積回路素子として広い応用分野で利用できる。

【図面の簡単な説明】

第１図は本発明の一実施例のＦＥＴの構造を示す断面図
、　　　　　　　　　。 −Ｔ　　　　　第２図［ａ）〜（Ｃ）は不発１１のＦＥ
Ｔを集束イオンビームを用いて製造する場合を工程順に
示した素子断面図、第３図（ａ）〜（ｄ）は本発明のｌ
ｉ’　Ｅ　Ｔを選択成長を用いて製造する場合の工程順
に示した素子断面図、第４図は従来のＭＥＳ　　ＦＥＴ
の一例の断面図であるＯｌ・・・・・・ｎチャネル層、
２・・・・・・半絶縁性層、３・・・・・・ｎ＋コンタ
クト層、４・・・・・・ｐ　ゲート層、５・・・パ） ・・・ソース電極、濁・・・・・・ドレインｔｆｆｌ、
７・・・・・・ケート電極、８・・・・・・半絶縁性基
板、９・・・・・・窒化７リコン層、１０・・・・：・
集束イオンビーム、１１・・・・・・酸化シリコン層、
１２・・・・・・Ｎｉ／ＡｕＧｅオーミ、り電第４図

Claims (4)

【特許請求の範囲】
1. （１）化合物半導体の基板上に、高濃度にドープした薄
   い一導電型チャネル層と、このチャネル層上に半絶縁性
   層とを備え、この半絶縁性層中に、前記チャネル層の導
   電型と反対導電型の領域からなるゲート領域および前記
   チャネル層の導電型の領域と同一導電型の領域からなる
   ソース及びドレイン領域を有する事を特徴とする化合物
   半導体接合型電界効果トランジスタ。
2. （２）化合物半導体の基板上に高濃度にドープした薄い
   一導電型チャネル層を形成し、このチャネル層上に半絶
   縁性層形成し、この半絶縁性層中にゲート領域には前記
   チャネル層の導電型と反対導電型の領域を、ソース及び
   ドレイン領域には前記チャネル層の導電型と同一導電型
   の領域を形成することを特徴とする化合物半導体接合型
   電界効果トランジスタの製造方法。
3. （３）チャネル層上の半絶縁性層中のゲート領域及びソ
   ース、ドレイン領域が集束イオンビームによるイオン注
   入の工程と、熱処理の工程とにより形成される特許請求
   の範囲第２項記載の化合物半導体接合型電界効果トラン
   ジスタの製造方法。
4. （４）チャネル層上の半絶縁性層中のゲート領域及びソ
   ース、ドレイン領域が、選択的なエッチングの工程と、
   選択的なエピタキシャル成長の工程とにより形成される
   特許請求の範囲第２項記載の化合物半導体接合型電界効
   果トランジスタの製造方法。