JPS5932174A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS5932174A JPS5932174A JP14193482A JP14193482A JPS5932174A JP S5932174 A JPS5932174 A JP S5932174A JP 14193482 A JP14193482 A JP 14193482A JP 14193482 A JP14193482 A JP 14193482A JP S5932174 A JPS5932174 A JP S5932174A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＧＩＬＡｌｌ等の化合物半導体を用いた電界
効果トランジスタ（ＦＥＴ ）の製造方法に関するＯ 〔発明の技術的背景〕 Ｇ１ＡｇはＳｌに比べて電子移動度が数倍高く、高速動
作が可能カデノ々イス拐料として注目されている。Ｇａ
Ａｓを用いてＦＥＴを作る場合、８１におけるような良
質の界面特性を示すダート絶縁脱力玉ないため、通常、
金属−半導体接触を利用したショットキーダート構造が
採用される。このようなショットキーダート型ＦＥＴは
通常ＭＥＳ（ｑｔａｌ ｆｉｅｍｌａｏｎｄｕｃｔｏｒ
） ＦＥＴと呼ばｉする。
効果トランジスタ（ＦＥＴ ）の製造方法に関するＯ 〔発明の技術的背景〕 Ｇ１ＡｇはＳｌに比べて電子移動度が数倍高く、高速動
作が可能カデノ々イス拐料として注目されている。Ｇａ
Ａｓを用いてＦＥＴを作る場合、８１におけるような良
質の界面特性を示すダート絶縁脱力玉ないため、通常、
金属−半導体接触を利用したショットキーダート構造が
採用される。このようなショットキーダート型ＦＥＴは
通常ＭＥＳ（ｑｔａｌ ｆｉｅｍｌａｏｎｄｕｃｔｏｒ
） ＦＥＴと呼ばｉする。
第１図は一般的なＭＥＳ ＦＥＴを示している。１１が
Ｃｒドープの半絶縁性ＧａＡｓ基板、１２が活性層とな
るｎ型不純物ドーｆＧａＡｉＦ＆であり、このＧａＡｓ
層１２の表面にメーミック電極であるソース電極１３、
ドレイン電極１４およびショットキー電極であるｆ−ト
電極１５が形成されている。
Ｃｒドープの半絶縁性ＧａＡｓ基板、１２が活性層とな
るｎ型不純物ドーｆＧａＡｉＦ＆であり、このＧａＡｓ
層１２の表面にメーミック電極であるソース電極１３、
ドレイン電極１４およびショットキー電極であるｆ−ト
電極１５が形成されている。
第１図のＭＥＳ ＦＥＴの改良形として、第２図に示す
構造が知られている。これは、第１図の活性層となるｎ
型ＧａＡｗｉ １２の部分を、アンドープＧ５Ａｓ層１
２Ｉ とこれよりバンドキャップの広いｎ型不純物ドー
７°ＧａＡ１Ａｓ ｊ＠ １’２ｔの積層構造としたも
のである。この構造のＭＥＳ ＦＥＴは第１図のものよ
り高速動作が可能である。その理由は、゛キャリアが走
行するチャネル領域となるＧａＡｓ層１２１がアンドー
プゆえに電子移動度が非常に高いためである。アンドー
グＧａＡｓ層１２１でキャリアとなる電子はへテロ接合
を介してｎ型ＧａＡｌＡｓ層１２２から供給されること
になる。
構造が知られている。これは、第１図の活性層となるｎ
型ＧａＡｗｉ １２の部分を、アンドープＧ５Ａｓ層１
２Ｉ とこれよりバンドキャップの広いｎ型不純物ドー
７°ＧａＡ１Ａｓ ｊ＠ １’２ｔの積層構造としたも
のである。この構造のＭＥＳ ＦＥＴは第１図のものよ
り高速動作が可能である。その理由は、゛キャリアが走
行するチャネル領域となるＧａＡｓ層１２１がアンドー
プゆえに電子移動度が非常に高いためである。アンドー
グＧａＡｓ層１２１でキャリアとなる電子はへテロ接合
を介してｎ型ＧａＡｌＡｓ層１２２から供給されること
になる。
第１図、第２図に示すＭＥＳ ＦＥＴを作るには、ソー
ス、ドレイン電極１３．１４とダート電極１５とに別々
の金属を用いるため、それぞれの電極形成に光触剤工程
を必要とする。そのためにはマスク合せの余裕をとるこ
とが必要である。
ス、ドレイン電極１３．１４とダート電極１５とに別々
の金属を用いるため、それぞれの電極形成に光触剤工程
を必要とする。そのためにはマスク合せの余裕をとるこ
とが必要である。
例えば、ダート電極幅２μｍに対して、ダート電極幅撒
とソース、ドレイン知、極１３，１４の間にそれぞれ２
μｍのすき間を設けなければならない。このことは、第
１に、この神のＭＥＳ ＦＥＴを一枚のウェハ上に集積
する場合に高集積化を妨げるととになる。第２に、ター
トとソース、ドレインの間にダートで制御されない抵抗
がチャネル抵抗に直列に入るため、高速動作の妨げとな
シ、また高いｇｍが得られない等、Ｆ’ＥＴ特性を悪化
させる。
とソース、ドレイン知、極１３，１４の間にそれぞれ２
μｍのすき間を設けなければならない。このことは、第
１に、この神のＭＥＳ ＦＥＴを一枚のウェハ上に集積
する場合に高集積化を妨げるととになる。第２に、ター
トとソース、ドレインの間にダートで制御されない抵抗
がチャネル抵抗に直列に入るため、高速動作の妨げとな
シ、また高いｇｍが得られない等、Ｆ’ＥＴ特性を悪化
させる。
このような問題を解決するには、Ｓ］ダートＭＯ８ＦＥ
Ｔで用いられているように、ダート電極をマスクとして
イオン注入を行ってダート電、極に自己整合された低抵
抗のソース、ドレイン領域を形成することが考えられる
。しかしながら、イオン注入を行った場合にはその後注
入不純物イオンの活性化のために必ず熱処理工程を必要
とする。第１図あるいは第２図に示す」：うなＭＥＳ
ＦＥＴでは、ダート電極形成後に熱処理工程が入ると、
ダート電極金属−半導体間で反応をおこし、ショットキ
ー障壁特性を劣化させる。
Ｔで用いられているように、ダート電極をマスクとして
イオン注入を行ってダート電、極に自己整合された低抵
抗のソース、ドレイン領域を形成することが考えられる
。しかしながら、イオン注入を行った場合にはその後注
入不純物イオンの活性化のために必ず熱処理工程を必要
とする。第１図あるいは第２図に示す」：うなＭＥＳ
ＦＥＴでは、ダート電極形成後に熱処理工程が入ると、
ダート電極金属−半導体間で反応をおこし、ショットキ
ー障壁特性を劣化させる。
従ってＭＥＳ ＦＦ：Ｔでは、イオン注入による自己整
合技術を用いることが困難である。
合技術を用いることが困難である。
本発明は、ＧＩＬＡｓのような化合物半導体を用いて、
ｓＩダー） ＭＯＳ ＦＥＴにおけるような自己整合技
術を適用して高集積化および高性能化を可能としだＦＦ
、Ｔの！Ｍ造方法を提供することを目的とする。
ｓＩダー） ＭＯＳ ＦＥＴにおけるような自己整合技
術を適用して高集積化および高性能化を可能としだＦＦ
、Ｔの！Ｍ造方法を提供することを目的とする。
〔発明の概１璧〕
本発明は、ｐｎ接合デー、トを有するいわゆるＪＦＥＴ
ｒＭ造を用いてイオン注入法による自己整合技術の適
用を可能とする。即ち本発明において−１、ブず半絶縁
性基板上にチャネル領域となるアンドープの第１の化合
物半導体層を形成し、そのＪにこれにキャリアを供給す
るだめのこれよりバンドキャップの広いｎ型不純物ドー
グの第２の化合物半導体層、更にその上にｐ型不純物ド
ープのｍ３の化合物半導体層を１１１１次積層形成する
。次にこの積層構造のダート領域にマスクを形成してＩ
Ｉ＠３の化合物半導体層をダート領域にのみ残すように
エツチング除去し、イオン注入と熱処理を行って低抵抗
のソース、ドレイン領域を形成する。
ｒＭ造を用いてイオン注入法による自己整合技術の適
用を可能とする。即ち本発明において−１、ブず半絶縁
性基板上にチャネル領域となるアンドープの第１の化合
物半導体層を形成し、そのＪにこれにキャリアを供給す
るだめのこれよりバンドキャップの広いｎ型不純物ドー
グの第２の化合物半導体層、更にその上にｐ型不純物ド
ープのｍ３の化合物半導体層を１１１１次積層形成する
。次にこの積層構造のダート領域にマスクを形成してＩ
Ｉ＠３の化合物半導体層をダート領域にのみ残すように
エツチング除去し、イオン注入と熱処理を行って低抵抗
のソース、ドレイン領域を形成する。
本発明によれば、ＪＦＥＴ＃＃造を用いるから、イオン
注入と熱処理工程による自己整合技術を適用しても金属
−半導体間の反応による特性の劣化はない。ぞして本発
明によれば、自己整合技術の適用により、ＦＥＴの高集
積化が可能となシ、またより一層の高速動作化が可能と
なる。
注入と熱処理工程による自己整合技術を適用しても金属
−半導体間の反応による特性の劣化はない。ぞして本発
明によれば、自己整合技術の適用により、ＦＥＴの高集
積化が可能となシ、またより一層の高速動作化が可能と
なる。
本発明を、ＧａＡｓ −ＧａＡｌＡｓヘテロ接合を利用
し九ＦＥＴに適用した一実施例について、第３図（、）
〜（ｄ）を参照して説明する。まず（、）に示すように
、Ｃｒドーゾの半絶縁性Ｇ１Ａｓ基板２１を用意し、こ
の上に活性層２２としてアンドープＧａＡｓ Ｊ＠ ２
２ ＋とｎ型不純物ドー７’ＧａＡｌＡｓ層２２２を積
層し、チにｐ型不純物ドープＧａＡｌＡｓ層２３を１１
重積層ことかできる。アンド−７６ＧａＡｓ層２２１け
チャネル領域として機能する層、ｎ型ＧａＡｌＡｓ層２
２２はこのアンド−７’ＧａＡａ層２２１ にキャリア
（電子）を供給するための層であって、この２層がＦＥ
Ｔの活性層２２を構成することになる。例えば、アンド
ープＧａＡｓ層２２１１ｄ厚さ４０００Ｘ。
し九ＦＥＴに適用した一実施例について、第３図（、）
〜（ｄ）を参照して説明する。まず（、）に示すように
、Ｃｒドーゾの半絶縁性Ｇ１Ａｓ基板２１を用意し、こ
の上に活性層２２としてアンドープＧａＡｓ Ｊ＠ ２
２ ＋とｎ型不純物ドー７’ＧａＡｌＡｓ層２２２を積
層し、チにｐ型不純物ドープＧａＡｌＡｓ層２３を１１
重積層ことかできる。アンド−７６ＧａＡｓ層２２１け
チャネル領域として機能する層、ｎ型ＧａＡｌＡｓ層２
２２はこのアンド−７’ＧａＡａ層２２１ にキャリア
（電子）を供給するための層であって、この２層がＦＥ
Ｔの活性層２２を構成することになる。例えば、アンド
ープＧａＡｓ層２２１１ｄ厚さ４０００Ｘ。
ｎ型ＧａＡｌＡｓ層２２２は慶さ１５００人でドナー濃
度ＩＸＩ（１ｍ のＳ１ド一７°層、ｐ型ＧａＡｌＡ
ｓ層２３は埋さ２ｏｏｏ１でアクセグタ濃度ｌＸ１０
ｃｆｎ のＢｅドー７°Ｎとする。
度ＩＸＩ（１ｍ のＳ１ド一７°層、ｐ型ＧａＡｌＡ
ｓ層２３は埋さ２ｏｏｏ１でアクセグタ濃度ｌＸ１０
ｃｆｎ のＢｅドー７°Ｎとする。
この後、（ｂ）に示すようにダート領域をマスク２４で
おおい、アンドープＧａＡｓＮ２２里の近く壕でエツチ
ングする。次いで（ｃ）に示すように、マスク２４をそ
のままイオン注入用マスクとしてｎ型不純物をイオン注
入し、熱処理を行って低抵抗のソース領域２５およびド
レイン領域２６を形成する。注入する不純物はＳｉとし
、熱処理ｕｓｏｏ℃、１０分としてソース領域２６およ
びドレイン領域２７のドナー濃度を５Ｘ１０１８Ｌ：ｒ
ｎ−’以上にする。
おおい、アンドープＧａＡｓＮ２２里の近く壕でエツチ
ングする。次いで（ｃ）に示すように、マスク２４をそ
のままイオン注入用マスクとしてｎ型不純物をイオン注
入し、熱処理を行って低抵抗のソース領域２５およびド
レイン領域２６を形成する。注入する不純物はＳｉとし
、熱処理ｕｓｏｏ℃、１０分としてソース領域２６およ
びドレイン領域２７のドナー濃度を５Ｘ１０１８Ｌ：ｒ
ｎ−’以上にする。
この後（ｄ）に示すように、ＣＶＤ法で全面に８０００
ＸのＳ ｒ ０２膜２７を堆積し、コンタクトホールを
あけて、ソース、ドレイン領域２５９２６およびダート
領域のｐ型ＧａＡｌＡｓ層２３にそれぞれオーミックコ
ンタクトするＡｕ−Ｇｅ電極２８゜２９および３０を形
成する。
ＸのＳ ｒ ０２膜２７を堆積し、コンタクトホールを
あけて、ソース、ドレイン領域２５９２６およびダート
領域のｐ型ＧａＡｌＡｓ層２３にそれぞれオーミックコ
ンタクトするＡｕ−Ｇｅ電極２８゜２９および３０を形
成する。
こうして形成されたＪＦＥＴは、電極３０に負電圧を印
加してソース、ドレイン間の電流を制御することができ
る。実測によれば、チャネル長２μｍ１チャネル幅１０
０μｍとして室温で重子移動度５０００ ｃｍ ／ｖ−
８ｅｃが得られた。
加してソース、ドレイン間の電流を制御することができ
る。実測によれば、チャネル長２μｍ１チャネル幅１０
０μｍとして室温で重子移動度５０００ ｃｍ ／ｖ−
８ｅｃが得られた。
前述のように、ＭＥＳ ＦＥＴの場合ショットキーダー
ト電極として金属を用いるため、グー） 牝、枠形成後
に高温の熱工程を入れることができなかった。本実施例
によれば、ＪＦＥＴ檜造をｍ−るためにイオン注入と熱
処理を行う自己整合技術を適用するととができる。従っ
て本実施例によれば、第２図のものに比べてＧａＡｓを
用いたＦＥＴの高集積化と高速化を図ることができる。
ト電極として金属を用いるため、グー） 牝、枠形成後
に高温の熱工程を入れることができなかった。本実施例
によれば、ＪＦＥＴ檜造をｍ−るためにイオン注入と熱
処理を行う自己整合技術を適用するととができる。従っ
て本実施例によれば、第２図のものに比べてＧａＡｓを
用いたＦＥＴの高集積化と高速化を図ることができる。
なお、以上の実施例では、ＧａＡｓ＋を用いた場合を説
明したが、本発明はこれに限られるものではなく、他の
ＩＩＩ −Ｖ族化合物半導体、例えば半絶縁性ＩｎＰ基
板にＩｎＰ−ＩｎＧ＠Ａ＠ヘテロ接合栴造を形成して第
３図と同様のＦＥＴを得る場合にも適用することができ
る。
明したが、本発明はこれに限られるものではなく、他の
ＩＩＩ −Ｖ族化合物半導体、例えば半絶縁性ＩｎＰ基
板にＩｎＰ−ＩｎＧ＠Ａ＠ヘテロ接合栴造を形成して第
３図と同様のＦＥＴを得る場合にも適用することができ
る。
第１図および第２図は従来のＭＢＳ ＦＥＴを示す図、
第３ 邸１ （ａ）〜（ｄ）は本発明の一実施例のＦＥ
Ｔ製造工程を示す図である。 ２１・・・半絶縁性ＧａＡｓ基板、２２・・・活性層、
２２Ｉ・・・アンドープＧａＡｓＪｉｉ（第１の化合物
半導体層）、２２２−ｎ型不純物ドープＧａＡｌＡｓ層
（第２の化合物半導体層）、２３・・・ｐ型不純物ドー
プＧａＡＩＡｑ層（第３の化合物半導体層）、２４・・
・マスク、２５・・・ソース領域、２６・・・ドレイン
令口城、２７−ＣＶＤ ８１０２膜、２８〜３０ ・・
・Ａｕ）Ｇｅ電極。 出願人代理人 弁理士 鈴 江 武 彦第１図 （ａ） 第２図 第３ｒＩＡ
第３ 邸１ （ａ）〜（ｄ）は本発明の一実施例のＦＥ
Ｔ製造工程を示す図である。 ２１・・・半絶縁性ＧａＡｓ基板、２２・・・活性層、
２２Ｉ・・・アンドープＧａＡｓＪｉｉ（第１の化合物
半導体層）、２２２−ｎ型不純物ドープＧａＡｌＡｓ層
（第２の化合物半導体層）、２３・・・ｐ型不純物ドー
プＧａＡＩＡｑ層（第３の化合物半導体層）、２４・・
・マスク、２５・・・ソース領域、２６・・・ドレイン
令口城、２７−ＣＶＤ ８１０２膜、２８〜３０ ・・
・Ａｕ）Ｇｅ電極。 出願人代理人 弁理士 鈴 江 武 彦第１図 （ａ） 第２図 第３ｒＩＡ
Claims (2)
- （１）中絶縁性基板」二に、チャネル領域となるアンド
ープの第１の化合物半導体層、との半導体層にキャリア
を供給するこれよりバンドキャップの広いｎ型不純物ド
ーグの第２の化合物半導体層およびｐ型不純物ドープの
第３の化合物半導体層を順次ｆｉｌｉ層形成する工程と
、この後ケ゛−ト領域にマスクを形成して前記第３の化
合物半導体層をダート領域にのみ残してエツチング除去
する工程と、この後イオン注入と熱処理を行ってソース
およびドレイン領域を形成する工程と、この後前＆ｉケ
゛−ト領域の第３の化合物半導体層および前８【シソー
ス、ドレイン領域にそれぞれオーミックコンタクトする
電極を形成する工程とをイｍ１えたことを特徴とする電
界効果トランジスタの製造方法。 - （２） 基板はＣｒドープの半絶縁性ＧａＡ１、第１
の化合物半導体層はアンドーグのＧａＡｓ層、第２０化
合物半導体層はｎ型ＧａＡｌＡｓ層、第３の化合物半導
体層はｐｍＧａＡＩＡＩＩ層である特許請求の範囲第１
項記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14193482A JPS5932174A (ja) | 1982-08-16 | 1982-08-16 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14193482A JPS5932174A (ja) | 1982-08-16 | 1982-08-16 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5932174A true JPS5932174A (ja) | 1984-02-21 |
Family
ID=15303541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14193482A Pending JPS5932174A (ja) | 1982-08-16 | 1982-08-16 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5932174A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60176275A (ja) * | 1984-02-22 | 1985-09-10 | Nec Corp | 集積型半導体装置 |
| JPS6184870A (ja) * | 1984-10-03 | 1986-04-30 | Hitachi Ltd | 半導体装置 |
| JPS61140181A (ja) * | 1984-12-12 | 1986-06-27 | Nec Corp | 半導体装置 |
| JPS61176161A (ja) * | 1985-01-31 | 1986-08-07 | Nec Corp | ヘテロゲ−ト電界効果トランジスタ |
| JPS61177782A (ja) * | 1985-01-28 | 1986-08-09 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 半導体装置 |
| JPS61230381A (ja) * | 1985-04-05 | 1986-10-14 | Nec Corp | 半導体装置 |
| JPS61192128U (ja) * | 1985-05-17 | 1986-11-29 | ||
| US5019519A (en) * | 1988-03-11 | 1991-05-28 | Kokusai Denshin Denwa Kabushiki Kaisha | Method for the manufacture of optical semiconductor device |
Citations (1)
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|---|---|---|---|---|
| JPS58147169A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 高電子移動度トランジスタの製造方法 |
-
1982
- 1982-08-16 JP JP14193482A patent/JPS5932174A/ja active Pending
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