JPS6064480A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS6064480A JPS6064480A JP17219583A JP17219583A JPS6064480A JP S6064480 A JPS6064480 A JP S6064480A JP 17219583 A JP17219583 A JP 17219583A JP 17219583 A JP17219583 A JP 17219583A JP S6064480 A JPS6064480 A JP S6064480A
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- gaas
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＧａＡｓ等の化合物半導体を用いた電界効果
トランジスタ（ＦＥＴ）の製造方法ＫＰＡする。
トランジスタ（ＦＥＴ）の製造方法ＫＰＡする。
ＧａＡｓはＳｉ Ｋ比べて電子移動度が数倍高く、高速
動作が可能なデバイス材料として注目されている。Ｇａ
Ａｓを用いてＦＥＴを作る場合、５ｉｔ（おけるような
良質の界面特性を示すゲート絶縁膜がないため、通常、
金属−半導体接触を利用したショッートキーゲート構造
が採用される。このようなショットキーゲート型ＦＥＴ
は通常ＭＢＳ （ＭｅｔａｌＳｅｍｉｃｏｎｄｕｃｔｏ
ｒ ） ＦＥＴと呼ばれる。
動作が可能なデバイス材料として注目されている。Ｇａ
Ａｓを用いてＦＥＴを作る場合、５ｉｔ（おけるような
良質の界面特性を示すゲート絶縁膜がないため、通常、
金属−半導体接触を利用したショッートキーゲート構造
が採用される。このようなショットキーゲート型ＦＥＴ
は通常ＭＢＳ （ＭｅｔａｌＳｅｍｉｃｏｎｄｕｃｔｏ
ｒ ） ＦＥＴと呼ばれる。
第１図は一般的なＭＢＳ ＦＥＴを示している。１１は
Ｃｒ ドープの半絶縁性ＧａＡｓ基板、１２が活性層と
なるｎ型不純物ドープＧａＡｓ層であり、このＧａＡｓ
Ｊ＠ １２の表面にオーミック電極であるソース電極
１３、ドレイン電極１４およびショットキー電極である
ゲート電極１５が形成されている。
Ｃｒ ドープの半絶縁性ＧａＡｓ基板、１２が活性層と
なるｎ型不純物ドープＧａＡｓ層であり、このＧａＡｓ
Ｊ＠ １２の表面にオーミック電極であるソース電極
１３、ドレイン電極１４およびショットキー電極である
ゲート電極１５が形成されている。
第１図のＭＥＳ ＦＥＴ の改良形として、第２図に示
す構造が知られている。これは、第１図の活性層となる
ｎ型ＧａＡｓ層１２の部分を、アンドープＧａＡｓ層１
２１とこれよシバンドキャップの広いノンドープＧａＡ
ｌＡｓ層１２２とｎ型不純物ドープＧａＡｌＡｓ層１２
３の積層構造としたものである。この構造のＭＢＳ Ｆ
ＥＴ は第１図のものより高速動作が可能である。その
理由は、キャリアが走行するチャネル領域となるＧａＡ
ｓ層１２．がアンドープゆえに電子移動度が非常に高い
ためである。アンドープＧａＡｓ １５１１２＋でキャ
リアとなる電子はへテロ接合を介してｎ壓ＧａＡｌＡｓ
層１２２から供給されることになる。
す構造が知られている。これは、第１図の活性層となる
ｎ型ＧａＡｓ層１２の部分を、アンドープＧａＡｓ層１
２１とこれよシバンドキャップの広いノンドープＧａＡ
ｌＡｓ層１２２とｎ型不純物ドープＧａＡｌＡｓ層１２
３の積層構造としたものである。この構造のＭＢＳ Ｆ
ＥＴ は第１図のものより高速動作が可能である。その
理由は、キャリアが走行するチャネル領域となるＧａＡ
ｓ層１２．がアンドープゆえに電子移動度が非常に高い
ためである。アンドープＧａＡｓ １５１１２＋でキャ
リアとなる電子はへテロ接合を介してｎ壓ＧａＡｌＡｓ
層１２２から供給されることになる。
アンドープＧａＡｌＡｓ層はスペイサ−と呼ばれ、ｎ型
のＧａＡ Ｉ Ａｓ層がアンドープＧａＡｓ層の電子に
及はす影響を軽減するためのものである。
のＧａＡ Ｉ Ａｓ層がアンドープＧａＡｓ層の電子に
及はす影響を軽減するためのものである。
第１図、第２図に示すＭＢＳ １’ＥＴを作るには、ソ
ース、ドレイン電極１３．１４とゲート’＠ 極１５と
に別々の金属を用いるため、それぞれの電極形成に光触
剤工程を必要とする。そのためにはマスク合せの余裕を
とることが必要である。例えば、ゲート電極幅２μｍに
対して、ゲート電極１５とソース、ドレイン電極１３．
１４の間にそれぞれ２μｍのすき間を設けなければなら
ない。このことは、第１に、この種のＭＢＳ ＦＥ’ｌ
’を一枚のウェハ上に集積する場合に高集積化を妨げる
ことになる。第２に、ゲートとソース、ドレインの間に
ケートで制御されない抵抗がチャネル抵抗に直列に入る
ため、高速動作の妨けとなり、また尚いｇｌＴｌが得ら
れない等、ＦＥＴ特性を悪化させる。
ース、ドレイン電極１３．１４とゲート’＠ 極１５と
に別々の金属を用いるため、それぞれの電極形成に光触
剤工程を必要とする。そのためにはマスク合せの余裕を
とることが必要である。例えば、ゲート電極幅２μｍに
対して、ゲート電極１５とソース、ドレイン電極１３．
１４の間にそれぞれ２μｍのすき間を設けなければなら
ない。このことは、第１に、この種のＭＢＳ ＦＥ’ｌ
’を一枚のウェハ上に集積する場合に高集積化を妨げる
ことになる。第２に、ゲートとソース、ドレインの間に
ケートで制御されない抵抗がチャネル抵抗に直列に入る
ため、高速動作の妨けとなり、また尚いｇｌＴｌが得ら
れない等、ＦＥＴ特性を悪化させる。
このような問題を解決するには、Ｓ＋ ケートＭＯ８Ｆ
ＥＴで用いられているように、ゲート電極をマスクとし
てイオン注入を行ってゲート電極に自己整合された低抵
抗のソース、ドレイン領域を形成することが考えられる
。しかしながら、イオン注入を行った場合にはその後注
入不純物イオンの活性化のために必ず熱処理工程を必要
とする。
ＥＴで用いられているように、ゲート電極をマスクとし
てイオン注入を行ってゲート電極に自己整合された低抵
抗のソース、ドレイン領域を形成することが考えられる
。しかしながら、イオン注入を行った場合にはその後注
入不純物イオンの活性化のために必ず熱処理工程を必要
とする。
第１図あるいは第２図に示すようなＭＥＳ ＰＥＴでは
、ゲート電極形成後に熱処理工程が入ると、ゲート電極
金属−半導体間で反応をおこし、ショットキー障壁特性
を劣化させる。従ってＭＥＳ ＦＥＴでは、イオン注入
による自己兼合技術を用いることが困難である。
、ゲート電極形成後に熱処理工程が入ると、ゲート電極
金属−半導体間で反応をおこし、ショットキー障壁特性
を劣化させる。従ってＭＥＳ ＦＥＴでは、イオン注入
による自己兼合技術を用いることが困難である。
本発明は、ＧａＡｓのような化合物半導体を用いて、Ｓ
！ ゲートＭＯ８ＦＥＴにおけるような自己整合技術を
適用して高集積化および高性能化を可能としたＦＥＴの
製造方法を提供することを目的とする。
！ ゲートＭＯ８ＦＥＴにおけるような自己整合技術を
適用して高集積化および高性能化を可能としたＦＥＴの
製造方法を提供することを目的とする。
本発明は、半導体のｎｐｎ構造を用いたいわゆるＣＡＭ
ＥＬダイオードをゲート電極に用いてイメン注入法によ
る自己種付技術の適用全可能とする。即ち本発明におい
ては、１ず半絶縁性水板上にチャネル領域となるアンド
ーグの８１！１の化合物半導体層を形成し、その上にこ
れにｉ−ヤリアを供給するためのこれよりバンドキャッ
プの広いノンドーグのスペイサ−全含むｎ型不純物トー
プの第２の化合物半導体層、更にその上にｌ１ｐＨ構造
の第３の化合物半導体層を順次Ｍｔ＝形成する。次にこ
の積層構造のゲート領域にマスクを形成して第３の化付
物半導体層をゲート領域にのみ残すようにエツチング除
去し、イオン注入と熱処理を行って低抵抗のソース、ド
レイン電極を形成する。
ＥＬダイオードをゲート電極に用いてイメン注入法によ
る自己種付技術の適用全可能とする。即ち本発明におい
ては、１ず半絶縁性水板上にチャネル領域となるアンド
ーグの８１！１の化合物半導体層を形成し、その上にこ
れにｉ−ヤリアを供給するためのこれよりバンドキャッ
プの広いノンドーグのスペイサ−全含むｎ型不純物トー
プの第２の化合物半導体層、更にその上にｌ１ｐＨ構造
の第３の化合物半導体層を順次Ｍｔ＝形成する。次にこ
の積層構造のゲート領域にマスクを形成して第３の化付
物半導体層をゲート領域にのみ残すようにエツチング除
去し、イオン注入と熱処理を行って低抵抗のソース、ド
レイン電極を形成する。
本発明によれば、半導体によるゲートを用いるから、イ
オン注入と熱処理工程による自己整合技術を適用しても
金属−半導体＋ｔ４ｊの反応による特性の劣化はない。
オン注入と熱処理工程による自己整合技術を適用しても
金属−半導体＋ｔ４ｊの反応による特性の劣化はない。
そして本発明によれば、自己整合技術の適用により、Ｆ
ｇ’ｉ’の高集積化が可能となり、またよシ一層の高速
動作化がｕＪｌｊｄとなる。
ｇ’ｉ’の高集積化が可能となり、またよシ一層の高速
動作化がｕＪｌｊｄとなる。
本発明を、ＧａＡｓ−ＧａＡｌＡｓヘテロ接合を利用し
たＰＥＴに適用した一実施例について、第３図ｔａ）〜
（ｄ）を参照して説明する。まず（ａ）に示すようＪｉ
、Ｃｒドープの半絶縁性ＧａＡＳ基板２１を用意し、こ
の上に活性層としてアンドープＧａＡｓ層２２を積層し
、その上に電子を供給するための層として、アンドープ
ＧａＡｌＡｓ ｊ曽２３１％ ｎ型不純物ドープＧａ−
ＡｌＡｓ層２３２を積層し、更に、コントロールゲート
のだめの層として、ｎ型不純物ドープＧａＡｓ １６２
４１、ｐ ｍ、 不Ｎ物ドープＧａＡｓ ）ｅｊ ２４
２、ｎ型不純物ドープＧａＡ ｓ層２４３、を順次積層
形成する。このようなＯａＡ ｓ ＧａＡ Ｉ Ａｓの
積層構造は、分子線エピタキシー法により容易に形成す
ることができる。
たＰＥＴに適用した一実施例について、第３図ｔａ）〜
（ｄ）を参照して説明する。まず（ａ）に示すようＪｉ
、Ｃｒドープの半絶縁性ＧａＡＳ基板２１を用意し、こ
の上に活性層としてアンドープＧａＡｓ層２２を積層し
、その上に電子を供給するための層として、アンドープ
ＧａＡｌＡｓ ｊ曽２３１％ ｎ型不純物ドープＧａ−
ＡｌＡｓ層２３２を積層し、更に、コントロールゲート
のだめの層として、ｎ型不純物ドープＧａＡｓ １６２
４１、ｐ ｍ、 不Ｎ物ドープＧａＡｓ ）ｅｊ ２４
２、ｎ型不純物ドープＧａＡ ｓ層２４３、を順次積層
形成する。このようなＯａＡ ｓ ＧａＡ Ｉ Ａｓの
積層構造は、分子線エピタキシー法により容易に形成す
ることができる。
アンドープＧａＡｓ ＪｉｉＪ ２２はチャンネル領域
として機能する層、ｎ型ＧａＡｌＡｓ Ｎ！ ２３ｚは
このアンドープＧ ａＡｓＡｓ層圧２ャリア（電子）を
供給するための層である。アンドープＧａＡｌＡｓ ２
３＋はスペイサ−と呼ばれ、ｎ聾のＧａＡｌＡｓ ｌｔ
！Ｉ２３＊が７ｙド一プＧａＡｓ層の電子に及ばず影響
を軽減する作用がある。例えばアンドープＧａＡｓ Ｉ
曽２２は厚さ１μｍ、ｎ型ＧａＡｌＡｓ層はＧａ ｏ、
７ｓＡＩ ｏ２ｓＡＳ のＯａ、ＡＩの割合のものを使
い、厚さは６００Ａでドナー濃度は５×１０′７副−３
のＳｉ ドープ層とする。
として機能する層、ｎ型ＧａＡｌＡｓ Ｎ！ ２３ｚは
このアンドープＧ ａＡｓＡｓ層圧２ャリア（電子）を
供給するための層である。アンドープＧａＡｌＡｓ ２
３＋はスペイサ−と呼ばれ、ｎ聾のＧａＡｌＡｓ ｌｔ
！Ｉ２３＊が７ｙド一プＧａＡｓ層の電子に及ばず影響
を軽減する作用がある。例えばアンドープＧａＡｓ Ｉ
曽２２は厚さ１μｍ、ｎ型ＧａＡｌＡｓ層はＧａ ｏ、
７ｓＡＩ ｏ２ｓＡＳ のＯａ、ＡＩの割合のものを使
い、厚さは６００Ａでドナー濃度は５×１０′７副−３
のＳｉ ドープ層とする。
ｎ型ＧａＡｓ層２４．、ｐ型ＧａＡｓｊｆｉ２４ｚ ＋
ｎ型（３ａＡｓ層２４３の三層はキャメルダイオード
といわれ、ＭＢＳ ＦＥＴの場合のショットキーゲート
電極と同じ作用を行なうものである。すなわち外部から
印加された電圧に応じて、ソース、ドレイン間の電流を
制御することができる。
ｎ型（３ａＡｓ層２４３の三層はキャメルダイオード
といわれ、ＭＢＳ ＦＥＴの場合のショットキーゲート
電極と同じ作用を行なうものである。すなわち外部から
印加された電圧に応じて、ソース、ドレイン間の電流を
制御することができる。
例えばｎ ｍＧａＡｓ ｌ曽２４１ は厚さ８００Ａで
、ドナー濃度５ Ｘ １０”ｃｍ のＳｉ ドープ層、
ｐ ’ＪＪＩ ＧａＡｓ層２４２は厚さ１００＾で、ア
クセプタ濃度５Ｘ１０”♂のＢｅ ドープ層、ｎ型Ｇａ
Ａｓ ２４ ａは厚さ４００λでドナー濃度５ Ｘ １
０”ｃｍ−３のＳｌ ドープ層とする。
、ドナー濃度５ Ｘ １０”ｃｍ のＳｉ ドープ層、
ｐ ’ＪＪＩ ＧａＡｓ層２４２は厚さ１００＾で、ア
クセプタ濃度５Ｘ１０”♂のＢｅ ドープ層、ｎ型Ｇａ
Ａｓ ２４ ａは厚さ４００λでドナー濃度５ Ｘ １
０”ｃｍ−３のＳｌ ドープ層とする。
この後、（ｂ）に示すようＶこゲート領域をマスク２５
でおおい、アンドープＧａＡｌＡｓ Ｊ曽２３１の近く
までエツチングする。次いで（Ｃ）に示すように、マス
ク２５をそのままイオン注入用マスクとしてｒｌ型不純
物をイオン注入し、熱処理を行って低抵抗のソース領域
２６およびドレイン領域２７を形成する。
でおおい、アンドープＧａＡｌＡｓ Ｊ曽２３１の近く
までエツチングする。次いで（Ｃ）に示すように、マス
ク２５をそのままイオン注入用マスクとしてｒｌ型不純
物をイオン注入し、熱処理を行って低抵抗のソース領域
２６およびドレイン領域２７を形成する。
注入する不純物はＳｉ とし、熱処理は８００℃、１０
分としてソース領域２６およびドレイン領域２７のドナ
ー濃度を５ Ｘ １０”ｃｍ ”以上にする。
分としてソース領域２６およびドレイン領域２７のドナ
ー濃度を５ Ｘ １０”ｃｍ ”以上にする。
この後（ｄＪに示すように、ＣＶＤ法で全面に８００Ｏ
Ａの５ｉｎ２膜２８を堆積し、コンタクトホールをあけ
て、ソース、ドレイン領域２６．２７およびゲート領域
のｎ ｑ ＧａＡｌＡｓ ２４ｘにそれぞれオーミック
コンタクトするＡｕ Ｇｅ電極２９．３０および３１を
形成する。
Ａの５ｉｎ２膜２８を堆積し、コンタクトホールをあけ
て、ソース、ドレイン領域２６．２７およびゲート領域
のｎ ｑ ＧａＡｌＡｓ ２４ｘにそれぞれオーミック
コンタクトするＡｕ Ｇｅ電極２９．３０および３１を
形成する。
こうして形成された半導体グー） ＦＥＴは、電極３１
に電圧を印加してソース、ドレイン間の電流を制御する
ことができる。実測によれば、チャネル艮２μｎｌ 、
チャネル幅１００μｍとして室温で電子移動度５０００
ｏ／ｌ／ Ｖ＠ｓｅｅ が得られた。
に電圧を印加してソース、ドレイン間の電流を制御する
ことができる。実測によれば、チャネル艮２μｎｌ 、
チャネル幅１００μｍとして室温で電子移動度５０００
ｏ／ｌ／ Ｖ＠ｓｅｅ が得られた。
前述のように、ＭＥＳ ＦＥＴの場合ショットキーゲー
ト′ｗＬ極として金属を用いるため、ゲート電極形成後
に高温の熱工程を入れることができなかった。本実施例
によれば、半導体ゲート構造を用いるためにイオン注入
と熱処理を行う自己整合技術を適用することができる。
ト′ｗＬ極として金属を用いるため、ゲート電極形成後
に高温の熱工程を入れることができなかった。本実施例
によれば、半導体ゲート構造を用いるためにイオン注入
と熱処理を行う自己整合技術を適用することができる。
従って本実施例によれば、第２図のものに比べてＧａＡ
ｓを用いたＦ ＥＴの高集積化と高速化を図ることがで
きる。
ｓを用いたＦ ＥＴの高集積化と高速化を図ることがで
きる。
なお、以上の実施例では、ＧａＡｓ を用いｆｃ場合を
説明したが、本発明はこれに限られるものではなく、他
の■−■族化合物半導体、例えば半絶縁性ＩｎＰ基板に
ＩｎＰ−ＩｎＧａＡｓ へテロ接合構造を形成して第３
図と同様のＰＥＴを得る場合にも適用することができる
。
説明したが、本発明はこれに限られるものではなく、他
の■−■族化合物半導体、例えば半絶縁性ＩｎＰ基板に
ＩｎＰ−ＩｎＧａＡｓ へテロ接合構造を形成して第３
図と同様のＰＥＴを得る場合にも適用することができる
。
第１図および第２図は従来のＭＥＳ ｌｉ’ＥＴを示す
図、第３図（ａ）〜（ｄ）は本発明の一実施例のＦＥＴ
製造工程を示す図である。 ２１・・・半絶縁性Ｇ ａ Ａｓ基板、２２・・・アン
ドーグＧａＡ ｓ層（第１の化合物半導体ノー）、２３
・・・第２の化合物半導体層、２３１・・・アンドープ
ＧａＡｌＡｓ 層、２３２・・・ｎ型不純物ドープＧａ
ＡｌＡｓノｉ、２４・・・第３の化合物半導体ｌ−１２
４，・・・！ｌ型不純物ドープ（ｊａＡｓ層、２４ｇ・
”ｐ型不純物ドーグ（ＪａＡｓ層、２４３− ＩＩ型不
純物ドープＧａＡｓ層、２５・・・マスク、２６・・・
ノース領域、２７・・・トレイン領域、２８・・・ＣＶ
Ｄ・Ｓ ｉ ０２膜、２９〜３１ ＝−Ａｕ−Ｕｅ；Ａ
−−ミック電＜ｉ。 代理人 弁理士 則 剋１．云 佑（ほか１名）第 １
図 第２因 第 ３ 図 第 ３ 図 （ｔ）
図、第３図（ａ）〜（ｄ）は本発明の一実施例のＦＥＴ
製造工程を示す図である。 ２１・・・半絶縁性Ｇ ａ Ａｓ基板、２２・・・アン
ドーグＧａＡ ｓ層（第１の化合物半導体ノー）、２３
・・・第２の化合物半導体層、２３１・・・アンドープ
ＧａＡｌＡｓ 層、２３２・・・ｎ型不純物ドープＧａ
ＡｌＡｓノｉ、２４・・・第３の化合物半導体ｌ−１２
４，・・・！ｌ型不純物ドープ（ｊａＡｓ層、２４ｇ・
”ｐ型不純物ドーグ（ＪａＡｓ層、２４３− ＩＩ型不
純物ドープＧａＡｓ層、２５・・・マスク、２６・・・
ノース領域、２７・・・トレイン領域、２８・・・ＣＶ
Ｄ・Ｓ ｉ ０２膜、２９〜３１ ＝−Ａｕ−Ｕｅ；Ａ
−−ミック電＜ｉ。 代理人 弁理士 則 剋１．云 佑（ほか１名）第 １
図 第２因 第 ３ 図 第 ３ 図 （ｔ）
Claims (2)
- （１）半絶縁性基板上に、チャネル領域となるアンドー
プの第１の化合物半導体層、この半導体層にキャリアを
供給するこれよりノ（ンドキャップの広いｎ型不純物ド
ーグの第２の化合物半導体層およびゲート電極となるｐ
型の上にｎ型を重ねた構造もしくはｎｐｎと重ねた構造
からなる第３の半導体層を順次積層形成する工程と、こ
の後ゲート領域にマスクを形成して前記第３の化合物半
導体層をゲート領域にのみ残してエツチング除去する工
程と、この後イオン注入と熱処理を行ってソースおよび
ドレイン領域を形成する工程と、この後前記ゲート領域
の第３の化合物半導体層および前記ソース、ドレイン領
域にそれぞれオーミックコンタクトする電極を形成する
工程とを備えたことを特徴とする電界効果トランジスタ
の製造方法。 - （２）基板はＣｒ ドープの半絶縁性ＧａＡｓ、第−ｌ
の化合物半導体層はアンドープのＧａＡｓ ’Ｍ、第２
の化合物半導体層はｎ凰ＧａＡｌＡｓ ＷＪ、第３の化
合物半導体層はｐ型ＧａＡｓ層又はｐ型ＧａＡｌＡｓ層
の上にｎ型ＧａＡｓ層又！１１．ｎ型ＧａＡｌＡｓ層を
重ねたもの、もしくはｎ型ＧａＡｓ層又はＧａＡ Ｉ
Ａｓ層の上にｐ型ＧａＡｓ層又はＧａＡｌＡｓ層を重ね
さらにその上にｎ型ＧａＡｓ層又はＧａＡｌＡｓ層を重
ねたものである特許請求の範囲第１項記載の電界効果ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17219583A JPS6064480A (ja) | 1983-09-20 | 1983-09-20 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17219583A JPS6064480A (ja) | 1983-09-20 | 1983-09-20 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6064480A true JPS6064480A (ja) | 1985-04-13 |
Family
ID=15937337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17219583A Pending JPS6064480A (ja) | 1983-09-20 | 1983-09-20 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6064480A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104916633A (zh) * | 2014-03-14 | 2015-09-16 | 株式会社东芝 | 半导体装置 |
-
1983
- 1983-09-20 JP JP17219583A patent/JPS6064480A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104916633A (zh) * | 2014-03-14 | 2015-09-16 | 株式会社东芝 | 半导体装置 |
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