JPS60218876A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS60218876A JPS60218876A JP7486884A JP7486884A JPS60218876A JP S60218876 A JPS60218876 A JP S60218876A JP 7486884 A JP7486884 A JP 7486884A JP 7486884 A JP7486884 A JP 7486884A JP S60218876 A JPS60218876 A JP S60218876A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/432—Heterojunction gate for field effect devices
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はＧａＡｓ等の化合物半導体を用いた電界効果ト
ランジスタ（ＦＥＴ）の製造方法に関する。
ランジスタ（ＦＥＴ）の製造方法に関する。
ＧａＡｓはＳｉに比べて電子移動度が数倍高く、高速動
作が可能なデバイス材料として注目されている。ＧａＡ
ｓ を用いてＦｊ１３Ｔを作る場合、Ｓｉにおけるよう
な良質の界面特性を示すゲート絶縁膜がないため、通常
、金属−半導体接触を利用したショットキーゲート型造
が、堺用される。このようなショットキーゲート型ＦＩ
Ｔは通常Ｍ Ｅ Ｓ （ＮＡｅｔａｌ ５ｅＩｎｉｃｏ
ｎｄｕｃｔｏｒ） Ｆ ＥＴと呼ばれる。
作が可能なデバイス材料として注目されている。ＧａＡ
ｓ を用いてＦｊ１３Ｔを作る場合、Ｓｉにおけるよう
な良質の界面特性を示すゲート絶縁膜がないため、通常
、金属−半導体接触を利用したショットキーゲート型造
が、堺用される。このようなショットキーゲート型ＦＩ
Ｔは通常Ｍ Ｅ Ｓ （ＮＡｅｔａｌ ５ｅＩｎｉｃｏ
ｎｄｕｃｔｏｒ） Ｆ ＥＴと呼ばれる。
第１図は一般的なＭｇＳ ＦｇＴを示している。
１は半絶縁性ＧａＡｓ基板、２が活性層となるｎ型ドー
プＧａＡｓ層であり、このＧａＡｓ層２の表面にオーミ
ック電極であるソース電極３、ドレイン電極４およびシ
ゴットキー電極であるゲート電極５が形成されている。
プＧａＡｓ層であり、このＧａＡｓ層２の表面にオーミ
ック電極であるソース電極３、ドレイン電極４およびシ
ゴットキー電極であるゲート電極５が形成されている。
第１図のＭｇ８ ＦＥＴの改良形として第２図に示す構
造が示られている。これは、第１図の活性層となるｎ型
ＧａＡｓ層２０部分をアンドープＧａＡｓ層２１とこれ
よりバンドギャップの広いアンドープＧａＡｔＡｓ層２
２とｎ型ドープＧａＡｔＡｓ層２３の積層構造としたも
のである。この構造のＭＦ３Ｓ ＦＥＴ は第１図のも
のより高速動作が可能である。その理由は、キャリアが
走行するチャネル領域となる龜Ａ８層２１がアンドープ
ゆえに電子移動度が非常に高いからである。アンドープ
ＧａＡｓ層２１でキャリアとなる電子はへテロ接合を介
してｎ型ＧａＡｔＡｓ層２３から供給されることになる
。なおアンドープＧａＡｔＡｓ層２２はスペーサーと呼
ばれ、ｎ型ＧａＡｔＡｓ層２３がアンドープＧａＡｓ層
２１の電子に及ぼす影響を軽減するためのものである。
造が示られている。これは、第１図の活性層となるｎ型
ＧａＡｓ層２０部分をアンドープＧａＡｓ層２１とこれ
よりバンドギャップの広いアンドープＧａＡｔＡｓ層２
２とｎ型ドープＧａＡｔＡｓ層２３の積層構造としたも
のである。この構造のＭＦ３Ｓ ＦＥＴ は第１図のも
のより高速動作が可能である。その理由は、キャリアが
走行するチャネル領域となる龜Ａ８層２１がアンドープ
ゆえに電子移動度が非常に高いからである。アンドープ
ＧａＡｓ層２１でキャリアとなる電子はへテロ接合を介
してｎ型ＧａＡｔＡｓ層２３から供給されることになる
。なおアンドープＧａＡｔＡｓ層２２はスペーサーと呼
ばれ、ｎ型ＧａＡｔＡｓ層２３がアンドープＧａＡｓ層
２１の電子に及ぼす影響を軽減するためのものである。
第１図、第２図に示すＭＷＳ ＦＥＴを作るにはソース
ドレイン電極３，４とゲート電極５とに別々の金属を用
いるため、それぞれの電極形成に光触剤工程を必要とす
る。そのためにはマスク合せの余裕をとることが必要で
ある。例えば、ゲート電極幅１μｍ に対して、ゲート
電極５と、ソース、ドレイン電極３，４の間にそれぞれ
１μｍのすきまを設けなければならない。このことは、
第１にこの種のＭＥＳ ＦＦ１Ｔを一枚のウェーハ上に
集積する場合に高集積化を妨げることになる。第２に、
ゲートとソース、ドレイン間にゲートで制御されない抵
抗がチャネル抵抗に直列に入るため、高速動作の妨けと
なり、高いｇｔｎが得られない等、ＦＥＴ特性を悪化さ
せる。
ドレイン電極３，４とゲート電極５とに別々の金属を用
いるため、それぞれの電極形成に光触剤工程を必要とす
る。そのためにはマスク合せの余裕をとることが必要で
ある。例えば、ゲート電極幅１μｍ に対して、ゲート
電極５と、ソース、ドレイン電極３，４の間にそれぞれ
１μｍのすきまを設けなければならない。このことは、
第１にこの種のＭＥＳ ＦＦ１Ｔを一枚のウェーハ上に
集積する場合に高集積化を妨げることになる。第２に、
ゲートとソース、ドレイン間にゲートで制御されない抵
抗がチャネル抵抗に直列に入るため、高速動作の妨けと
なり、高いｇｔｎが得られない等、ＦＥＴ特性を悪化さ
せる。
このような問題を解決するには、ＳｉゲートＭＯ８ＦＥ
Ｔ で用いられているように、ゲート電極をマスクとし
てイオン注入を行って、ゲート電極に自己整合された低
抵抗のソース、ドレイン領域を形成することが考えられ
る。しかしながら、イオン注入を行った場合には、その
後注入不純物イオンの活性化のために必ず熱処理工程を
必要とする。
Ｔ で用いられているように、ゲート電極をマスクとし
てイオン注入を行って、ゲート電極に自己整合された低
抵抗のソース、ドレイン領域を形成することが考えられ
る。しかしながら、イオン注入を行った場合には、その
後注入不純物イオンの活性化のために必ず熱処理工程を
必要とする。
第１図あるいは第２図に示すようなＭＥＳ ＦＥＴでは
、ゲート電極形成稜に熱処理工程が入ると、ゲート電極
金属と半導体との間で反応を起こし、シ目ットキー障壁
特性を劣化させる。従ってＭＥＳＦＥＴでは、イオン注
入による自己整合技術を用いることが困難である。
、ゲート電極形成稜に熱処理工程が入ると、ゲート電極
金属と半導体との間で反応を起こし、シ目ットキー障壁
特性を劣化させる。従ってＭＥＳＦＥＴでは、イオン注
入による自己整合技術を用いることが困難である。
本発明は、ＧａＡｓのような化合物半導体を用いて、Ｓ
ｉゲートＭＯ８ＦＥＴにおけるような自己整合技術を適
用して高集積化および高性能化を可能とし九ＦＩＴの製
造方法を提供することを目的とする。
ｉゲートＭＯ８ＦＥＴにおけるような自己整合技術を適
用して高集積化および高性能化を可能とし九ＦＩＴの製
造方法を提供することを目的とする。
本発明は、半導体のへテロ接合構造あるいは徐々に変化
する（ｇｒａｄｅｄ）バンドギャップ構造のどちらかと
、ｎｐｎ構造を組みあわせた構造を用いてイオン注入法
による自己整合技術の適用を可能とする。即ち、本発明
においては、まず半導練性基板にチャネル領域となるア
ンドープの第１の化合物半導体層を形成し、その上にこ
れにキャリアを供給するためのこれよりバンドギャップ
の広いアンドープのスペーサーを含むｎ型の第２の化合
物半導体層、更にその上にペテロ接合構造あるいはｇｒ
ａｄｅｄバンドギャップ構造のどちらかとｎｐｎ 構造
を組みあわせた第３の化合物半導体層を順次積層形成す
る。次にこの積層構造のゲート領域にマスクを形成して
第３の化合物半導体層をゲート領域にのみ残すようにエ
ツチング除去し、イオン注入と熱処理を行って低抵抗の
ソース、ドレイン領域を形成する。
する（ｇｒａｄｅｄ）バンドギャップ構造のどちらかと
、ｎｐｎ構造を組みあわせた構造を用いてイオン注入法
による自己整合技術の適用を可能とする。即ち、本発明
においては、まず半導練性基板にチャネル領域となるア
ンドープの第１の化合物半導体層を形成し、その上にこ
れにキャリアを供給するためのこれよりバンドギャップ
の広いアンドープのスペーサーを含むｎ型の第２の化合
物半導体層、更にその上にペテロ接合構造あるいはｇｒ
ａｄｅｄバンドギャップ構造のどちらかとｎｐｎ 構造
を組みあわせた第３の化合物半導体層を順次積層形成す
る。次にこの積層構造のゲート領域にマスクを形成して
第３の化合物半導体層をゲート領域にのみ残すようにエ
ツチング除去し、イオン注入と熱処理を行って低抵抗の
ソース、ドレイン領域を形成する。
本発明によれば、半導体によるゲートを用いるので、イ
オン注入と熱処理工程による自己整合技術を適用して−
も、金属と半導体間の反応による特性の劣化はない。そ
して本発明によれば自己整合技術の適用により、ＰＥＴ
Ｏ高集積化が可能となり、より一層の高連動化が可能と
なる。
オン注入と熱処理工程による自己整合技術を適用して−
も、金属と半導体間の反応による特性の劣化はない。そ
して本発明によれば自己整合技術の適用により、ＰＥＴ
Ｏ高集積化が可能となり、より一層の高連動化が可能と
なる。
本発明を、ＱａＡＳ −ＧａＡｔＡｓヘテロ接合を利用
したＦＥＴに適用した一実施例について、第３図（ａ）
〜（ｄ）を参照して説明する。まず（ａ）に示すように
、半絶縁性ＧａＡｓ 基板１の上に、活性層としてアン
ドープＧａＡｓ層２を積層し、その上にスペーサー（Ｄ
７−７ ）’ −７’ ＧａＡＡ＆ｓ層３と電子を供
給するだめのｎ型ＧａＡｔＡｓ層４を積層する。次に、
コントロールゲートのだめの層として、ｎ型ＧａＡｓ層
５□、ｐ型ＡｌＡｓ層５゜、ｎ ｆＪ ＧａＡｓ層５３
を順次積層形成する。このような積層構造は、分子線エ
ピタキシ法により容易に形成することができる。アンド
ープＧａＡｓ層２はチャンネル領域として機能する層、
ｎ型ＧａｋＬｋｓ層４は、このアンドープＧａＡｓ層２
にキャリア（電子）を供給するだめの層である。
したＦＥＴに適用した一実施例について、第３図（ａ）
〜（ｄ）を参照して説明する。まず（ａ）に示すように
、半絶縁性ＧａＡｓ 基板１の上に、活性層としてアン
ドープＧａＡｓ層２を積層し、その上にスペーサー（Ｄ
７−７ ）’ −７’ ＧａＡＡ＆ｓ層３と電子を供
給するだめのｎ型ＧａＡｔＡｓ層４を積層する。次に、
コントロールゲートのだめの層として、ｎ型ＧａＡｓ層
５□、ｐ型ＡｌＡｓ層５゜、ｎ ｆＪ ＧａＡｓ層５３
を順次積層形成する。このような積層構造は、分子線エ
ピタキシ法により容易に形成することができる。アンド
ープＧａＡｓ層２はチャンネル領域として機能する層、
ｎ型ＧａｋＬｋｓ層４は、このアンドープＧａＡｓ層２
にキャリア（電子）を供給するだめの層である。
アンドープＧａＡｔＡｓ層３はｎ型ＧａＡｔＡｓ層４の
電子に及ぼす影響を軽減する作用がある。例えばアンド
ープＧａＡｓ層２は厚さ１μｍ、ｎ型ＧａＡ４Ａｓ層４
はＧａ ｏ、７ Ａｔｏ、２Ａｓの割合のものを用い、
厚さは６００λで、 ドナー濃度は５Ｘ１ｏ１１ｒｒＬ
−３のＳｉドープ層とする。
電子に及ぼす影響を軽減する作用がある。例えばアンド
ープＧａＡｓ層２は厚さ１μｍ、ｎ型ＧａＡ４Ａｓ層４
はＧａ ｏ、７ Ａｔｏ、２Ａｓの割合のものを用い、
厚さは６００λで、 ドナー濃度は５Ｘ１ｏ１１ｒｒＬ
−３のＳｉドープ層とする。
ｎ型ＧａＡｓ層５１ｓ Ｉ）型ＡｌＡｓ層５２、ｎ型Ｇ
ａＡｓ−：層５３の三１ｍはＭＥＳ ＦＥＴの場合のシ
ョットキーゲート電極と同じ作用を行うものである。す
なわち、外部から印加された電圧に応じて、ソースドレ
イン間の電流を制御することができる。この三層はいわ
ばキャメルダイオード（Ａｐｐｌ 、 Ｐｈｙｓ 、Ｌ
ｅ ｆ ｔ３５Ｃ１） ６３ （１９７９）Ｊ、Ｍ、
５ｈａｎｎｏｎ、 ａ ｍａｊｏｒｉｔｙ ｃａｒｒｉ
ｅｒｃａｎｅｌ ｄｉｏｄｅ ）と似たよう作用を行う
ものであるが、ＡｔＡｓのバンドギャップはＧａＡｓの
それよりも大きいために、キャメルダイオードよ抄は耐
圧が非常に高い。例えば、ｎ型ＧａＡｓ層５１は厚さ８
００人でドナー濃度５Ｘ１０ ｃｍ Ｏ８ｉドープ層、
ｐ ｆｊｌ ＡｔＡｓ層５２層厚２１００λで、アクセ
プタ濃度５Ｘ１０ ” ”ｃｒｒＶ３ｔ７） Ｂｅドー
プ層、ｎ型ＧａＡｓ層５３は厚さ４００人で、ドナー濃
度８Ｘ１０１−１のＳｎドープ層とする。なお−この三
層のかわりに、ｎ型Ｇａ １＋ＢＡＬａＡ ｓ層、ｎ型
あるいはｐ型Ｇａ １−ｂ ＡｔｂＡｓ層、ｐ型Ｇａ
１−（ＡｔｃＡｓ層、ｐ型あるいはｎ型Ｇａ １−ｄＡ
ｔｄＡｓ層、ｎ ｍ Ｇａ１−ｅＡｊｅＡｓ層を順次積
層したものを用いることもできる。ただし０≦ａ、ｃ、
ｄ≦１である。またａ〈Ｃかつｅ （ｃであり、ｂはａ
がらＣまでゅるやかに変化し、ｄはＣからｅまでゆるや
かに変化するすなわちｇｒａｄｅｄバンドギャップ構造
とｎｐｎ構造を組み合わせた構造を持つている。
ａＡｓ−：層５３の三１ｍはＭＥＳ ＦＥＴの場合のシ
ョットキーゲート電極と同じ作用を行うものである。す
なわち、外部から印加された電圧に応じて、ソースドレ
イン間の電流を制御することができる。この三層はいわ
ばキャメルダイオード（Ａｐｐｌ 、 Ｐｈｙｓ 、Ｌ
ｅ ｆ ｔ３５Ｃ１） ６３ （１９７９）Ｊ、Ｍ、
５ｈａｎｎｏｎ、 ａ ｍａｊｏｒｉｔｙ ｃａｒｒｉ
ｅｒｃａｎｅｌ ｄｉｏｄｅ ）と似たよう作用を行う
ものであるが、ＡｔＡｓのバンドギャップはＧａＡｓの
それよりも大きいために、キャメルダイオードよ抄は耐
圧が非常に高い。例えば、ｎ型ＧａＡｓ層５１は厚さ８
００人でドナー濃度５Ｘ１０ ｃｍ Ｏ８ｉドープ層、
ｐ ｆｊｌ ＡｔＡｓ層５２層厚２１００λで、アクセ
プタ濃度５Ｘ１０ ” ”ｃｒｒＶ３ｔ７） Ｂｅドー
プ層、ｎ型ＧａＡｓ層５３は厚さ４００人で、ドナー濃
度８Ｘ１０１−１のＳｎドープ層とする。なお−この三
層のかわりに、ｎ型Ｇａ １＋ＢＡＬａＡ ｓ層、ｎ型
あるいはｐ型Ｇａ １−ｂ ＡｔｂＡｓ層、ｐ型Ｇａ
１−（ＡｔｃＡｓ層、ｐ型あるいはｎ型Ｇａ １−ｄＡ
ｔｄＡｓ層、ｎ ｍ Ｇａ１−ｅＡｊｅＡｓ層を順次積
層したものを用いることもできる。ただし０≦ａ、ｃ、
ｄ≦１である。またａ〈Ｃかつｅ （ｃであり、ｂはａ
がらＣまでゅるやかに変化し、ｄはＣからｅまでゆるや
かに変化するすなわちｇｒａｄｅｄバンドギャップ構造
とｎｐｎ構造を組み合わせた構造を持つている。
この後、（ｂ）に示すようにゲート領域をマスク６、で
おおい、アンドープＧａＡｔＡｓ層３の近くまでエツチ
ングする。次いで、（Ｃ）に示すように、マスク６をそ
のままイオン注入用のマスクとしてｎ型不純物をイオン
注入し、熱処理を行って低抵抗のソース領域７およびド
レイン領域８を形成する注入する不純物は８ｉとし熱処
理は８００℃、１ｏ分としてソース領域７およびドレイ
ン領域８のドナー濃度を５Ｘ１０’譬３以上にする。
おおい、アンドープＧａＡｔＡｓ層３の近くまでエツチ
ングする。次いで、（Ｃ）に示すように、マスク６をそ
のままイオン注入用のマスクとしてｎ型不純物をイオン
注入し、熱処理を行って低抵抗のソース領域７およびド
レイン領域８を形成する注入する不純物は８ｉとし熱処
理は８００℃、１ｏ分としてソース領域７およびドレイ
ン領域８のドナー濃度を５Ｘ１０’譬３以上にする。
次に（ｄ）に示すように、ＣＶＤ法で全面に５ｏｏｏＡ
の８ｉ０．膜９を堆積し、コンタクトホールをあけてソ
ースドレイン領域７，８および、ゲート領域のｎ ｍＧ
ａＡｓ ５３にそれぞれオーミック接触をとるＡｕ−に
電極１０．１１．１２を形成する。
の８ｉ０．膜９を堆積し、コンタクトホールをあけてソ
ースドレイン領域７，８および、ゲート領域のｎ ｍＧ
ａＡｓ ５３にそれぞれオーミック接触をとるＡｕ−に
電極１０．１１．１２を形成する。
こうして形成された半導体グー） ＦＥｉＴは、電極１
２に電圧を印加してソースドレイ／間の電流を制御する
ことができる。実測によれば、チャネル長１μｍ１チャ
ネル巾１００μｍとして室温で１５０ｍ５／、。
２に電圧を印加してソースドレイ／間の電流を制御する
ことができる。実測によれば、チャネル長１μｍ１チャ
ネル巾１００μｍとして室温で１５０ｍ５／、。
が得られた。なお逆耐圧は４０Ｖ程度で、キャメルダイ
オードゲートの２５７よりも改善されている。
オードゲートの２５７よりも改善されている。
前述のように、 ＭｆｉｉＳ ＦＷＴの場合ショットキ
ーゲート電極として金属を用いるため、ゲート電極形成
後に高温の熱工程を入れることができなかった。本実施
例によれば、半導体ゲート構造を用いるためにイオン注
入と熱鋸、理を行う自己整合技術を適用することができ
る。従って本実施例によれば、第２図のものに比べてＧ
ａＡｓを用いたｌｉ’ｇＴの高集積化と高速化を図るこ
とができる。
ーゲート電極として金属を用いるため、ゲート電極形成
後に高温の熱工程を入れることができなかった。本実施
例によれば、半導体ゲート構造を用いるためにイオン注
入と熱鋸、理を行う自己整合技術を適用することができ
る。従って本実施例によれば、第２図のものに比べてＧ
ａＡｓを用いたｌｉ’ｇＴの高集積化と高速化を図るこ
とができる。
なお、以上の実施例では、ＧａＡｓを用いた場合を説明
したが、本発明はこれに限られるものではなく、他のＩ
ＩＩ −Ｖ族化合物半導体、例えば半絶縁性ＩｎＰ基板
にＩｎＰ−ＩｎＧａＡｓへテロ接合構造を形成して第３
図と同様のＦＥＴを得る場合にも適用することができる
。
したが、本発明はこれに限られるものではなく、他のＩ
ＩＩ −Ｖ族化合物半導体、例えば半絶縁性ＩｎＰ基板
にＩｎＰ−ＩｎＧａＡｓへテロ接合構造を形成して第３
図と同様のＦＥＴを得る場合にも適用することができる
。
第１図および第２図は従来のＭｇ８ＦＩＴを示す図、第
３図（ａ）〜（ｄｌは本発明の一実施例のＦＥＴｇ造工
程全工程図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・アンドープＧ
ａＡｓ層（第１の化合物半導体層）、 ３・・・アンド
ープＧａＡｓ層ｓ層（第２の化合物半導体層、スペーサ
ー）４・・・ｎ型ＧａＡｔＡｓ層（第２の化合物半導体
層）、５ ）””第３の化合物半導体層、５ｉ” ｎ
ｍＧａＡｓ ｊ＠、５２、、、Ｐ型！％−ｔＡ ｓ層、
５３・・・ｎ型ＧａＡｓ層、６・・−ｑ スフ、７・・
・ソース領域、８・・・ドレイン領域、９・・・ＣＶＤ
−８ｉ０．膜、１０〜１２−・Ａｕ−Ｇｅ 、ｔ −ミ
ｙ ｌ １１を極。 代理人 弁理士 則 近 憲 佑 （ほか１名） 第 １ 図 第 ２ 図 第３図 ＜ｄン
３図（ａ）〜（ｄｌは本発明の一実施例のＦＥＴｇ造工
程全工程図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・アンドープＧ
ａＡｓ層（第１の化合物半導体層）、 ３・・・アンド
ープＧａＡｓ層ｓ層（第２の化合物半導体層、スペーサ
ー）４・・・ｎ型ＧａＡｔＡｓ層（第２の化合物半導体
層）、５ ）””第３の化合物半導体層、５ｉ” ｎ
ｍＧａＡｓ ｊ＠、５２、、、Ｐ型！％−ｔＡ ｓ層、
５３・・・ｎ型ＧａＡｓ層、６・・−ｑ スフ、７・・
・ソース領域、８・・・ドレイン領域、９・・・ＣＶＤ
−８ｉ０．膜、１０〜１２−・Ａｕ−Ｇｅ 、ｔ −ミ
ｙ ｌ １１を極。 代理人 弁理士 則 近 憲 佑 （ほか１名） 第 １ 図 第 ２ 図 第３図 ＜ｄン
Claims (2)
- （１）半絶縁性基板上にチャネル領域となるアンドープ
の第１の化合物半導体層、この半導体層にキャリアを供
給するこれよりバンドギャップの広いｎ型不純物ドープ
の第２の化合物半導体層、次にゲート電極となるヘテロ
接合構造あるいは徐々変化するバンドギャップ構造のど
ちらかとｎｐｎ構造を組みあわせた構造からなる第３の
半導体層を順次積層形成する工程と、この後ゲート領域
にマスクを形成して前記第３の化合物半導１体層をゲー
ト領域のみ残してエツチング除去する工程と、この後イ
オン注入と熱処理を行ってソースおよびドレイン領域を
形成する工程と、この後前記ゲート領域の第一３の化合
物半導体層および前記ソース、ドレイ／領域にそれぞれ
オーミックコンタクトする電極を形成する工程とを備え
たことを特徴とする電界効果トランジスタの製造方法。 - （２）基板は半絶縁性ＧａＡｓ、第１の化合物半導体は
アンドープのＧａＡｓ層、第２の化合物半導体層はｎ型
Ｇａん仏Ｓ層、第３の化合物半導体層はｎ型ＧａＡｓ層
の上にｐ型ＡＨＡｓ層を重ねた上にさらにｎ型ＧａＡｓ
層を重ねたもの、もしくはｎ ｆｉｌ Ｇａ １− Ｂ
ＡｔａＡ ８層、ｎ型あるい、はｐ型Ｇａ １−ｂＡ
ｊｂＡｓ層、ｐ型Ｇａ １−ＣＡＬ ｃＡｓ層、ｎ型あ
るいはｐ型Ｇａ １−ｄＡｔｄＡｓ層、ｎ型Ｇａ１、．
４ＡｔｅＡｓ層を順次重ねたもので、０≦ａ、 ｃ、ｄ
≦１かつａ （ｃかつｅ （ｃでありｂはａからＣまで
ゆるやかに変化し、ｄはＣからｅまでゆるやかに変化す
るようなものである、特許請求の範囲第１項記載の電界
効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7486884A JPS60218876A (ja) | 1984-04-16 | 1984-04-16 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7486884A JPS60218876A (ja) | 1984-04-16 | 1984-04-16 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60218876A true JPS60218876A (ja) | 1985-11-01 |
Family
ID=13559736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7486884A Pending JPS60218876A (ja) | 1984-04-16 | 1984-04-16 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60218876A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196079A (ja) * | 1987-02-06 | 1988-08-15 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ヘテロ接合ｆｅｔ |
| JPH01154565A (ja) * | 1987-12-10 | 1989-06-16 | Fujitsu Ltd | ジャンクションｆｅｔの製造方法 |
| US5874753A (en) * | 1996-11-12 | 1999-02-23 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
-
1984
- 1984-04-16 JP JP7486884A patent/JPS60218876A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196079A (ja) * | 1987-02-06 | 1988-08-15 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ヘテロ接合ｆｅｔ |
| JPH01154565A (ja) * | 1987-12-10 | 1989-06-16 | Fujitsu Ltd | ジャンクションｆｅｔの製造方法 |
| US5874753A (en) * | 1996-11-12 | 1999-02-23 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
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