JPH03241840A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH03241840A JPH03241840A JP2038851A JP3885190A JPH03241840A JP H03241840 A JPH03241840 A JP H03241840A JP 2038851 A JP2038851 A JP 2038851A JP 3885190 A JP3885190 A JP 3885190A JP H03241840 A JPH03241840 A JP H03241840A
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Landscapes
- Junction Field-Effect Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［目次］
概要
産業上の利用分野
従来の技術
ＧａＡｓ系相補型回路の断面図 （第４図）発明が
解決しようとする課題 課題を解決するための手段 作用 ＧａＳｂ＃ｎＰｏ、 ６３ｓｂｏ、 ３７ヘテロ構造の
エネルギーバンド図 （第３図）実施例 実施例の相補型回路の断面図 （第１図）製造工程を
説明する断面図 （第２図）発明の効果 〔概要〕 高電子移動度トランジスタ（ＨＥＭＴ）と高正孔移動度
トランジスタを有するヘテロ接合電界効果トランジスタ
（ＦＥＴ）及びそれらによる相補型回路を有する半導体
装置及び製法に関し ｐチャネル、ｎチャネルともに高移動度でバリアエネル
ギーの大きいヘテロ界面を持つ、従って。
解決しようとする課題 課題を解決するための手段 作用 ＧａＳｂ＃ｎＰｏ、 ６３ｓｂｏ、 ３７ヘテロ構造の
エネルギーバンド図 （第３図）実施例 実施例の相補型回路の断面図 （第１図）製造工程を
説明する断面図 （第２図）発明の効果 〔概要〕 高電子移動度トランジスタ（ＨＥＭＴ）と高正孔移動度
トランジスタを有するヘテロ接合電界効果トランジスタ
（ＦＥＴ）及びそれらによる相補型回路を有する半導体
装置及び製法に関し ｐチャネル、ｎチャネルともに高移動度でバリアエネル
ギーの大きいヘテロ界面を持つ、従って。
高速でゲートリークの少ない半導体装置の提供を目的と
し。
し。
ｌ）ノンドープＧａＳｂからなるチャネル層と、該チャ
ネル層上に形成されたｐ型（１）−） ＩｎＰｙ（ｙ＝
０．６３．又はｙ〜０．６３）層（３）からなる正孔供
給層を有し、該チャネル層と該正孔供給層との界面に生
成する２次元正孔ガス層をチャネルとするように構成す
る。
ネル層上に形成されたｐ型（１）−） ＩｎＰｙ（ｙ＝
０．６３．又はｙ〜０．６３）層（３）からなる正孔供
給層を有し、該チャネル層と該正孔供給層との界面に生
成する２次元正孔ガス層をチャネルとするように構成す
る。
２）ノンドープＩｎＰｙＳｂ＋−ｙ（ｙ−０−６３，又
はｙ〜０．６３）からなるチャネル層と、該チャネル層
上に形成されたｎ型（ｎ−）ＧａＳｂからなる電子供給
層を有し、該チャネル層と該電子供給層との界面に生成
する２次元電子ガス層をチャネルとするように構成する
。
はｙ〜０．６３）からなるチャネル層と、該チャネル層
上に形成されたｎ型（ｎ−）ＧａＳｂからなる電子供給
層を有し、該チャネル層と該電子供給層との界面に生成
する２次元電子ガス層をチャネルとするように構成する
。
３） ｎ型素子（ヘテロ接合ＦＥＴ）とｎ型素子とを有
する相補型半導体装置であって、半導体基板（１）上に
、真性（ｉ−）ＧａＳｂ層（２）、 ｐ型（ｐ−）
ＩｎＰ、Ｓｂ、−。
する相補型半導体装置であって、半導体基板（１）上に
、真性（ｉ−）ＧａＳｂ層（２）、 ｐ型（ｐ−）
ＩｎＰ、Ｓｂ、−。
（ｙ〜０．６３．又はｙ〜０．６３） 層（３）からな
る第１の積層構造と、 １−１ｎＰｙＳｂｌ−ｙ〜（
４）、 ｎ型（ｎ−）ＧａＳｂ層（５）からなる第２
の積層構造とを有し、ｎ型素子は該ｎ−ＧａＳｂ層（５
）とＭ １−１ｎＰ、５ｂｔ−、層（４）で構成され。
る第１の積層構造と、 １−１ｎＰｙＳｂｌ−ｙ〜（
４）、 ｎ型（ｎ−）ＧａＳｂ層（５）からなる第２
の積層構造とを有し、ｎ型素子は該ｎ−ＧａＳｂ層（５
）とＭ １−１ｎＰ、５ｂｔ−、層（４）で構成され。
表面からこれらの各層を貫通するｎ型のソース及びドレ
インと、該ソース及びドレイン間の該ｎ−ｃａｓｂ！（
５）上にゲートを有し。
インと、該ソース及びドレイン間の該ｎ−ｃａｓｂ！（
５）上にゲートを有し。
ｎ−ＧａＳｂ層（５）／ｉ−１ｎＰｙＳｂ＋−ｙ〜（４
）ヘテロ界面に形成される２次元電子ガスをｎチャネル
に用い、Ｐ型素子は該ｐ−１ｎＰｙＳｂ＋−ｙ〜（３）
と該１−ＧａＳｂ層（２）で構成され１表面からこれら
の各層を貫通するＰ型のソース及びドレインと、該ソー
ス及びドレイン間の該ｐ−１ｎＰｙＳｂ＋−ｙ〜（３）
にゲートを有し。
）ヘテロ界面に形成される２次元電子ガスをｎチャネル
に用い、Ｐ型素子は該ｐ−１ｎＰｙＳｂ＋−ｙ〜（３）
と該１−ＧａＳｂ層（２）で構成され１表面からこれら
の各層を貫通するＰ型のソース及びドレインと、該ソー
ス及びドレイン間の該ｐ−１ｎＰｙＳｂ＋−ｙ〜（３）
にゲートを有し。
ｐ−１ｎＰｙＳｂＩ−ｙ〜（３）／ｉ−ＧａＳｂ層（２
）ヘテロ界面に形成される２次元正孔ガスをｐチャネル
に用いるように構成する。
）ヘテロ界面に形成される２次元正孔ガスをｐチャネル
に用いるように構成する。
（産業上の利用分野〕
本発明は化合物半導体を用いた。高電子移動度トランジ
スタ（ＨＥＭＴ）と高移動度の正孔チャネルを有するヘ
テロ接合ＦＥＴ及びそれらによる相補型回路を有する半
導体装置及び製造方法に関する。
スタ（ＨＥＭＴ）と高移動度の正孔チャネルを有するヘ
テロ接合ＦＥＴ及びそれらによる相補型回路を有する半
導体装置及び製造方法に関する。
ここでは、高移動度の正孔チャネルを有するヘテロ構造
ＦＥＴを便宜的にＰ型ＨＥＭＴと呼ぶことにする。
ＦＥＴを便宜的にＰ型ＨＥＭＴと呼ぶことにする。
近年のコンピュータシステムの高速化の要求に伴い、
）ＩＥＭＴを始めとし超高速素子の開発が盛んであるが
１次世代のコンピュータシステムに対しては更に高速な
素子の開発が要求されている。
）ＩＥＭＴを始めとし超高速素子の開発が盛んであるが
１次世代のコンピュータシステムに対しては更に高速な
素子の開発が要求されている。
このような要求に応えるためには、 ｌｌｐ、 ＩｎＳ
ｂ。
ｂ。
１ｎＡｓ＋或いはそれらの混晶等の高い電子移動度を持
つ結晶で素子を形成することが有効な方法の一つである
が、同時に高集積化に適した回路構成を採らなければな
らない。
つ結晶で素子を形成することが有効な方法の一つである
が、同時に高集積化に適した回路構成を採らなければな
らない。
高密度集積化に適した低消費電力回路である相補型回路
に、スタガード（ｓｔａｇｇｅｒｅｄ） 型のヘテロ構
造を用いて本発明を適用することができる。
に、スタガード（ｓｔａｇｇｅｒｅｄ） 型のヘテロ構
造を用いて本発明を適用することができる。
〔従来の技術］
５１−ＭＯＳ型ＦＥＴによる相補型回路は、低消費電力
であるために高集積化に適したデバイスとして有名であ
る。
であるために高集積化に適したデバイスとして有名であ
る。
ところで、化合物半導体を用いたＦＥＴによる相補型回
路としては、 ＧａＡｓ／ＡｌＧａＡｓヘテロ構造によ
るＩＩＥＭＴを用いたものが検討されてきた１）１）
ＩＥＥＥ、ＥＤＬ−５，Ｎｏ１２（１９８４）ｐ５２
１． Ｒ，Ａ、ＫｉｅｈｌＩＥＥＥ、ＥＤＬ−７，Ｎ
ｏ ３（１９８６）ｐ１８２． に、Ｍａｔｓｕｍｏ
ｔｏ。
路としては、 ＧａＡｓ／ＡｌＧａＡｓヘテロ構造によ
るＩＩＥＭＴを用いたものが検討されてきた１）１）
ＩＥＥＥ、ＥＤＬ−５，Ｎｏ１２（１９８４）ｐ５２
１． Ｒ，Ａ、ＫｉｅｈｌＩＥＥＥ、ＥＤＬ−７，Ｎ
ｏ ３（１９８６）ｐ１８２． に、Ｍａｔｓｕｍｏ
ｔｏ。
第４図は従来のＧａＡｓ系相補型回路の一例を示す断面
図である。
図である。
この相補回路は５１５（Ｓｅ＋ｍ１ｃｏｎｄｕｃｔｏｒ
−ＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）型
ＦＥＴで構成される。
−ＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）型
ＦＥＴで構成される。
ｐ型（ｐ−）ＳＩＳ ＦＥＴはノンドープの真性（ｉ−
）ＧａＡｓ層チャネル４２の上に９ ノンドープの薄い
１−ＡＩＧａＡｓ層４６を介して高濃度ｐ型（ｐ”−）
Ｇａｎｓゲート４５が形成されている。
）ＧａＡｓ層チャネル４２の上に９ ノンドープの薄い
１−ＡＩＧａＡｓ層４６を介して高濃度ｐ型（ｐ”−）
Ｇａｎｓゲート４５が形成されている。
ｎ型（ｎ−）５１５ ＦＥＴは、その形成予定領域に形
成された凹部に選択成長されたノンドープの１−ＧａＡ
ｓチャネル層４３層上３．ノンドープの薄い１−ＡＩＧ
ａＡｓ層４６を介して高濃度ｎ型（ｎ’−）ＧａＡｓゲ
ート４６が形成されている。
成された凹部に選択成長されたノンドープの１−ＧａＡ
ｓチャネル層４３層上３．ノンドープの薄い１−ＡＩＧ
ａＡｓ層４６を介して高濃度ｎ型（ｎ’−）ＧａＡｓゲ
ート４６が形成されている。
この回路は、 ＧａＡｓ層 ｐ型のＡｌＧａＡｓヘテロ
界面に形成された２次元正孔ガスをＰチャネルにしＧａ
Ａｓ層 ｎ型のＡｌＧａＡｓヘテロ界面に形成された２
次元電子ガスをｎチャネルにしている。
界面に形成された２次元正孔ガスをＰチャネルにしＧａ
Ａｓ層 ｎ型のＡｌＧａＡｓヘテロ界面に形成された２
次元電子ガスをｎチャネルにしている。
この場合はｐ型ＨＥＭＴとｎ型ＨＥＭＴのの組み合わせ
であるが、この他にｎ型ＨＥＭＴを ＭＥＳ（ＭＥｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
ＦＥＴで置き換えたものも提案されている。このような
Ｐ型ＨＥＭＴをベースにした相補型回路の特徴は、デバ
イスを低温（例えば液体窒素温度）にすることにより、
２次元正孔の移動度が高くなるため、もともと高い移動
度を持つｎチャネル素子と組み合わせて低消費電力の高
速集積回路が期待できることである。
であるが、この他にｎ型ＨＥＭＴを ＭＥＳ（ＭＥｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
ＦＥＴで置き換えたものも提案されている。このような
Ｐ型ＨＥＭＴをベースにした相補型回路の特徴は、デバ
イスを低温（例えば液体窒素温度）にすることにより、
２次元正孔の移動度が高くなるため、もともと高い移動
度を持つｎチャネル素子と組み合わせて低消費電力の高
速集積回路が期待できることである。
上記のＧａＡｓ／ＡｌＧａＡｓ ヘテロ構造ＦＥＴを用
いた相補型回路は次のような欠点を持っている。
いた相補型回路は次のような欠点を持っている。
■ 正孔の移動度があまり高くなく （室温では特に低
く ２５０ ｃｍ”／Ｖ−ｓＬ ｐチャネル素子の特
性が不十分である。
く ２５０ ｃｍ”／Ｖ−ｓＬ ｐチャネル素子の特
性が不十分である。
■ ＧａＡｓ／ＡｌＧａＡｓヘテロ界面のバリアエネル
ギーが小さく （電子に対して０．３ ｅＶ、正孔に対
して０．２ ｅＶ程度）、ゲートリーク電流が大きいた
め。
ギーが小さく （電子に対して０．３ ｅＶ、正孔に対
して０．２ ｅＶ程度）、ゲートリーク電流が大きいた
め。
良好な特性のデバイスが実現できなかった。
本発明はｐ型ＨＥＭＴ、 ｎ型ＨＥＭＴともに高移動
度でバリアエネルギーの大きいヘテロ界面を持つ、従っ
て、高速でゲートリークの少ない半導体装置の提供を目
的とする。
度でバリアエネルギーの大きいヘテロ界面を持つ、従っ
て、高速でゲートリークの少ない半導体装置の提供を目
的とする。
上記課題の解決は。
ｌ）ノンドープＧａＳｂからなるチャネル層と、該チャ
ネル層上に形成されたＰ型（ｐ−）ＩｎＰｙＳｂｉ□ヶ
（ｙ〜０．６３．又はｙ〜０．６３）層（３）からなる
正孔供給層を有し、該チャネル層と該正孔供給層との界
面に生成する２次元正孔ガス層をチャネルとする半導体
装置、或いは。
ネル層上に形成されたＰ型（ｐ−）ＩｎＰｙＳｂｉ□ヶ
（ｙ〜０．６３．又はｙ〜０．６３）層（３）からなる
正孔供給層を有し、該チャネル層と該正孔供給層との界
面に生成する２次元正孔ガス層をチャネルとする半導体
装置、或いは。
２）ノンドープＩｎＰｙＳｂ１−ｙＳｂ＋−ｙ（ｙ’＝
０．６３．又はｙ〜０．６３）からなるチャネル層と、
該チャネル層上に形成されたｎ型（ｎ−）ＧａＳｂから
なる電子供給層を有し、該チャネル層と該電子供給層と
の界面に生成する２次元電子ガス層をチャネルとする半
導体装置、或いは。
０．６３．又はｙ〜０．６３）からなるチャネル層と、
該チャネル層上に形成されたｎ型（ｎ−）ＧａＳｂから
なる電子供給層を有し、該チャネル層と該電子供給層と
の界面に生成する２次元電子ガス層をチャネルとする半
導体装置、或いは。
３） ｐ型素子（ヘテロ接合ＦＥＴ）とｎ型素子とを
有する相補型半導体装置であって、半導体基板（１）上
に、真性（ｉ−）ＧａＳｂ層（２）、 ｐ型（９−）
ＩｎＰｙ（ｙ＝０．６３．又はｙ〜０．６３）層（３）
からなる第１の積層構造と、 １−ＩｎＰｙＳｂ＋−
ｙ〜（４Ｌ ｎ型（ｎ−）ＧａＳｂ層（５）からなる
第２の積層構造とを有し、ｎ型素子は該ｎ−ＧａＳｂ層
（５）と該ｉ−ＩｎＰ ｙＳｂ ＋ −ｙ Ｊ！Ｉ（４
）で構成され。
有する相補型半導体装置であって、半導体基板（１）上
に、真性（ｉ−）ＧａＳｂ層（２）、 ｐ型（９−）
ＩｎＰｙ（ｙ＝０．６３．又はｙ〜０．６３）層（３）
からなる第１の積層構造と、 １−ＩｎＰｙＳｂ＋−
ｙ〜（４Ｌ ｎ型（ｎ−）ＧａＳｂ層（５）からなる
第２の積層構造とを有し、ｎ型素子は該ｎ−ＧａＳｂ層
（５）と該ｉ−ＩｎＰ ｙＳｂ ＋ −ｙ Ｊ！Ｉ（４
）で構成され。
表面からこれらの各層を貫通するｎ型のソース及びドレ
インと、該ソース及びドレイン間の該ｎ−ＧａＳｂ層（
５）上にゲートを有し。
インと、該ソース及びドレイン間の該ｎ−ＧａＳｂ層（
５）上にゲートを有し。
ｎ−ＧａＳｂ層（５）／ ｉ −ＩｎＰｙＳｂ ｌ −
ｙｉｉ （４） ヘテロ界面に形威される２次元電子
ガスをｎチャネルに用い、ｐ型素子は該ｐ−１ｎＰｙＳ
ｂ＋−ｙ〜（３）と該ｔ−Ｇａ５ｂＮ（２）で構成され
１表面からこれらの各層を貫通するｐ型のソース及びド
レインと、該ソース及びドレイン間の該ｐ−１ｎＰｙＳ
ｂ ＋ −ｙ〜（３）にゲートを有しｐ−１ｎＰ、Ｓｂ
＋−ｙ〜（３）／ｉ−ＧａＳｂ層（２）ヘテロ界面に形
威される２次元正孔ガスをｐチャネルに用いた半導体装
置、或いは。
ｙｉｉ （４） ヘテロ界面に形威される２次元電子
ガスをｎチャネルに用い、ｐ型素子は該ｐ−１ｎＰｙＳ
ｂ＋−ｙ〜（３）と該ｔ−Ｇａ５ｂＮ（２）で構成され
１表面からこれらの各層を貫通するｐ型のソース及びド
レインと、該ソース及びドレイン間の該ｐ−１ｎＰｙＳ
ｂ ＋ −ｙ〜（３）にゲートを有しｐ−１ｎＰ、Ｓｂ
＋−ｙ〜（３）／ｉ−ＧａＳｂ層（２）ヘテロ界面に形
威される２次元正孔ガスをｐチャネルに用いた半導体装
置、或いは。
４）請求項３記載の相補型半導体装置であって。
基板上に形威された前記第１の積層構造と、該第１の積
層構造上に選択的に形威された前記第２の積層構造を有
し、該第２の積層構造が形成されている領域にｎ型素子
が、それ以外の領域にＰ型素子が形威さている半導体装
置、或いは。
層構造上に選択的に形威された前記第２の積層構造を有
し、該第２の積層構造が形成されている領域にｎ型素子
が、それ以外の領域にＰ型素子が形威さている半導体装
置、或いは。
５）半絶縁性半導体基板（１）上に、第１の１−ＧａＳ
ｂ層（２）、ｐ４ｎＰｙ（ｙ＝０．６３．又はｙ−０，
６３）層（３）、 １−１ｒ＋ＰｙＳ））＋−ｙ〜（
４）、 ｎ−ＧａＳｂ層（５）を順次成長する工程と、
ｎ型素子の形成予定領域を残して。
ｂ層（２）、ｐ４ｎＰｙ（ｙ＝０．６３．又はｙ−０，
６３）層（３）、 １−１ｒ＋ＰｙＳ））＋−ｙ〜（
４）、 ｎ−ＧａＳｂ層（５）を順次成長する工程と、
ｎ型素子の形成予定領域を残して。
ｎ−ＧａＳｂ層（５）及びｔ−ＩｎＰｙＳｂ＋−ｙ〜（
４）の厚さ方向の一部をエツチング除去する工程と、前
記エツチング除去された領域内においてｐ型素子のソー
ス。
４）の厚さ方向の一部をエツチング除去する工程と、前
記エツチング除去された領域内においてｐ型素子のソー
ス。
ドレイン形成予定領域を選択エツチングし。
１４ｎＰｙＳｂ、−ｙ〜（４）、 ｐ−１ｎＰ、Ｓｂ
、−、層（３）及び第１の１−ＧａＳｂ層（２）の厚さ
方向の一部を除去して互いに対向する２つの凹部を形威
し、該凹部にソースドレインとしてｐ”−ＧａＳｂ層（
７）を選択成長して埋め込む工程と、ｎ型素子のソース
、ドレイン形成予定領域を選択エツチングし、 ｎ−Ｇ
ａＳｂ層（５）及び１ＩｎＰｙＳｂ＋−ｙ〜（４）の厚
さ方向の一部を除去して互いに対向する２つの凹部を形
威し、該凹部にソース、ドレインとしてｎ”−ＧａＳｂ
層（８）を選択成長して埋め込む工程と、Ｐ型素子とｎ
型素子間に分離領域９を形成する工程と、該基板表面に
被覆絶縁膜（１０）を被着し＋ ｐ”−ＧａＳｂ層（７
）＋ ｎ”−ＧａＳｂ層（８）上の該被覆絶縁膜０の
を開口し、該開口内にそれぞれオーミンク電極ＱＤ、
（Ｊ７Ｊを形成する工程と、ｐ型素子、ｎ型素子のソー
ス、ドレイン間のゲート形成予定領域の該被覆絶縁膜（
１０を開口し、該開口内にゲート電極Ｑ３）、 ０４）
を形成する工程とを有する半導体装置の製造方法により
達成される。
、−、層（３）及び第１の１−ＧａＳｂ層（２）の厚さ
方向の一部を除去して互いに対向する２つの凹部を形威
し、該凹部にソースドレインとしてｐ”−ＧａＳｂ層（
７）を選択成長して埋め込む工程と、ｎ型素子のソース
、ドレイン形成予定領域を選択エツチングし、 ｎ−Ｇ
ａＳｂ層（５）及び１ＩｎＰｙＳｂ＋−ｙ〜（４）の厚
さ方向の一部を除去して互いに対向する２つの凹部を形
威し、該凹部にソース、ドレインとしてｎ”−ＧａＳｂ
層（８）を選択成長して埋め込む工程と、Ｐ型素子とｎ
型素子間に分離領域９を形成する工程と、該基板表面に
被覆絶縁膜（１０）を被着し＋ ｐ”−ＧａＳｂ層（７
）＋ ｎ”−ＧａＳｂ層（８）上の該被覆絶縁膜０の
を開口し、該開口内にそれぞれオーミンク電極ＱＤ、
（Ｊ７Ｊを形成する工程と、ｐ型素子、ｎ型素子のソー
ス、ドレイン間のゲート形成予定領域の該被覆絶縁膜（
１０を開口し、該開口内にゲート電極Ｑ３）、 ０４）
を形成する工程とを有する半導体装置の製造方法により
達成される。
相補型回路を構成する超高速ヘテロ構造ＦＡＴに要求さ
れる条件は以下のようである。
れる条件は以下のようである。
■ チャネル層が高い電子移動度及び正孔移動度を持つ
物質で構成されていること。
物質で構成されていること。
■ ゲートとチャネル間（ヘテロ界面）に大きな伝導帯
不連続及び価電子帯不連続を持つ物質（ヘテロ界面のバ
リアエネルギーの大きな物質）によって、大きなゲート
耐圧が得られること。
不連続及び価電子帯不連続を持つ物質（ヘテロ界面のバ
リアエネルギーの大きな物質）によって、大きなゲート
耐圧が得られること。
特に、従来報告されていた相補型を構成する■−Ｖ続化
続物合物半導体ＥＴにおいては、ｐチャネル素子の特性
が不十分であるため１回路全体の特性を悪くしていた。
続物合物半導体ＥＴにおいては、ｐチャネル素子の特性
が不十分であるため１回路全体の特性を悪くしていた。
そのため、電子だけでなく正孔の移動度が高い物質でチ
ャネルを構成すること、電子及び正孔に対して大きいバ
リアエネルギーを持つ物質でゲート絶縁層を形成するこ
とが重要である。
ャネルを構成すること、電子及び正孔に対して大きいバ
リアエネルギーを持つ物質でゲート絶縁層を形成するこ
とが重要である。
本発明では、このような物質として
ＧａＳｂ／ＩｎＰｏ、 ６：＋ｓｂｏ、 ３７ヘテロ構
造によって低消費電力の超高速相補型回路を提供してい
る。
造によって低消費電力の超高速相補型回路を提供してい
る。
［作用］
本発明では、相補型回路を構成するために ｎチャネル
素子としてｎ−ＧａＳｂ／ＩｎＰ、（ｙ＝０．６３．又
はｙ〜０．６３）ヘテロ構造によるｎ型ＨＥＭＴで、Ｐ
チャネル素子として ｐ−ＩｎＰ、Ｓｂ＋−、／ＧａＳｂヘテロ構造によるｐ
型）ＩＥＭＴで構成する。
素子としてｎ−ＧａＳｂ／ＩｎＰ、（ｙ＝０．６３．又
はｙ〜０．６３）ヘテロ構造によるｎ型ＨＥＭＴで、Ｐ
チャネル素子として ｐ−ＩｎＰ、Ｓｂ＋−、／ＧａＳｂヘテロ構造によるｐ
型）ＩＥＭＴで構成する。
ＧａＳｂ／ＩｎＰｏ、 ｂｘｓｂｏ、 ：１７ヘテロ構
造は伝導帯例のバンド不連続ΔＥｃが約０．４５ ｅＶ
、価電子帯側のバンド不連続ΔＥｖも約０．５ ｅＶと
ともにかなり大きく１従来のＧａＡｓ／Ａｌｏ、 ５Ｇ
ａｏ、 ＪｓのΔＥ、が約０．３ ｅＶ、ΔＥｖが約０
．２ ｅＶに比べて優れている。
造は伝導帯例のバンド不連続ΔＥｃが約０．４５ ｅＶ
、価電子帯側のバンド不連続ΔＥｖも約０．５ ｅＶと
ともにかなり大きく１従来のＧａＡｓ／Ａｌｏ、 ５Ｇ
ａｏ、 ＪｓのΔＥ、が約０．３ ｅＶ、ΔＥｖが約０
．２ ｅＶに比べて優れている。
特に、正孔に対してバリアエネルギーとして０．５ ｅ
Ｖ程度をとれることは注目に値し、従来の欠点であった
Ｐチャネル素子のゲートリークを抑えるのに極めて有効
である。
Ｖ程度をとれることは注目に値し、従来の欠点であった
Ｐチャネル素子のゲートリークを抑えるのに極めて有効
である。
特に、このことはより薄いゲート層の形成も可能とする
ため、ｐチャネル素子の伝達コンダクタンスｇ７の向上
にも有効であり。
ため、ｐチャネル素子の伝達コンダクタンスｇ７の向上
にも有効であり。
ＧａＳｂ／ｉｎＰｏ、 ６ｚｓｂｏ、 ｓ７は極めて魅
力的なヘテロ構造と言える。
力的なヘテロ構造と言える。
更に、 ＧａＳｂは正孔の移動度μ、が１（１００ｃｌ
Ｉ１２／ｖ−３とＩ−Ｖ続物合物半導体中最大であるこ
とが重要で、従来のＧａＡｓ／Ａ１ｏ、＋Ｇａａ、Ｊｓ
ヘテロ構造による相補型回路の最大の欠点であるＰチ
ャネル素子の特性が不十分であることを考えると。
Ｉ１２／ｖ−３とＩ−Ｖ続物合物半導体中最大であるこ
とが重要で、従来のＧａＡｓ／Ａ１ｏ、＋Ｇａａ、Ｊｓ
ヘテロ構造による相補型回路の最大の欠点であるＰチ
ャネル素子の特性が不十分であることを考えると。
ＧａＳｂの採用は理想的である。
又、 ＧａＳｂに格子整合したＩｎＰｏ、 ６ｚｓｂｏ
、 ：＋＋は電子移動度の極めて大きいＩｎＰ（電子移
動度μ、 ＝４６（１０ｃｍ”／Ｖ−ｓ ）とＩｎ５ｂ
（電子移動度ｕ、 ＝８（１０（１０ｃｍ２／Ｖ−ｓ
）の混晶であり１合金散乱による移動度の低下は多少あ
るものの。
、 ：＋＋は電子移動度の極めて大きいＩｎＰ（電子移
動度μ、 ＝４６（１０ｃｍ”／Ｖ−ｓ ）とＩｎ５ｂ
（電子移動度ｕ、 ＝８（１０（１０ｃｍ２／Ｖ−ｓ
）の混晶であり１合金散乱による移動度の低下は多少あ
るものの。
μｍ ＝ １（１０（１０ ｃｍ２／Ｖ−ｓ程度の移動
度ハ容易ニ実現でき、ｎチャネル素子の特性も極めて良
好である。
度ハ容易ニ実現でき、ｎチャネル素子の特性も極めて良
好である。
第３図（ａ）、’ （ｂ）はＧａＳｂ／ＩｎＰｏ、 ＋
＋ｚｓｂｏ、 ３７ヘテロ構造を用いたＰ型及びｎ型）
ＩＥＭＴのエネルギーバンド図である。
＋ｚｓｂｏ、 ３７ヘテロ構造を用いたＰ型及びｎ型）
ＩＥＭＴのエネルギーバンド図である。
第３図（ａ）はｐ型ＨＥＭＴのバンド図でｐ４ｎＰｙＳ
ｔ）＋−ｙ〜（３）／ｉ−ＧａＳｂ Ｆ！（２） ヘ
テロ界面に形成される２次元正孔ガス２ＤＨＧがｐチャ
ネルを形成している。
ｔ）＋−ｙ〜（３）／ｉ−ＧａＳｂ Ｆ！（２） ヘ
テロ界面に形成される２次元正孔ガス２ＤＨＧがｐチャ
ネルを形成している。
第３図中）はｎ型ＨＥＭＴのバンド図で。
ｎ−Ｇａ５ｂ層（５）／ｉ−ＩｎＰｙＳｂ＋−ｙ〜（４
）ヘテロ界面に形成される２次元電子ガス２ＤＥＣがｎ
チャネルを形成している。
）ヘテロ界面に形成される２次元電子ガス２ＤＥＣがｎ
チャネルを形成している。
（実施例〕
第１図は本発明の一実施例による相補型回路の断面図で
ある。
ある。
図において。
■は半絶縁性（ＳＩ−）ＧａＳｂ基板。
２はＰチャネル形成層で
ノンドープの真性（ｉ−）ＧａＳｂ層。
３は正孔供給層でｐ−ＩｎＰｏ、 ｂ３ｓｂｏ、 ｘｔ
層。
層。
４はｎチャネル形成層で
ノンドープのｉ−ＩｎＰｏ、 ｂ３ｓｂｏ、 ３７層。
５は電子供給層でｎ−Ｇａ５ｂＮ。
６はノンドープの１−ＧａＳｂ層。
７はｐ型ＨＥＭＴのソース、ドレインでｐ”−ＧａＳｂ
層。
層。
８はｎ型ＨＥＭＴのソース、ドレインでｎ”−ＧａＳｂ
層。
層。
９は分離領域、１０は被覆絶縁膜でＳｉ０ｇ膜。
１１はｐ側オーミック電極でＡｕＳｎ層。
１２はｎ側オーミック電極でＡｕＴｅ層。
１３、１４はＰ型、°ｎ型ＨＥＭＴのゲート電極でＡｕ
ＦＪ１５は配線である。
ＦＪ１５は配線である。
図示のように相補型回路は基板表面に段違いに（スタガ
ード型）に形成されている。
ード型）に形成されている。
図の左側の上段にはｎ型ＨＥＭＴが形成され、右側下段
にはｐ型）ＩＥＭＴが形成されている。
にはｐ型）ＩＥＭＴが形成されている。
実施例では、ゲートのショントキ耐圧をよくするために
、ゲート電極１３．１４は真性半導体層４゜６を介して
形成されているが、直接に電子供給層３又は正孔供給層
５の上に設けてもよい。第３図のハンド図はこの構造の
場合を示す。
、ゲート電極１３．１４は真性半導体層４゜６を介して
形成されているが、直接に電子供給層３又は正孔供給層
５の上に設けてもよい。第３図のハンド図はこの構造の
場合を示す。
次に、第１図の相補型回路の製造工程の一例を説明する
。
。
第２図（ａ） 〜（ｇ）はＧａＳｂ／ＩｎＰａ、 ｂ３
ｓｂｏ、 ｓｔを用いた相補型インバータの製造工程を
工程順に説明する断面図である。
ｓｂｏ、 ｓｔを用いた相補型インバータの製造工程を
工程順に説明する断面図である。
第２図（ａ）において、 ５ｌ−ＧａＳｂ基板１の上に
ＭＢＥ（分子線エピタキシ）又はＭＯＣＶＤ （有機金
属化学気相成長）法により。
ＭＢＥ（分子線エピタキシ）又はＭＯＣＶＤ （有機金
属化学気相成長）法により。
厚さ１μｍ程度のノンドープの１−ＧａＳｂ層２、厚さ
３（１０〜５（１０ 人のｐ−ＩｎＰｙＳｂ１−ｏ、
６：＋ｓｂｏ、 ：＋７層３゜（例えば、 Ｚｎドープ
＋ ｌＸｌ０”ｃｍ−’程度）厚さ１（１００〜５（
１００Åのノンドープの１−１ｎＰｏ、 ｂ：＋ｓｂｏ
、 ｘｑ層４゜厚さ３（１０〜５（１０人のｎ−ＧａＳ
ｂ層５゜（例えば、 Ｓｅドープ＋ １．ＸＩＯ”ｃ
ｍ−３程度）厚さ３（１０〜５（１０大のノンドープの
１−ＧａＳｂ！６を順次成長する。
３（１０〜５（１０ 人のｐ−ＩｎＰｙＳｂ１−ｏ、
６：＋ｓｂｏ、 ：＋７層３゜（例えば、 Ｚｎドープ
＋ ｌＸｌ０”ｃｍ−’程度）厚さ１（１００〜５（
１００Åのノンドープの１−１ｎＰｏ、 ｂ：＋ｓｂｏ
、 ｘｑ層４゜厚さ３（１０〜５（１０人のｎ−ＧａＳ
ｂ層５゜（例えば、 Ｓｅドープ＋ １．ＸＩＯ”ｃ
ｍ−３程度）厚さ３（１０〜５（１０大のノンドープの
１−ＧａＳｂ！６を順次成長する。
第２図（ｂ）において、ｎ型ＨＥＭＴの形成予定領域を
残して、最上層のｊ−ＧａＳｂ層５ 、 ｎ−ＧａＳｂ
層５．及びＬ ＩｎＰｏ、 ６）Ｓｔｌｏ、 ３７層４
の厚さ方向の一部（残厚５（１０人程酸化する）をエツ
チング除去する。
残して、最上層のｊ−ＧａＳｂ層５ 、 ｎ−ＧａＳｂ
層５．及びＬ ＩｎＰｏ、 ６）Ｓｔｌｏ、 ３７層４
の厚さ方向の一部（残厚５（１０人程酸化する）をエツ
チング除去する。
この際、エッチャントは硝酸系のエツチング液を用いる
。
。
第２図（Ｃ）において、Ｐ型ＨＥＭＴのソース、ドレイ
ン形成予定領域を選択エツチングし。
ン形成予定領域を選択エツチングし。
ｉ−ＩｎＰｏ、 ｂａｓｂ、ｏ、 ３７層４ 、 Ｐ−
１ｎＰｏ、 ｂｓｓｂｏ、 ３７層３．及び１−ＧａＳ
ｂ層２の厚さ方向の一部（例えばｌＯＯ入程度）を除去
して２つの凹部を形成する。
１ｎＰｏ、 ｂｓｓｂｏ、 ３７層３．及び１−ＧａＳ
ｂ層２の厚さ方向の一部（例えばｌＯＯ入程度）を除去
して２つの凹部を形成する。
その後、露出した１−ＧａＳｂ層２の表面の酸化層。
変性層を成長直前に熱昇華法等を用いて除去クリニング
し１次いでＭＯＣＶＤ又はＭＯＭＢＨによりソース、ド
レインとしてｐ“−Ｇａｒｂ層７ （例えば、 Ｚｎド
ープ＋ ｌＸｌ０”ｃｍ−３程度）を選択成長し、先
に形成した凹部を埋める。
し１次いでＭＯＣＶＤ又はＭＯＭＢＨによりソース、ド
レインとしてｐ“−Ｇａｒｂ層７ （例えば、 Ｚｎド
ープ＋ ｌＸｌ０”ｃｍ−３程度）を選択成長し、先
に形成した凹部を埋める。
第２図（ｄ）において５（Ｃ）の工程と同様に、Ｐ型１
１２ Ｍ Ｔのソース、ドレイン形成予定領域を選択エ
ンチングし、 １−ＧａＳｂ層６． ｎ−ＧａＳｂ層５
．及び１−ＩｎＰｏ、 ｂ３ｓｂｏ、 ３７層４の厚さ
方向の一部（例えば１（１０人程魔物を除去して２つの
凹部を形成する。
１２ Ｍ Ｔのソース、ドレイン形成予定領域を選択エ
ンチングし、 １−ＧａＳｂ層６． ｎ−ＧａＳｂ層５
．及び１−ＩｎＰｏ、 ｂ３ｓｂｏ、 ３７層４の厚さ
方向の一部（例えば１（１０人程魔物を除去して２つの
凹部を形成する。
その後、ソース、ドレインとしてｎ”−ＧａＳｂ層８（
例えば、 Ｓｅドープ＋ ＩＸＩＯ１９ｃｍ−’程度
）を選択成長し、先に形成した凹部を埋める。
例えば、 Ｓｅドープ＋ ＩＸＩＯ１９ｃｍ−’程度
）を選択成長し、先に形成した凹部を埋める。
ここで、 （ＣＬ （ｄ）の工程は順序が逆であっても
よい 第２図（ｅ）において、酸素イオン（０゛）の注入によ
りｐ型ＨＥＭＴの周辺部の分離領域９を形成する。
よい 第２図（ｅ）において、酸素イオン（０゛）の注入によ
りｐ型ＨＥＭＴの周辺部の分離領域９を形成する。
０゛の注入条件は、エネルギー１５０ ＫｅＶ、 ド
ーズＮｌＸｌ０”ｃｏ＋−”である。
ーズＮｌＸｌ０”ｃｏ＋−”である。
第２図（ｆ）において、基板表面に被覆絶縁膜としてＳ
ｉＯ□膜１０を被着し、 （Ｃ）、 （ｄ）の工程で形
成したｐ”−ＧａＳｂ層７＋ ｎ”−ＧａＳｂ層８上
を開口し、開口内にそれぞれオーミック電極用の金属層
としてＡｕＳｎ層１１． ＡｕＴｅ層１２を選択的に蒸
着し、４（１０°Ｃで１分程度の合金化熱処理を行う。
ｉＯ□膜１０を被着し、 （Ｃ）、 （ｄ）の工程で形
成したｐ”−ＧａＳｂ層７＋ ｎ”−ＧａＳｂ層８上
を開口し、開口内にそれぞれオーミック電極用の金属層
としてＡｕＳｎ層１１． ＡｕＴｅ層１２を選択的に蒸
着し、４（１０°Ｃで１分程度の合金化熱処理を行う。
なお、 ｐ”−ＧａＳｂ層７ ＋ ｎ ’ −Ｇ
ａ Ｓ ｂ層８が十分高濃度にドーピングされている場
合は、 ＡＩ等の金属を蒸着するだけで５合金化熱処理
は行わなくてもよい。
ａ Ｓ ｂ層８が十分高濃度にドーピングされている場
合は、 ＡＩ等の金属を蒸着するだけで５合金化熱処理
は行わなくてもよい。
第２図（鎖において、Ｐ型ＨＥＭＴ、 ｎ型ＨＥＭＴ
のゲート形成予定領域の５ｉＯｚ膜１０を開口し、開口
内にゲート電極としてＡｕ層１．３．１４を蒸着する。
のゲート形成予定領域の５ｉＯｚ膜１０を開口し、開口
内にゲート電極としてＡｕ層１．３．１４を蒸着する。
最後に第１図において、配線金属としてＡＩを用いて配
線１５を形成して回路を完成する。
線１５を形成して回路を完成する。
〔発明の効果］
以上説明したように本発明によれば、ｐ型ＨＥＭＴ。
ｎ型ＨＥＭＴともに高移動度でバリアエネルギーの大き
いヘテロ界面を持つ、従って、高速でゲートリークの少
ない半導体装置を得ることができる。
いヘテロ界面を持つ、従って、高速でゲートリークの少
ない半導体装置を得ることができる。
第１図は本発明の一実施例による相補型回路の断面図。
第２図（ａ） 〜（ｇ）はＧａＳｂ／ＩｎＰｏ、 、ｚ
ｓｂｏ、 ３７を用いた相捕型インバータの製造工程を
工程順に説明する断面図。 第３図（ａ）、 （ｔ））はＧａＳｂ／ＩｎＰｏ、 、
、ａｓｂｏ、 ：１７ヘテロ構造を用いたｐ型及びｎ型
ＨＥＭＴのエネルギーバンド図。 第４図は従来のＧａＡｓ系相補型回路の断面図である。 図において。 １は５ｌ−ＧａＳｂ基板 ２はＰチャネル形成層で ノンドープの真性（ｉ−）ＧａＳｂ層。 ３はｐ−１ｎＰｏ、 ６ｚｓｂｏ、 ３７層４はｎチャ
ネル形成層で。 ノンドープの１−１ｎＰｏ、 ６ｚｓｔｌｏ、 ３７層
５はｎ−ＧａＳｂ層、６はノンドープの１−ＧａＳｂ層
７はｐ型）ＩＥＭＴのソース、ドレインでｐ’−ＧａＳ
ｂ Ｉｔ！。 ８はｎ型）ＩＥＭＴのソース、ドレインでｎ”−ＧａＳ
ｂ層。 ９は分離領域。 １０は被覆絶縁膜でＳｉＯ□膜。 １１はＰ側オーミック電極用の金属層でＡｕＳｎ層。 １２はｎ側オーミック電極用の金属層でＡｕＴｅ層１３
１４はＰ型、ｎ型ＨＥＭＴのゲート電極でＡｕ層１５は
配線 ７ら ＧａＳｂ 斉姶１グ１１Ｊ）断面図 冶１図 第２用（′ｔｎ＋） 工程用百の断面図 君２図（ｉの２） ＧαＳｂ ３ Ｐ−１ｙ＋ ＰＩ）、６３ Ｓｂ ｏ、３７ＬＪ ４、 ｉ −Ｔｎ Ｐｏ６３Ｓｂ ｏ、ｎ５ノドＧａＳ
ｂ 、４ｕ エネルギーハシト図 第３図
ｓｂｏ、 ３７を用いた相捕型インバータの製造工程を
工程順に説明する断面図。 第３図（ａ）、 （ｔ））はＧａＳｂ／ＩｎＰｏ、 、
、ａｓｂｏ、 ：１７ヘテロ構造を用いたｐ型及びｎ型
ＨＥＭＴのエネルギーバンド図。 第４図は従来のＧａＡｓ系相補型回路の断面図である。 図において。 １は５ｌ−ＧａＳｂ基板 ２はＰチャネル形成層で ノンドープの真性（ｉ−）ＧａＳｂ層。 ３はｐ−１ｎＰｏ、 ６ｚｓｂｏ、 ３７層４はｎチャ
ネル形成層で。 ノンドープの１−１ｎＰｏ、 ６ｚｓｔｌｏ、 ３７層
５はｎ−ＧａＳｂ層、６はノンドープの１−ＧａＳｂ層
７はｐ型）ＩＥＭＴのソース、ドレインでｐ’−ＧａＳ
ｂ Ｉｔ！。 ８はｎ型）ＩＥＭＴのソース、ドレインでｎ”−ＧａＳ
ｂ層。 ９は分離領域。 １０は被覆絶縁膜でＳｉＯ□膜。 １１はＰ側オーミック電極用の金属層でＡｕＳｎ層。 １２はｎ側オーミック電極用の金属層でＡｕＴｅ層１３
１４はＰ型、ｎ型ＨＥＭＴのゲート電極でＡｕ層１５は
配線 ７ら ＧａＳｂ 斉姶１グ１１Ｊ）断面図 冶１図 第２用（′ｔｎ＋） 工程用百の断面図 君２図（ｉの２） ＧαＳｂ ３ Ｐ−１ｙ＋ ＰＩ）、６３ Ｓｂ ｏ、３７ＬＪ ４、 ｉ −Ｔｎ Ｐｏ６３Ｓｂ ｏ、ｎ５ノドＧａＳ
ｂ 、４ｕ エネルギーハシト図 第３図
Claims (1)
- 【特許請求の範囲】 １）ノンドープＧａＳｂからなるチャネル層と、該チャ
ネル層上に形成されたｐ型（ｐ−）ＩｎＰ＿ｙＳｂ＿１
＿−＿ｙ（ｙ＝０．６３、又はｙ〜０．６３）層（３）
からなる正孔供給層を有し、該チャネル層と該正孔供給
層との界面に生成する２次元正孔ガス層をチャネルとす
ることを特徴とする半導体装置。 ２）ノンドープＩｎＰ＿ｙＳｂ＿１＿−＿ｙ（ｙ＝０．
６３、又はｙ〜０．６３）からなるチャネル層と、該チ
ャネル層上に形成されたｎ型（ｎ−）ＧａＳｂからなる
電子供給層を有し、該チャネル層と該電子供給層との界
面に生成する２次元電子ガス層をチャネルとすることを
特徴とする半導体装置。 ３）ｐ型素子（ヘテロ接合ＦＥＴ）とｎ型素子とを有す
る相補型半導体装置であって、 半導体基板（１）上に、真性（ｉ−）ＧａＳｂ層（２）
、ｐ型（ｐ−）ＩｎＰ＿ｙＳｂ＿１＿−＿ｙ（ｙ＝０．
６３、又はｙ〜０．６３）層（３）からなる第１の積層
構造と、ｉ−ＩｎＰ＿ｙＳｂ＿１＿−＿ｙ層（４）、ｎ
型（ｎ−）ＧａＳｂ層（５）からなる第２の積層構造と
を有し、 ｎ型素子は該ｎ−ＧａＳｂ層（５）と該ｉ−ＩｎＰ＿ｙ
Ｓｂ＿１＿−＿ｙ層（４）で構成され、表面からこれら
の各層を貫通するｎ型のソース及びドレインと、該ソー
ス及びドレイン間の該ｎ−ＧａＳｂ層（５）上にゲート
を有し、ｎ−ＧａＳｂ層（５）／ｉ−ＩｎＰ＿ｙＳｂ＿
１＿−＿ｙ層（４）ヘテロ界面に形成される２次元電子
ガスをｎチャネルに用い、ｐ型素子は該ｐ−ＩｎＰ＿ｙ
Ｓｂ＿１＿−＿ｙ層（３）と該ｉ−ＧａＳｂ層（２）で
構成され、表面からこれらの各層を貫通するｐ型のソー
ス及びドレインと、該ソース及びドレイン間の該ｐ−Ｉ
ｎＰ＿ｙＳｂ＿１＿−＿ｙ層（３）にゲートを有し、ｐ
−ＩｎＰ＿ｙＳｂ＿１＿−＿ｙ層（３）／ｉ−ＧａＳｂ
層（２）ヘテロ界面に形成される２次元正孔ガスをｐチ
ャネルに用いたことを特徴とする半導体装置。 ４）請求項３記載の相補型半導体装置であって、基板上
に形成された前記第１の積層構造と、該第１の積層構造
上に選択的に形成された前記第２の積層構造を有し、 該第２の積層構造が形成されている領域にｎ型素子が、
それ以外の領域にｐ型素子が形成さていることを特徴と
する半導体装置。 ５）半絶縁性半導体基板（１）上に、第１のｉ−ＧａＳ
ｂ層（２）、ｐ−ＩｎＰ＿ｙＳｂ＿１＿−＿ｙ（ｙ＝０
．６３、又はｙ〜０．６３）層（３）、ｉ−ＩｎＰ＿ｙ
Ｓｂ＿１＿−＿ｙ層（４）、ｎ−ＧａＳｂ層（５）を順
次成長する工程と、 ｎ型素子の形成予定領域を残して、ｎ−ＧａＳｂ層（５
）及びｉ−ＩｎＰ＿ｙＳｂ＿１＿−＿ｙ層（４）の厚さ
方向の一部をエッチング除去する工程と、 前記エッチング除去された領域内においてｐ型素子のソ
ース、ドレイン形成予定領域を選択エッチングし、ｉ−
ＩｎＰ＿ｙＳｂ＿１＿−＿ｙ層（４）、ｐ−ＩｎＰ＿ｙ
Ｓｂ＿１＿−＿ｙ層（３）及び第１のｉ−ＧａＳｂ層（
２）の厚さ方向の一部を除去して互いに対向する２つの
凹部を形成し、該凹部にソース、ドレインとしてｐ＾＋
−ＧａＳｂ層（７）を選択成長して埋め込む工程と、 ｎ型素子のソース、ドレイン形成予定領域を選択エッチ
ングし、ｎ−ＧａＳｂ層（５）及びｉ−ＩｎＰ＿ｙＳｂ
＿１＿−＿ｙ層（４）の厚さ方向の一部を除去して互い
に対向する２つの凹部を形成し、該凹部にソース、ドレ
インとしてｎ＾＋−ＧａＳｂ層（８）を選択成長して埋
め込む工程と、 ｐ型素子とｎ型素子間に分離領域９を形成する工程と、 該基板表面に被覆絶縁膜（１０）を被着し、ｐ＾＋−Ｇ
ａＳｂ層（７）、ｎ＾＋−ＧａＳｂ層（８）上の該被覆
絶縁膜（１０）を開口し、該開口内にそれぞれオーミッ
ク電極（１１）、（１２）を形成する工程と、 ｐ型素子、ｎ型素子のソース、ドレイン間のゲート形成
予定領域の該被覆絶縁膜（１０）を開口し、該開口内に
ゲート電極（１３）、（１４）を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2038851A JPH03241840A (ja) | 1990-02-20 | 1990-02-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2038851A JPH03241840A (ja) | 1990-02-20 | 1990-02-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03241840A true JPH03241840A (ja) | 1991-10-29 |
Family
ID=12536703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2038851A Pending JPH03241840A (ja) | 1990-02-20 | 1990-02-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03241840A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997002608A1 (de) * | 1995-06-30 | 1997-01-23 | Forschungszentrum Jülich GmbH | Ohmscher kontakt sowie verfahren zu seiner herstellung |
| EP1069622A1 (en) * | 1999-07-12 | 2001-01-17 | Hughes Electronics Corporation | An InPSb channel HEMT on InP for RF applications |
| WO2001031685A3 (en) * | 1999-10-28 | 2002-01-10 | Hrl Lab | InPSb/InAs BJT DEVICE AND METHOD OF MAKING |
| JP2002083823A (ja) * | 2000-09-08 | 2002-03-22 | Fujitsu Ltd | 化合物半導体装置 |
| CN110010758A (zh) * | 2019-03-28 | 2019-07-12 | 浙江森尼克半导体有限公司 | 一种磷掺锑化铟薄膜、霍尔传感器件及其制备方法 |
-
1990
- 1990-02-20 JP JP2038851A patent/JPH03241840A/ja active Pending
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