JP2630445B2 - 半導体装置 - Google Patents

半導体装置

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JP2630445B2 JP63252917A JP25291788A JP2630445B2 JP 2630445 B2 JP2630445 B2 JP 2630445B2 JP 63252917 A JP63252917 A JP 63252917A JP 25291788 A JP25291788 A JP 25291788A JP 2630445 B2 JP2630445 B2 JP 2630445B2
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Description

【発明の詳細な説明】 〔概要〕 ｎ型AlGaAs/InGaAsヘテロ接合を利用する高電子移動
度トランジスタのような半導体装置の改良に関し、 ｎ型AlInAs/InGaAs系のヘテロ接合構造をもつHEMTに
於けるゲート・リセスをｎ型AlGaAs/GaAs系と同様の均
一性、再現性、容易性を確保して形成できるようにし、
その大規模集積化を可能にすることを目的とし、 半絶縁性InP基板上に形成されたノン・ドープInGaAs
能動層及びｎ型InAlAs電子供給層及びｎ型GaAsSbキャッ
プ層と、該ｎ型GaAsSbキャップ層に接して形成されたオ
ーミック電極と、該ｎ型GaAsSbキャップ層を選択的に除
去して形成されたゲート・リセス内に表出されたｎ型In
AlAs電子供給層上に形成されたゲート電極とを備えるよ
う構成する。
〔産業上の利用分野〕
本発明は、ｎ型AlInAs/InGaAsヘテロ接合を利用する
高電子移動度トランジスタのような半導体装置の改良に
関する。
コンピュータ・システムに対する高速化の要求に伴
い、それを支える半導体デバイスを高速化する開発及び
研究が盛んであり、HEMT（high electron mobility
transistor）をはじめ、多くの超高速半導体デバイスが
現れているが、次世代のコンピュータ・システムには更
に高速のものが必要であり、従って、HEMTも改良されな
ければならない。
〔従来の技術〕
一般に、HEMTで構成された集積回路装置を製造する
際、ゲート・リセスを形成する工程は、ウエハ面内で均
一化された素子特性を実現する上で大変重要である。
第８図乃至第13図は従来の技術を解説する為の工程要
所に於ける半導体装置の要部切断側面図を表し、以下、
これ等の図を参照しつつ説明するが、ここで対象として
いるのはｎ型AlGaAs/GaAs系HEMTで構成されたE/D型半導
体装置である。
第８図参照 （１） 分子線エピタキシャル成長（molecular beam
epitaxy:MBE）法を適用することに依り、半絶縁性GaA
s基板21上にノン・ドープGaAs能動層22、ｎ型AlGaAs電
子供給層23、三層の半導体層からなるキャップ層24を成
長させる。
ここで、キャップ層24はオーミック抵抗を低減する為
に形成するもので、ｎ型GaAs層24Aとｎ型AlGaAs層24Bと
ｎ型GaAs層24Cを順に積層してあり、そのうち、厚さが
例えば20〜30〔Å〕程度であるｎ型AlGaAs層24Bはゲー
ト・リセスを形成する際のエッチング停止層の役目も果
たすものである。また、破線はノン・ドープGaAs能動層
22とｎ型AlGaAs電子供給層23とを積層したことに依って
接合界面近傍のノン・ドープGaAs能動層22側に生成され
た二次元電子ガス層を示している。更にまた、図示され
た記号Ｅはエンハンスメント型トランジスタ部分を、ま
た、記号Ｄはデプレション型トランジスタ部分をそれぞ
れ指示するものである。
第９図参照 （２） 化学気相堆積（chemical vapor deposition:
CVD）法を適用することに依り、二酸化シリコン（Si
O2）からなる素子間分離絶縁膜25を形成する。
（３） フォト・リソグラフィ技術を適用することに依
り、素子間分離絶縁膜25の選択的エッチングを行ってオ
ーミック電極コンタクト窓を形成する。
（４） 素子間分離絶縁膜25を選択エッチングした際の
マスクであるフォト・レジスト膜を残した状態でマグネ
トロン・スパッタリング法を適用することに依ってオー
ミック電極材料膜を形成する。
（５） 前記フォト・レジスト膜を溶解・除去すること
に依り、前記オーミック電極材料膜のリフト・オフ・パ
ターニングを行い、オーミック電極26を形成する。
第10図参照 （６） フォト・リソグラフィ技術に於けるレジスト・
プロセスを適用することに依り、エンハンスメント型ト
ランジスタ部分Ｅのゲート・リセス形成領域に対応する
開口を有するフォト・レジスト膜27を形成する。
（７） エッチング・ガスをCCl2F2＋Heとする反応性イ
オン・エッチング（reactive ion etching:RIE）法を
適用することに依り、ｎ型GaAs層24Cの選択的エッチン
グを行ってゲート・リセス25Eを形成する。
このエッチングはｎ型AlGaAs層24Bの表面で自動的に
停止するものであり、この場合のように、GaAs:AlGaAs
を対象とするエッチングでは200:1の選択性が得られる
（要すれば、「彦坂 JJAP,vol.20,No.11,1981,L847〜L
850」、を参照）。
（８） エッチャントを例えばH2O2＋H2SO4＋H2Oとする
ウエット・エッチング法を適用することに依り、ゲート
・リセス25E内に表出されているｎ型AlGaAs層24Bのエッ
チングを行う。
第11図参照 （９） フォト・リソグラフィ技術に於けるレジスト・
プロセスを適用することに依り、エンハンスメント型ト
ランジスタ部分Ｅ及びデプレション型トランジスタ部分
Ｄのゲート・リセス形成領域に対応する開口を有するフ
ォト・レジスト膜27′を形成する。
（10） 再び、エッチング・ガスをCCl2F2とするRIE法
を適用することに依り、エンハンスメント型トランジス
タ部分Ｅではｎ型GaAs層24Aの、また、デプレション型
トランジスタ部分Ｄではｎ型GaAs層24Cの選択的エッチ
ングを行ってゲート・リセス25Eに於ける深さを延伸す
ると共にゲート・リセス25Dを形成する。尚、この場合
のエッチングはｎ型AlGaAs電子供給層23の表面並びにｎ
型AlGaAs層24Bの表面で自動的に停止する。
第12図参照 （11） ゲート・リセス25Eの延伸及びゲート・リセス2
5Dの形成を行った際のマスクであるフォト・レジスト膜
27′を残した状態でマグネトロン・スパッタリング法を
適用することに依ってゲート電極材料膜を形成する。
（12） フォト・レジスト膜27′を溶解・除去すること
に依り、前記ゲート電極材料膜のリフト・オフ・パター
ニングを行ってゲート電極28を形成する。
第13図参照 （13） 例えば、CVD法を適用することに依る層間絶縁
膜29の形成、フォト・リソグラフィ技術を適用すること
に依る電極コンタクト窓の形成、マグネトロン・スパッ
タリング法及びフォト・リソグラフィ技術を適用するこ
とに依る電極・配線30の形成を行って完成する。
前記したところから判るように、この従来技術に於い
ては、AlGaAsをエッチング停止層として使用することに
依り、均一性が高いE/D型HEMTで構成された半導体装置
の製造を可能にしている。
〔発明が解決しようとする課題〕
前記したように、今後、HEMTは更に高速化されなけれ
ばならない。
現在、前記要求に応える為、半導体材料の面について
研究がなされていて、ｎ型AlInAs/InGaAs系が有望視さ
れている。
然しながら、従来、この半導体系に対しては、〔従来
の技術〕で説明したような優れたゲート・リセス形成技
術が存在せず、従って、E/D型HEMTは勿論のこと、個別
のHEMTであっても、その製造は極めて困難な状況にあ
る。
例えば、CCl2F2系ガスをエッチング・ガスとするドラ
イ・エッチング法を適用した場合、InGaAsは殆どエッチ
ングすることができない。これは、塩素系ガスをエッチ
ング・ガスとした場合の反応生成物であるInCl3の蒸気
圧がCaCl3のそれに比較して著しく低いことに原因があ
ると考えられている（要すれば、「S.C.McNevin J.Va
c.Sci.Technol.,B4（５）1986,P1216」、を参照）。
このようなことから、ｎ型AlInAs/InGaAs系のHEMTを
大規模に集積化した成功例は少ない。
本発明は、ｎ型AlInAs/InGaAs系のヘテロ接合構造を
もつHEMTに於けるゲート・リセスをｎ型AlGaAs/GaAs系
と同様の均一性、再現性、容易性を確保して形成できる
ようにし、その大規模集積化を可能にしようとする。
〔課題を解決するための手段〕
前記したｎ型AlInAs/InGaAs系のHEMTに於いて、ドラ
イ・エッチング法を適用してゲート・リセスを形成する
問題を解決する為には、CCl2F2系のエッチング・ガスを
用いてエッチング可能な材料でキャップ層を構成し、ま
た、エッチング停止層としてはAlInAsを使用できなけれ
ばならない。
本発明者は、前記のような条件に沿う半導体装置のキ
ャップ層としては、Al0.48In0.52As或いはIn0.53Ga0.47
Asに格子整合する、即ち、一般に基板として用いられて
いるInPに格子整合するGaAsxSb1-x（ｘ＝0.51）が良い
ことを見出した。
このようなことから、本発明に依る半導体装置では、
半絶縁性InP基板（例えば半絶縁性InP基板１）上に形成
されたノン・ドープInGaAs能動層（例えばノン・ドープ
In0.53Ga0.47As能動層２）及びｎ型InAlAs電子供給層
（例えばｎ型Al0.48In0.52As電子供給層３）及びｎ型Ga
AsSbキャップ層（例えば三層の半導体層からなるキャッ
プ層４）と、該ｎ型GaAsSbキャップ層に接して形成され
たオーミック電極（例えばオーミック電極６）と、該ｎ
型GaAsSbキャップ層を選択的に除去して形成されたゲー
ト・リセス（例えばゲート・リセス5E或いは5D）内に表
出されたｎ型InAlAs電子供給層上に形成されたゲート電
極（例えばゲート電極８）とを備える。
〔作用〕
前記手段を採ることに依り、キャップ層はInを含んで
いないので、GaAsと同様にCCl2F2系エッチング・ガスを
用いて容易にドライ・エッチングすることが可能であ
り、しかも、電子供給層であるｎ型AlInAsは、従来のHE
MTに用いられているAlGaAsと同様、殆どエッチングされ
ないので、均一性が高いゲート・リセスを再現性良く容
易に形成することができ、大規模に集積化されたHEMTか
らなる半導体装置を得るのに有効である。
〔実施例〕
第１図乃至第６図は本発明一実施例を製造する場合に
ついて解説する為の工程要所に於ける半導体装置の要部
切断側面図を表し、以下、これ等の図を参照しつつ説明
する。尚、ここでは、E/D型半導体装置を対象とする。
第１図参照 （１） MBE法か有機金属化学気相堆積（metalorganic
chemical vapor deposition:MOCVD）法を適用する
ことに依り、半絶縁性InP基板１上にノン・ドープIn
0.53Ga0.47As能動層２、ｎ型Al0.48In0.52As電子供給層
３、三層の半導体層からなるキャップ層４を成長させ
る。
キャップ層４を設ける理由は、従来の半導体装置と全
く同じであって、オーミック抵抗を低減する為に形成す
るもので、ｎ型GaAs0.51Sb0.49層4Aとｎ型Al0.48In0.52
As層4Bとｎ型GaAs0.51Sb0.49層4Cを順に積層してあり、
そのうち、厚さが例えば20〜30〔Å〕程度のｎ型Al0.48
In0.52As層4Bはゲート・リセスを形成する際のエッチン
グ停止層の役目を果たすものであることは勿論である。
尚、図示されている破線は、従来例と同様、ノン・ドー
プIn0.53Ga0.47As能動層２及びｎ型Al0.48In0.52As電子
供給層３を積層したことに依って、接合界面近傍のノン
・ドープIn0.53Ga0.47As能動層２側に生成された二次元
電子ガス層を示している。更にまた、図示された記号Ｅ
はエンハンスメント型トランジスタ部分を、また、記号
Ｄはデプレション型トランジスタ部分をそれぞれ指示す
るものである。
第２図参照 （２） CVD法を適用することに依り、SiO2からなる素
子間分離絶縁膜５を形成する。
（３） フォト・リソグラフィ技術を適用することに依
り、素子間分離絶縁膜５の選択的エッチングを行ってオ
ーミック電極コンタクト窓を形成する。
（４） 素子間分離絶縁膜５を選択エッチングした際の
マスクであるフォト・レジスト膜を残した状態でマグネ
トロン・スパッタリング法を適用することに依ってオー
ミック電極材料膜を形成する。
（５） 前記フォト・レジスト膜を溶解・除去すること
に依り、前記オーミック電極材料膜のリフト・オフ・パ
ターニングを行い、オーミック電極６を形成する。
第３図参照 （６） フォト・リソグラフィ技術に於けるレジスト・
プロセスを適用することに依り、エンハンスメント型ト
ランジスタ部分Ｅのゲート・リセス形成領域に対応する
開口を有するフォト・レジスト膜７を形成する。
（７） エッチング・ガスとしてCCl2F2＋Heを用いたRI
E法を適用することに依り、ｎ型GaAs0.51Sb0.49層4Cの
選択的エッチングを行ってゲート・リセス5Eを形成す
る。
このエッチングはｎ型Al0.48In0.52As層4Bの表面で自
動的に停止するものであり、GaAs0.51Sb0.49:Al0.48In
0.52Asを対象とした場合、凡そ50:1の選択性が得られ
る。
（８） エッチャントを例えばH2O2＋H2SO4＋H2Oとする
ウエット・エッチング法を適用することに依り、ゲート
・リセス5E内に表出されているｎ型Al0.48In0.52As層4B
のエッチングを行う。
第４図参照 （９） フォト・リソグラフィ技術に於けるレジスト・
プロセスを適用することに依り、エンハンスメント型ト
ランジスタ部分Ｅ及びデプレション型トランジスタ部分
Ｄのゲート・リセス形成領域に対応する開口を有するフ
ォト・レジスト膜７′を形成する。
（10） 再び、エッチング・ガスとしてCCl2F2を用いた
RIE法を適用することに依り、エンハンスメント型トラ
ンジスタ部分Ｅに於いてはｎ型GaAs0.51Sb0.49層4Aの、
また、デプレション型トランジスタ部分Ｄではｎ型GaAs
0.51Sb0.49層4Cの選択的エッチングを行ってゲート・リ
セス5Eに於ける深さを延伸すると共にゲート・リセス5D
を形成する。
このエッチングがｎ型Al0.48In0.52As層電子供給層３
の表面及びｎ型Al0.48In0.52As層4Bの表面で自動的に停
止することは云うまでもない。
第５図参照 （11） ゲート・リセス5Eの延伸並びにゲート・リセス
5Dの形成を行った際のマスクであるフォト・レジスト膜
７′を残した状態でマグネトロン・スパッタリング法を
適用することに依ってゲート電極材料膜を形成する。
（12） フォト・レジスト膜７′を溶解・除去すること
に依り、前記ゲート電極材料膜のリフト・オフ・パター
ニングを行ってゲート電極８を形成する。
第６図参照 （13） 例えば、CVD法を適用することに依る層間絶縁
膜９の形成、フォト・リソグラフィ技術を適用すること
に依る電極コンタクト窓の形成、マグネトロン・スパッ
タリング法及びフォト・リソグラフィ技術を適用するこ
とに依る電極・配線10の形成を行って完成する。
前記説明したところから明らかなように、本実施例の
製造工程は、ｎ型AlGaAs/GaAs系HEMTから構成される半
導体装置の場合と比較すると、半導体材料が相違するの
みで、他は全く変わりない。
前記工程を経て製造された半導体装置では、キャップ
層としてInPに格子整合する特定組成のGaAsSbを採用し
ているが、その組成が相違して若干の格子不整合が存在
しても、素子特性が著しく劣化するようなことはない。
前記工程の説明で対象にした半導体装置は、ｎ型AlIn
As/InGaAs系HEMTで構成されたE/D型半導体装置である
が、単体のHEMTや他の素子に於いても同様であり、勿
論、その場合にもキャップ層としてGaAsSbを用いるが、
E/D型半導体装置とは異なり、その途中にエッチング停
止層を介在させることは必須ではない。
第７図はE/D型ではないｎ型AlInAs/InGaAs系HEMTのオ
ーミック・コンタクト領域に関するエネルギ・バンド・
ダイヤグラムを表している。
図に於いて、 Ｉは金属電極、 IIはｎ型GaAs0.51Sb0.49キャップ層、 IIIはｎ型Al0.48In0.52As電子供給層、 IVはノン・ドープIn0.53Ga0.47As能動層であり、また、
EFはフェルミ準位、ECは伝導帯の底、EVは価電子帯の
頂、EG1,EG2,EG3はエネルギ・バンド・ギャップ、EH1,E
H2はバリヤ・ハイトをそれぞれ示し、そして、 EG1＝0.8〔eV〕 EG2＝1.1〔eV〕 EG3＝0.6〔eV〕 EH1＝0.05〔eV〕 EH2＝0.5〔eV〕 である。
第７図及びその説明から明らかなように、キャップ層
IIと電子供給層IIとの界面に存在する伝導帯不連続値は
0.05〔eV〕程度とかなり低くく、従って、電子に対する
バリヤとしての効果は小さいから、AlGaAs/GaAs系に比
較してオーミック抵抗低減の面でも優れていることが理
解されよう。
〔発明の効果〕
本発明に依る半導体装置に於いては、半絶縁性InP基
板上に形成されたノン・ドープInGaAs能動層及びｎ型In
AlAs電子供給層及びｎ型GaAsSbキャップ層と、該ｎ型Ga
AsSbキャップ層に接して形成されたオーミック電極と、
該ｎ型GaAsSbキャップ層を選択的に除去して形成された
ゲート・リセス内に表出されたｎ型InAlAs電子供給層上
に形成されたゲート電極とを備えている。
前記構成を採ることに依り、キャップ層はInを含んで
いないので、GaAsと同様にCCl2F2系エッチング・ガスを
用いて容易にドライ・エッチングすることが可能であ
り、しかも、電子供給層であるｎ型AlInAsは殆どエッチ
ングされず、従って、従来のｎ型AlGaAs/GaAs系HEMTの
場合と同様、均一性が高いゲート・リセスを再現性良く
容易に形成することができ、大規模に集積化されたHEMT
からなる半導体装置を得ることができる。
【図面の簡単な説明】
第１図乃至第６図は本発明一実施例を製造する場合につ
いて説明する為の工程要所に於ける半導体装置の要部切
断側面図、第７図は一実施例に関するエネルギ・バンド
・ダイヤグラム、第８図乃至第13図は従来例を製造する
場合について説明する為の工程要所に於ける半導体装置
の要部切断側面図をそれぞれ表している。 図に於いて、 １は半絶縁性InP基板、 ２はノン・ドープIn0.53Ga0.47As能動層、 ３はｎ型Al0.48In0.52As電子供給層、 ４はキャップ層、 4Aはｎ型GaAs0.51Sb0.49層、 4Bはｎ型Al0.48In0.52As層、 4Cはｎ型GaAs0.51Sb0.49層、 ５は素子間分離絶縁膜、 5E及び5Dはゲート・リセス、 ６はオーミック電極、 ７及び７′はフォト・レジスト膜、 ８はゲート電極 をそれぞれ示している。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】半絶縁性InP基板上に形成されたノン・ド
    ープInGaAs能動層及びｎ型InAlAs電子供給層及びｎ型Ga
    AsSbキャップ層と、 該ｎ型GaAsSbキャップ層に接して形成されたオーミック
    電極と、 該ｎ型GaAsSbキャップ層を選択的に除去して形成された
    ゲート・リセス内に表出されたｎ型InAlAs電子供給層上
    に形成されたゲート電極と を備えてなることを特徴とする半導体装置。
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