JPH02101751A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH02101751A
JPH02101751A JP63252917A JP25291788A JPH02101751A JP H02101751 A JPH02101751 A JP H02101751A JP 63252917 A JP63252917 A JP 63252917A JP 25291788 A JP25291788 A JP 25291788A JP H02101751 A JPH02101751 A JP H02101751A
Authority
JP
Japan
Prior art keywords
type
layer
gate recess
electron supply
cap layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63252917A
Other languages
English (en)
Other versions
JP2630445B2 (ja
Inventor
Tomonori Ishikawa
石川　知則
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP63252917A priority Critical patent/JP2630445B2/ja
Priority to EP89310136A priority patent/EP0368468B1/en
Priority to US07/416,944 priority patent/US5023675A/en
Priority to KR1019890014519A priority patent/KR930004122B1/ko
Publication of JPH02101751A publication Critical patent/JPH02101751A/ja
Priority to US07/643,375 priority patent/US5118637A/en
Application granted granted Critical
Publication of JP2630445B2 publication Critical patent/JP2630445B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H01L21/30621—Vapour phase etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ｎ型ＡＮ　Ｉ　ｎＡｓ／Ｉ　ｎＧａＡｓへテロ接合を利
用する高電子移動度トランジスタのような半導体装置の
改良に関し、 ｎ型Ａｊｉ’　ＩｎＡｓ／ＩｎＧａＡｓ系のへテロ接合
構造をもつＨＥＭＴに於けるゲート・リセスをｎ型Ａ　
（ｌ　Ｇ　ａ　Ａ　Ｓ　／　Ｇ　ａ　Ａ　ｓ系と同様の
均一性、再現性、容易性を確保して形成できるようにし
、その大規模集積化を可能にすることを目的とし、半絶
縁性ＩｎＰ基板上に形成されたノン・ドープＩｎＧａＡ
ｓ能動層及びｎ型１ｎＡ７！Ａｓ電子供給層及びｎ型Ｇ
ａＡｓＳｂキャップ層と、該ｎ型ＧａＡｓ５ｂキヤツプ
層に接して形成されたオーミック電極と、該ｎ型ＧａＡ
ｓＳｂキャップ層を選択的に除去して形成されたゲート
・リセス内に表出されたｎ型ＩｎＡｌＡｓ電子供給層上
に形成されたゲート電極とを備えるよう構成する。
〔産業上の利用分野〕
本発明は、ｎ型Ａ／　１ｎＡｓ／ＩｎＧａＡｓヘテロ接
合を利用する高電子移動度トランジスタのような半導体
装置の改良に関する。
コンピュータ・システムに対する高速化の要求に伴い、
それを支える半導体デバイスを高速化する開発及び研究
が盛んであり、ＨＥＭＴ（ｈｉｇｈ　　ｅｌｅｃｔｒｏ
ｎ　　ｍｏｂｉｌｉｔｙ　　ｔｒａｎｓｉｓｔｏｒ）を
はじめ、多くの超高速半導体デバイスが現れているが、
次世代のコンピュータ・システムには更に高速のものが
必要であり、従って、ＨＥＭＴも改良されなければなら
ない。
〔従来の技術〕
一般に、ＨＥＭＴで構成された集積回路装置を製造する
際、ゲート・リセスを形成する工程は、ウェハ面内で均
一化された素子特性を実現する上で大変重要である。
第８図乃至第１３図は従来の技術を解説する為の工程要
所に於ける半導体装置の要部切断側面図を表し、以下、
これ等の図を参照しつつ説明するが、ここで対象として
いるのはｎ型Ａ＃ＧａＡｓ／　に　ａ　Ａ　Ｓ系ＨＥＭ
Ｔで構成されたＥ／Ｄ型半導体装置である。
第８図参照 （１１分子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ
　　ｂｅａｍ　ｅｐｉｔａｘｙ：ＭＢＥ）法を適用する
ことに依り、半絶縁性ＧａＡｓ基板２１上にノン・ドー
プＧａＡｓ能動層２２、ｎ型ＡＪＧａＡｓ電子供給層２
３、三層の半導体層からなるキャップ層２４を成長させ
る。
ここで、キャンプ層２４はオーミック抵抗を低減する為
に形成するもので、ｎ型ＧａＡｓ層２４Ａ、！＝ｎ型Ａ
ｌＧａＡｓ層２４Ｂとｎ型ＧａＡｓ層２４Ｃを順に積層
してあり、そのうち、厚さが例えば２０〜３０〔人〕程
度であるｎ型ＡｆＧａＡｓ層２４Ｂはゲート・リセスを
形成する際のエツチング停止層の役目も果たすものであ
る。また、破線はノン・ドープＧａＡｓ能動層２２とｎ
型ＡｌＧａＡｓ電子供給層２３とを積層したことに依っ
て接合界面近傍のノン・ドープＧａＡｓ能動層２２側に
生成された二次元電子ガス層を示している。更にまた、
図示された記号Ｅはエンハンスメント型トランジスタ部
分を、また、記号りはデプレション型トランジスタ部分
をそれぞれ指示するものである。
第９図参照 （２）化学気相堆積（ｃｈｅｍｉｃａｌ　　ｖａｐ。
ｒ　　ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用するこ
とに依り、二酸化シリコン（ＳｔＯｚ）からなる素子間
分離絶縁膜２５を形成する。
（３）　　フォト・リソグラフィ技術を適用することに
依り、素子間分離絶縁膜２５の選択的エツチングを行っ
てオーミック電極コンタクト窓を形成する。
（４）素子間分離絶縁膜２５を選択エツチングした際の
マスクであるフォト・レジスト膜を残した状態でマグネ
トロン・スパッタリング法を適用することに依ってオー
ミック電極材料膜を形成する。
（５）前記フォト・レジスト膜を溶解・除去することに
依り、前記オーミック電極材料膜のリフト・オフ・パタ
ーニングを行い、オーミック電極２６を形成する。
第１０図参照 （６）　　フォト・リソグラフィ技術に於けるレジスト
・プロセスを適用することに依り、エンハンスメント型
トランジスタ部分Ｅのゲート・リセス形成領域に対応す
る開口を有するフォト・レジスト膜２７を形成する。
（７）エツチング・ガスをＣＣｌ２Ｆ２＋Ｈ１３とする
反応性イオン・エツチング（ｒｅａｃｔｉｖｅ　　ｉｏ
ｎ　　ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依
り、ｎ型ＧａＡｓ層２４Ｃの選択的エツチングを行って
ゲート・リセス２５Ｅを形成する。
このエツチングはｎ型ＡｌＧａＡｓ層２４Ｂの表面で自
動的に停止するものであり、この場合のように、ＧａＡ
ｓ　：Ａｊ？ＧａＡｓを対象とするエツチングでは２０
０　：　１の選択性が得られる（要すれば、「音板　Ｊ
ＪＡＰ、ｖｏｌ。
２０、Ｎｏ、１１．１９８１．Ｌ８４７〜Ｌ８５０」、
を参照）。
（８）　　エッチャントを例えばＨ２Ｏ２＋Ｈ２ＳＯ。
＋Ｈ２０とするウェット・エツチング法を適用すること
に依り、ゲート・リセス２５Ｅ内に表出されているｎ型
ＡＪＣ，ａＡｓ層２４Ｂのエツチングを行う。
第１１図参照 （９）　　フォト・リソグラフィ技術に於けるレジスト
・プロセスを適用することに依り、エンハンスメント型
トランジスタ部分Ｅ及びデプレション型トランジスタ部
分りのゲート・リセス形成領域に対応する開口を有する
フォト・レジスト膜２７′を形成する。
αω　再び、エツチング・ガスをＣＣｌ２Ｆ２とするＲ
ＩＥ法を適用することに依り、エンハンスメント型トラ
ンジスタ部分Ｅではｎ型ＧａＡｓ層２４Ａの、また、デ
プレション型トランジスタ部分りではｎ型ＧａＡｓ層２
４Ｃの選択的エツチングを行ってゲート・リセス２５Ｅ
に於ける深さを延伸すると共にゲート・リセス２５Ｄを
形成する。尚、この場合のエツチングはｎ型ＡｆｆｉＧ
ａＡｓ電子供給層２３の表面並びにｎ型ＡＪＧａＡｓ層
２４Ｂの表面で自動的に停止する。
第１２図参照 αω　ゲート・リセス２５Ｅの延伸及びゲート・リセス
２５Ｄの形成を行った際のマスクであるフォト・レジス
ト膜２７′を残した状態でマグネトロン・スパッタリン
グ法を適用することに依ってゲート電極材料膜を形成す
る。
（２）フォト・レジスト膜２７′を溶解・除去すること
に依り、前記ゲート電極材料膜のリフト・オフ・バター
ニングを行ってゲート電極２８を形成する。
第１３図参照 ０３１　　例えば、ＣＶＤ法を適用することに依る層間
絶縁膜２９の形成、フォト・リソグラフィ技術を適用す
ることに依る電極コンタクト窓の形成、マグネトロン・
スパッタリング法及びフォト・リソグラフィ技術を適用
することに依る電極・配線３０の形成を行って完成する
。
前記したところから判るように、この従来技術に於いて
は、／’ｊ！ＧａＡｓをエツチング停止層として使用す
ることに依り、均一性が高いＥ／Ｄ型ＨＥＭＴで構成さ
れた半導体装置の製造を可能にしている。
〔発明が解決しようとする課題〕
前記したように、今後、ＨＥＭＴは更に高速化されなけ
ればならない。
現在、前記要求に応える為、半導体材料の面について研
究がなされていて、ｎ型、６１１　ｎＡｓ／ＩｎＧａＡ
ｓ系が有望視されている。
然しなから、従来、この半導体系に対しては、〔従・来
の技術〕で説明したような優れたゲート・リセス形成技
術が存在せず、従って、Ｅ／Ｄ型ＨＥＭＴは勿論のこと
、個別のＨＥＭＴであっても、その製造は極めて困難な
状況にある。
例えば、ＣＣｌ２Ｆ２系ガスをエツチング・ガスとする
ドライ・エツチング法を適用した場合、Ｉ　ｎＧａＡｓ
は殆どエツチングすることができない。これは、塩素系
ガスをエツチング・ガスとした場合の反応生成物である
Ｉ　ｎ　Ｃｊ！　３の蒸気圧がＧ　ａ　Ｃｌ　３のそれ
に比較して著しく低いことに原因があると考えられてい
る（要すれば、ｒｓ、ｃ。
ＭｃＮｅｖｉｎ　　Ｊ、Ｖａｃ、Ｓｅｔ、Ｔｅｃｈｎｏ
ｌ、、Ｂ４　（５）１９８６．Ｐ１２１６Ｊ、を参照）
。
このようなことから、ｎ型ＡｎｌｎＡｓ／ＩｎＧａＡｓ
系のＨＥＭＴを大規模に集積化した成功例は少ない。
本発明は、ｎ型ＡＪＩｎＡｓ／ＩｎＧａＡｓ系のへテロ
接合構造をもつＨＥＭＴに於けるゲート・リセスをｎ型
Ａ　ｌｌ　Ｇ　ａ　Ａ　ｓ　／　Ｇ　ａ　Ａ　ｓ系と同
様の均一性、再現性、容易性を確保して形成できるよう
にし、その大規模集積化を可能にしようとする。
〔課題を解決するための手段〕
前記したｎ型ＡｌＩｎＡｓ／ＩｎＧａＡｓ系のＨＥＭＴ
に於いて、ドライ・エツチング法を適用してゲート・リ
セスを形成する問題を解決する為には、ＣＣｌ２Ｆ２系
のエツチング・ガスを用いてエツチング可能な材料でキ
ャップ層を構成し、また、エツチング停止層としてはＡ
ＪＩｎＡｓを使用できなければならない。
本発明者は、前記のような条件に沿う半導体装置のキャ
ップ層としては、Ａｌ。−４８１ｎｏ、ｓｚＡ　ｓ或い
はＩ　ｎ　ｏ、　ｓｓＧ　ａ　０．４ＴＡ　Ｓに格子整
合する、即ち、一般に基板として用いられているＩｎＰ
に格子整合するＧａＡｓ、Ｓｂ＋−ｘ　　（ｘ＝０．５
１）が良いことを見出した。
このようなことから、本発明に依る半導体装置では、半
絶縁性ＩｎＰ基板（例えば半絶縁性ＩｎＰ基ｔｆｆｌ　
１　）上に形成されたノン・ドープＩ　ｎＧａＡｓ能動
層（例えばノン・ドープＩ　ｎｏ、、３Ｇａ、、４゜Ａ
ｓ能動層２）及びｎ型Ｉ　ｎＡｌＡｓ電子供給層（例え
ばｎ型Ａｆｆｅ、ｎｅＩｎｏ、５ｚＡＳ電子供給Ｎ３）
及びｎ型ＧａＡｓＳｂキャップＮ（例えば三層の半導体
層からなるキャップ層４）と、該ｎ型ＧａＡｓＳｂキャ
ップ層に接して形成されたオーミック電極（例えばオー
ミック電極６）と、該ｎ型ＧａＡｓＳｂキャップ層を選
択的に除去して形成されたゲート・リセス（例えばゲー
ト・リセス５Ｅ或いは５Ｄ）内に表出されたｎ型ＩｎＡ
ｊ？Ａｓ電子供給層上に形成されたゲート電極（例えば
ゲート電極８）とを備える。
〔作用〕
前記手段を採ることに依り、キャップ層はＩｎを含んで
いないので、ＧａＡｓと同様にＣＣβ２Ｆｚ系エツチン
グ・ガスを用いて容易にドライ・エツチングすることが
可能であり、しかも、電子供給層であるｎ型Ａ６ＩｎＡ
ｓは、従来のＨＥＭＴに用いられているＡｊ！ＧａＡｓ
と同様、殆どエツチングされないので、均一性が高いゲ
ート・リセスを再現性良く容易に形成することができ、
大規模に集積化されたＨＥＭＴからなる半導体装置を得
るのに有効である。
〔実施例〕
第１図乃至第６図は本発明一実施例を製造する場合につ
いて解説する為の工程要所に於ける半導体装置の要部切
断側面図を表し、以下、これ等の図を参照しつつ説明す
る。尚、ここでは、Ｅ／Ｄ型半導体装置を対象とする。
第１図参照 （ＩＩＭＢＥ法か有機金属化学気相堆積（ｍｅｔａｌｏ
ｒｇａｎｌｃ　　ｃｈｅｍｉｃａｌ　　ｖａｐｏｒ　　
ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）法を適用すること
に依り、半絶縁性ＩｎＰ基板１上にノン・ドープＩ　ｎ
ｏ、ｓ３Ｇ　ａｏ、ｍ７Ａ　ｓ能動層２、ｎ型Ａ　ｌｏ
、ａＩＩＩ　ｎ６．ＨＡ　ｓ電子供給層３、三層の半導
体層からなるキャップ層４を成長させる。
キャップ層４を設ける理由は、従来の半導体装置と全く
同じであって、オーミック抵抗を低減する為に形成する
もので、ｎ型Ｇ　ａ　Ａ　Ｓ　ｏ、ｓ＋Ｓｂｏ、ａｖ層
４Ａとｎ型Ａ　ｌ　０．４１１　Ｉ　ｎｏ、ｓｚＡ　ｓ
層４Ｂとｎ型ＧａＡｓｏ、５ＩＳｂｏ、ａｑ層４Ｃを１
頓に積層してあり、そのうち、厚さが例えば２０〜３０
〔人〕程度のｎ型Ａ　ｌ　ｏ、　４ｓ　Ｉ　ｎ　ｏ、　
ｓｚＡ　３層４Ｂはゲート・リセスを形成する際のエツ
チング停止層の役目を果たすものであることは勿論であ
る。尚、図示されている破線は、従来例と同様、ノン・
ドープＩ　ｎ　ｏ、５３　Ｇ　ａ　６．４７　Ａ　３能
動層２及びｎ型Ａ　１２　ｏ、ａｔ　Ｉ　ｎｏ、ｓｚＡ
　ｓ電子供給層３を積層したことに依って、接合界面近
傍のノン・ドープＩ　ｎ　６．５３　Ｇ　ａ　６．４７
　Ａ　Ｓ能動層２側に生成された二次元電子ガス層を示
している。更にまた、図示された記号Ｅはエンハンスメ
ント型トランジスタ部分を、また、記号りはデプレシジ
ン型トランジスタ部分をそれぞれ指示するものである。
第２図参照 （２）ＣＶＤ法を適用することに依り、Ｓ　ｉ０２から
なる素子間分離絶縁膜５を形成する。
（３）　　フォト・リソグラフィ技術を適用することに
依り、素子間分離絶縁膜５の選択的エツチングを行って
オーミック電極コンタクト窓を形成する。
（４）素子間分離絶縁膜５を選択エツチングした際のマ
スクであるフォト・レジスト膜を残した状態でマグネト
ロン・スパッタリング法を適用することに依ってオーミ
ック電極材料膜を形成する。
（５）前記フォト・レジスト膜を溶解・除去することに
依り、前記オーミック電極材料膜のリフト・オフ・パタ
ーニングを行い、オーミック電極６を形成する。
第３図参照 （６）　　フォト・リソグラフィ技術に於けるレジスト
・プロセスを適用することに依り、エンハンスメント型
トランジスタ部分Ｅのゲート・リセス形成領域に対応す
る開口を有するフォト・レジスト膜７を形成する。
（７）エツチング・ガスとしてＣＣ１２Ｆ　２　＋　）
ｌ　ｅを用いたＲＩＥ法を適用することに依り、ｎ型Ｇ
　ａ　Ａ　Ｓ　ｏ、ｓ＋　Ｓ　ｂ　ｏ、ａｑ層４ｃの選
択的エツチングを行ってゲート・リセス５Ｅを形成する
。
このエツチングはｎ型Ａ　ｌｏ、ａｍ　Ｉ　ｎ６．ＨＡ
　３層４Ｂの表面で自動的に停止するものであり、Ｇａ
ＡＳｏ、ｓＩＳ　ｂｏ、ａｑ：　ＡＪｏ、４１Ｉｌ　ｎ
ｏ、５ｚＡｓを対象とした場合、凡そ５０：１の選択性
が得られる。
（８）　　エッチャントを例えばＨ２Ｏ２＋Ｈ２ＳＯ４
十Ｈ２０とするウェット・エツチング法を適用すること
に依り、ゲート・リセス５Ｅ内に表出されているｎ型Ａ
Ｎｏ、＊ｅＩ　１１ｏ、ＢＡｓ層４Ｂのエツチングを行
う。
第４図参照 （９）　　フォト・リソグラフィ技術に於けるレジスト
・プロセスを適用することに依り、エンハンスメント型
トランジスタ部分Ｅ及びデプレション型トランジスタ部
分りのゲート・リセス形成領域に対応する開口を有する
フォト・レジスト膜７′を形成する。
αω　再び、エツチング・ガスとしてＣＣ７！　２　Ｆ
２を用いたＲＩＥ法を適用することに依り、エンハンス
メント型トランジスタ部分已に於いてはｎ型ＧａＡＳｏ
、ｓ＋Ｓｂｏ、４＋＋層４Ａの、また、デプレション型
トランジスタ部分りではｎ型ＧａＡ　ｓ　ｏ、ｓＩｓ　
ｂｏ、ａｑ層４Ｃの選択的エツチングを行ってゲート・
リセス５Ｅに於ける深さを延伸すると共にゲート・リセ
ス５Ｄを形成する。
このエツチングがｎ型Ａ　ｌ　ｏ、ｓｎ　Ｉ　ｎｏ、５
ｚＡ　Ｓ電子供給層３の表面及びｎ型Ａｊ！ｏ、ａａｌ
　ｎｏ、５ｚＡｓ層４Ｂの表面で自動的に停止すること
は云うまでもない。
第５図参照 αω　ゲート・リセス５Ｅの延伸並びにゲート・リセス
５Ｄの形成を行った際のマスクであるフォト・レジスト
膜７′を残した状態でマグネトロン・スパッタリング法
を適用することに依ってゲート電極材料膜を形成する。
叩　フォト・レジスト膜７′を溶解・除去すること、に
依り、前記ゲート電極材料膜のリフト・オフ・パターニ
ングを行ってゲート電極８を形成する。
第６図参照 Ｑ３１　　例えば、ＣＶＤ法を適用することに依る眉間
絶縁膜９の形成、フォト・リソグラフィ技術を適用する
ことに依る電極コンタクト窓の形成、マグネトロン・ス
パッタリング法及びフォト・リソグラフィ技術を適用す
ることに依る電極・配線１０の形成を行って完成する。
前記説明したところから明らかなように、本実施例の製
造工程は、ｎ型Ａ　Ｉ　Ｇ　ａ　Ａ　ｓ　／　Ｇ　ａ　
Ａ　ｓ系ＨＥＭＴから構成される半導体装置の場合と比
較すると、半導体材料が相違するのみで、他は全く変わ
りない。
前記工程を経て製造された半導体装置では、キャンプ層
としてＩｎＰに格子整合する特定組成のＧａＡｓＳｂを
採用しているが、その組成が相違して若干の格子不整合
が存在しても、素子特性が著しく劣化するようなことは
ない。
前記工程の説明で対象にした半導体装置は、ｎ型Ａｊ２
　Ｉ　ｎＡｓ／Ｉ　ｎＧａＡｓ系ＨＥＭＴで構成された
Ｅ／Ｄ型半導体装置であるが、単体のＨＥＭＴや他の素
子に於いても同様であり、勿論、その場合にもキャップ
層としてＧａＡｓＳｂを用いるが、Ｅ／Ｄ型半導体装置
とは異なり、その途中にエツチング停止層を介在させる
ことは必須ではない。
第７図はＥ　／／　Ｄ型ではないｎ型ＡｆｆＩｎＡｓ／
Ｉ　ｎＧａＡｓ系ＨＥＭＴのオーミック・コンタクト領
域に関するエネルギ・バンド・ダイヤグラムを表してい
る。
図に於いて、 ■は金属電極、 ■はｎ型ＧａＡＳｏ、ｓ＋Ｓ　ｂｏ１ｑキャップ層、■
はｎ型Ａｌ　６．４Ｂ　Ｉ　ｎ　０．５２　Ａ　Ｓ電子
供給層、■はノン・ドープＩ　ｎｏ、ｓｓＧ　ａｏ、ａ
、Ａ　ｓ能動層であり、また、Ｅ、はフェルミ準位、Ｅ
ｃは伝導帯の底、Ｅｖは価電子帯の頂、ＥＨ＋　ＥＧＺ
＋　　ＥＧ３はエネルギ・バンド・ギャップ、Ｅ□ＩＩ
　ＥＨ□はバリヤ・ハイドをそれぞれ示し、そして、Ｅ
ＧＩ＝０．８　（ｅＶ） ＥＧｚ＝１．１　　（ｅＶ） ＥＧ３＝０．６　ＣｅＶ） ＥＭｌ＝　０．　０５　（ｅ　Ｖ） Ｅｕｚ＝０．５　（ｅＶ） である。
第７図及びその説明から明らかなように、キャップ層■
と電子供給層■との界面に存在する伝導帯不連続値は０
．０５　（ｅＶ）程度とかなり低くく、従って、電子に
対するバリヤとしての効果は小さいから、Ａ　ＩＩ　Ｇ
　ａ　Ａ　ｓ　／　Ｇ　ａ　Ａ　ｓ系に比較してオーミ
ック抵抗低減の面でも優れていることが理解されよう。
〔発明の効果〕
本発明に依る半導体装置に於いては、半絶縁性ＩｎＰ基
板上に形成されたノン・ドープＩ　ｎＧａＡｓ能動層及
びｎ型１ｎＡＪＡｓ電子供給層及びｎ型ＧａＡｓＳｂキ
ャップ層と、該ｎ型ＧａＡＳｓｂキャップ層に接して形
成されたオーミック電極と、該ｎ型ＧａＡｓＳｂキャッ
プ層を選択的に除去して形成されたゲート・リセス内に
表出されたｎ型１ｎＡＩＡｓ電子供給層上に形成された
ゲート電極とを備えている。
前記構成を採ることに依り、キャップ層はＩｎを含んで
いないので、ＧａＡｓと同様にＣＣｌ２Ｆ２系エツチン
グ・ガスを用いて容易にドライ・エツチングすることが
可能であり、しかも、電子供給層であるｎ型Ａｊ２Ｉｎ
Ａｓは殆どエツチングされず、従って、従来のｎ型Ａ　
１２　Ｇ　ａ　、Ａ　ｓ　／　Ｇ　ａＡｓ系ＨＥＭＴの
場合と同様、均一性が高いゲート・リセスを再現性良く
容易に形成することができ、大規模に集積化されたＨＥ
ＭＴからなる半導体装置を得ることができる。
【図面の簡単な説明】
第１図乃至第６図は本発明一実施例を製造する場合につ
いて説明する為の工程要所に於ける半導体装置の要部切
断側面図、第７図は一実施例に関するエネルギ・バンド
・ダイヤグラム、第８図乃至第１３図は従来例を製造す
る場合について説明する為の工程要所に於ける半導体装
置の要部切断側面図をそれぞれ表している。 図に於いて、 １は半絶縁性ＩｎＰ基板、 ２はノン・ドープＩ　ｎｏ、ｓｓＧ　ａ　ｏ、４ｙＡ　
ｓ能動層、３はｎ型Ａｌｏ、ａｏＩ　ｎｏ、５ｔＡｓ電
子供給層、４はキャップ層、 ４Ａはｎ型ＧａＡｓｏ、ｓ＋Ｓｂｏ、４層層、４Ｂはｎ
型Ａ　ｌｏ、４ｓ　Ｉ　ｎｏ、ｓｚＡ　３層、４Ｃはｎ
型ＧａＡｓｏ、ｓ＋Ｓｂｏ、ａｑＮ、５は素子間分離絶
縁膜、 ５Ｅ及び５Ｄはゲート・リセス、 ６はオーミック電極、 ７及び７′はフォト・レジスト膜、 ８はゲート電極 をそれぞれ示している。 特許出願人　　　富士通株式会社 代理人弁理士　　相　谷　昭　司 代理人弁理士　　渡　邊　弘　− 第６図 一実施例に関するエネルギ・バンド・ダイヤグラム第７
図

Claims (1)

  1. 【特許請求の範囲】 半絶縁性ＩｎＰ基板上に形成されたノン・ドープＩｎＧ
    ａＡｓ能動層及びｎ型ＩｎＡｌＡｓ電子供給層及びｎ型
    ＧａＡｓＳｂキャップ層と、該ｎ型ＧａＡｓＳｂキャッ
    プ層に接して形成されたオーミック電極と、 該ｎ型ＧａＡｓＳｂキャップ層を選択的に除去して形成
    されたゲート・リセス内に表出されたｎ型ＩｎＡｌＡｓ
    電子供給層上に形成されたゲート電極と を備えてなることを特徴とする半導体装置。
JP63252917A 1988-10-08 1988-10-08 半導体装置 Expired - Lifetime JP2630445B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP63252917A JP2630445B2 (ja) 1988-10-08 1988-10-08 半導体装置
EP89310136A EP0368468B1 (en) 1988-10-08 1989-10-04 Heterojunction semiconductor devices and methods of making the same
US07/416,944 US5023675A (en) 1988-10-08 1989-10-04 Semiconductor device
KR1019890014519A KR930004122B1 (ko) 1988-10-08 1989-10-10 반도체장치 및 그 제조방법
US07/643,375 US5118637A (en) 1988-10-08 1991-01-22 Method of fabricating hemt device with selective etching of gallium arsenide antimonide

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63252917A JP2630445B2 (ja) 1988-10-08 1988-10-08 半導体装置

Publications (2)

Publication Number Publication Date
JPH02101751A true JPH02101751A (ja) 1990-04-13
JP2630445B2 JP2630445B2 (ja) 1997-07-16

Family

ID=17243968

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63252917A Expired - Lifetime JP2630445B2 (ja) 1988-10-08 1988-10-08 半導体装置

Country Status (4)

Country Link
US (2) US5023675A (ja)
EP (1) EP0368468B1 (ja)
JP (1) JP2630445B2 (ja)
KR (1) KR930004122B1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0316228A (ja) * 1989-06-14 1991-01-24 Hitachi Ltd 電界効果トランジスタの製造方法
FR2699337A1 (fr) * 1992-12-15 1994-06-17 Deveaud Pledran Benoit Laser à cavité verticale de faible résistivité.

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5196359A (en) * 1988-06-30 1993-03-23 Texas Instruments Incorporated Method of forming heterostructure field effect transistor
JP2873583B2 (ja) * 1989-05-10 1999-03-24 富士通株式会社 高速半導体装置
JP2822547B2 (ja) * 1990-03-06 1998-11-11 富士通株式会社 高電子移動度トランジスタ
US5116774A (en) * 1991-03-22 1992-05-26 Motorola, Inc. Heterojunction method and structure
US5168071A (en) * 1991-04-05 1992-12-01 At&T Bell Laboratories Method of making semiconductor devices
US5448084A (en) * 1991-05-24 1995-09-05 Raytheon Company Field effect transistors on spinel substrates
US5352909A (en) * 1991-12-19 1994-10-04 Nec Corporation Field effect transistor and method for manufacturing the same
DE4219523A1 (de) * 1992-06-15 1993-12-16 Daimler Benz Ag Monolithisch integrierter Millimeterwellenschaltkreis und Verfahren zu dessen Herstellung
US5254492A (en) * 1992-11-10 1993-10-19 Texas Instruments Incorporated Method of fabricating an integrated circuit for providing low-noise and high-power microwave operation
JP3224437B2 (ja) * 1992-11-30 2001-10-29 富士通株式会社 Ｉｉｉ−ｖ族化合物半導体装置
JP3264337B2 (ja) * 1993-02-26 2002-03-11 富士通株式会社 化合物半導体装置及びその製造方法
JPH06314668A (ja) * 1993-04-30 1994-11-08 Fujitsu Ltd プラズマエッチング方法及びプラズマエッチング装置
US5349214A (en) * 1993-09-13 1994-09-20 Motorola, Inc. Complementary heterojunction device
US5603765A (en) * 1993-12-01 1997-02-18 Hughes Aircraft Company Method of growing high breakdown voltage allnas layers in InP devices by low temperature molecular beam epitaxy
EP0690506B1 (fr) 1994-06-29 1999-09-08 Laboratoires D'electronique Philips S.A.S. Procédé de réalisation d'un dispositif semiconducteur comprenant au moins deux transistors à effet de champ ayant des tensions de pincement différentes
JP3036404B2 (ja) * 1995-05-25 2000-04-24 株式会社村田製作所 半導体装置とその製造方法
US5869364A (en) * 1996-07-22 1999-02-09 The United States Of America As Represented By The Secretary Of The Air Force Single layer integrated metal process for metal semiconductor field effect transistor (MESFET)
JP3109590B2 (ja) * 1998-05-15 2000-11-20 日本電気株式会社 半導体装置の製造方法
US6410946B1 (en) * 1999-05-06 2002-06-25 Sony Corporation Semiconductor device with source and drain electrodes in ohmic contact with a semiconductor layer
JP4730529B2 (ja) * 2005-07-13 2011-07-20 サンケン電気株式会社 電界効果トランジスタ
EP2040299A1 (en) * 2007-09-12 2009-03-25 Forschungsverbund Berlin e.V. Electrical devices having improved transfer characteristics and method for tailoring the transfer characteristics of such an electrical device
JP2013131650A (ja) * 2011-12-21 2013-07-04 Fujitsu Ltd 半導体装置及びその製造方法
US10756084B2 (en) * 2015-03-26 2020-08-25 Wen-Jang Jiang Group-III nitride semiconductor device and method for fabricating the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4743951A (en) * 1982-03-08 1988-05-10 International Business Machines Corporation Field effect transistor
JPS59168677A (ja) * 1983-03-14 1984-09-22 Fujitsu Ltd 半導体装置及びその製造方法
US4615102A (en) * 1984-05-01 1986-10-07 Fujitsu Limited Method of producing enhancement mode and depletion mode FETs
JPH07120790B2 (ja) * 1984-06-18 1995-12-20 株式会社日立製作所 半導体装置
JPS6272528A (ja) * 1985-09-27 1987-04-03 Toshiba Glass Co Ltd 磁性粉末の製造方法
KR900002687B1 (ko) * 1985-12-16 1990-04-23 후지쓰가부시끼가이샤 Mbe법에 의한 기판에 격자 정합시키는 4원 또는 5원 흔정 반도체의 성장방법
DE3688318T2 (de) * 1985-12-19 1993-07-29 Sumitomo Electric Industries Feldeffekttransistor.
US4761620A (en) * 1986-12-03 1988-08-02 American Telephone And Telegraph Company, At&T Bell Laboratories Optical reading of quantum well device
US4821082A (en) * 1987-10-30 1989-04-11 International Business Machines Corporation Heterojunction bipolar transistor with substantially aligned energy levels

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0316228A (ja) * 1989-06-14 1991-01-24 Hitachi Ltd 電界効果トランジスタの製造方法
FR2699337A1 (fr) * 1992-12-15 1994-06-17 Deveaud Pledran Benoit Laser à cavité verticale de faible résistivité.
EP0603069A1 (fr) * 1992-12-15 1994-06-22 France Telecom Laser à cavité verticale de faible résistance
US5544193A (en) * 1992-12-15 1996-08-06 France Telecom Vertical cavity laser of low resistivity

Also Published As

Publication number Publication date
KR930004122B1 (ko) 1993-05-20
KR900007102A (ko) 1990-05-09
EP0368468B1 (en) 1994-01-05
US5118637A (en) 1992-06-02
JP2630445B2 (ja) 1997-07-16
EP0368468A3 (en) 1990-08-16
EP0368468A2 (en) 1990-05-16
US5023675A (en) 1991-06-11

Similar Documents

Publication Publication Date Title
JPH02101751A (ja) 半導体装置
JP5991018B2 (ja) 半導体装置
JP3716906B2 (ja) 電界効果トランジスタ
JP3377022B2 (ja) ヘテロ接合型電界効果トランジスタの製造方法
JP2630446B2 (ja) 半導体装置及びその製造方法
JP2687897B2 (ja) 電界効果型トランジスタ及びその製造方法
JPH10173137A (ja) 半導体装置およびその製造方法
JP3137032B2 (ja) 相補型半導体装置とその製造方法
JPH0750781B2 (ja) 化合物半導体集積回路装置
JP2668418B2 (ja) 半導体装置
JPS61274369A (ja) 電界効果型半導体装置
JPH03241840A (ja) 半導体装置及びその製造方法
JP2551427B2 (ja) 半導体装置及びその製造方法
JPH01120871A (ja) 半導体装置
JPH02105427A (ja) 半導体装置の製造方法
JP2844995B2 (ja) 電界効果型トランジスタ及びその製造方法
JPH0388340A (ja) 高電子移動度トランジスタ
JPH02295135A (ja) 半導体装置
JPH0350839A (ja) 化合物半導体装置及びその製造方法
JPH0323641A (ja) 電界効果トランジスタの製造方法
JPH06163598A (ja) 高電子移動度トランジスタ
JP2004134619A (ja) ヘテロ接合電界効果トランジスタ
JPH04330738A (ja) 高電子移動度トランジスタの製造方法
JPS63250863A (ja) 電界効果型半導体装置
JP2000349279A (ja) トランジスタおよびその製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080425

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090425

Year of fee payment: 12

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090425

Year of fee payment: 12