JP3109590B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は微細なゲート長を有
するＦＥＴ（電界効果トランジスタ）の製造方法に関
し、特に超高周波用の高出力ＦＥＴとして化合物半導体
基板に構築されるリセス構造のＦＥＴの製造方法に関す
る。
するＦＥＴ（電界効果トランジスタ）の製造方法に関
し、特に超高周波用の高出力ＦＥＴとして化合物半導体
基板に構築されるリセス構造のＦＥＴの製造方法に関す
る。
【０００２】
【従来の技術】マイクロ波等の超高周波用の高出力ＦＥ
Ｔとして、ＧａＡｓ等の化合物半導体基板にリセスを設
け、このリセス内にゲート電極を形成したＦＥＴが提案
されている。また、この種ＦＥＴの低雑音化等の要求に
より、ゲート電極のゲート長を微細化する要求もなされ
ている。このような、微細化されたＦＥＴのゲート電極
を形成する技術として、従来では半絶縁基板上にシリコ
ン酸化膜等を形成し、このシリコン酸化膜に微細な開口
部を開口した上で、ＷＳｉ等のゲートメタルをスパッタ
し、前記開口部内にゲートメタルを埋設することで、微
細なゲート電極を形成する技術が提案されている。しか
しながら、この技術では、開口部のアスペクト比が１以
上で開口寸法が０．２μｍ以下になると、ゲートメタル
が十分に埋め込まれずゲート電極内部に大きな空隙が発
生する。このため、ゲート電極の機械的強度不足、ゲー
ト抵抗の増加などの問題が生じている。
Ｔとして、ＧａＡｓ等の化合物半導体基板にリセスを設
け、このリセス内にゲート電極を形成したＦＥＴが提案
されている。また、この種ＦＥＴの低雑音化等の要求に
より、ゲート電極のゲート長を微細化する要求もなされ
ている。このような、微細化されたＦＥＴのゲート電極
を形成する技術として、従来では半絶縁基板上にシリコ
ン酸化膜等を形成し、このシリコン酸化膜に微細な開口
部を開口した上で、ＷＳｉ等のゲートメタルをスパッタ
し、前記開口部内にゲートメタルを埋設することで、微
細なゲート電極を形成する技術が提案されている。しか
しながら、この技術では、開口部のアスペクト比が１以
上で開口寸法が０．２μｍ以下になると、ゲートメタル
が十分に埋め込まれずゲート電極内部に大きな空隙が発
生する。このため、ゲート電極の機械的強度不足、ゲー
ト抵抗の増加などの問題が生じている。
【０００３】このような問題の改善策として側壁を付け
るプロセスを用いて開口形状をテーパー化する技術があ
る。この技術は、図５（ａ）に示すように、図外のＧａ
Ａｓ基板に形成されたＡｌＧａＡｓ層４、ＧａＡｓ層５
に対して酸化膜１３（又は窒化膜）を形成し、この酸化
膜に微細な開口部を開口し、この開口部をマスクとして
等方的ウェットエッチングによって前記各層４，５にリ
セスを形成する。次に、図５（ｂ）に示すように、前記
開口部を覆うように、前記酸化膜１３上に別の酸化膜１
４（又は窒化膜）を成長する。しかる上で、図５（ｃ）
のように、前記開口部において前記酸化膜１４をドライ
チングし、ゲート開口部１５を開口する。このとき、前
記酸化膜１４の上面に前記開口部によりテーパ部が残さ
れているため、形成されるゲート開口部１５はその上縁
部にテーパー形状部が残される。その後、図５（ｄ）に
示すように前記ゲート開口部１５内にゲートメタル１６
をスパッタ形成する。その後は、図示は省略するが、前
記ゲートメタル１６を所要のパターンに選択エッチング
し、かつ前記酸化膜１４，１３を除去し、前記ＧａＡｓ
層５上にソース・ドレインの各オーミック電極を形成す
ることでリセス構造のＦＥＴが完成される。
るプロセスを用いて開口形状をテーパー化する技術があ
る。この技術は、図５（ａ）に示すように、図外のＧａ
Ａｓ基板に形成されたＡｌＧａＡｓ層４、ＧａＡｓ層５
に対して酸化膜１３（又は窒化膜）を形成し、この酸化
膜に微細な開口部を開口し、この開口部をマスクとして
等方的ウェットエッチングによって前記各層４，５にリ
セスを形成する。次に、図５（ｂ）に示すように、前記
開口部を覆うように、前記酸化膜１３上に別の酸化膜１
４（又は窒化膜）を成長する。しかる上で、図５（ｃ）
のように、前記開口部において前記酸化膜１４をドライ
チングし、ゲート開口部１５を開口する。このとき、前
記酸化膜１４の上面に前記開口部によりテーパ部が残さ
れているため、形成されるゲート開口部１５はその上縁
部にテーパー形状部が残される。その後、図５（ｄ）に
示すように前記ゲート開口部１５内にゲートメタル１６
をスパッタ形成する。その後は、図示は省略するが、前
記ゲートメタル１６を所要のパターンに選択エッチング
し、かつ前記酸化膜１４，１３を除去し、前記ＧａＡｓ
層５上にソース・ドレインの各オーミック電極を形成す
ることでリセス構造のＦＥＴが完成される。
【０００４】
【発明が解決しようとする課題】この改善された技術で
は、テーパー形状のゲート開口部を得られるため、ゲー
ト開口部内へのゲートメタルの充填が改善され、ゲート
電極内部での空隙の発生を抑制する上では有利である。
しかしながら、この技術においても、アスペクト比が２
以上と高くなると、ゲートメタルを空隙なく埋め込むこ
とは困難になり、図５（ｄ）に示したように、ゲート電
極内に空隙Ｘが生じるようになり、前記した従来の問題
を完全に解消するまでには至っていない。また、この改
善された技術では、酸化膜や窒化膜の成膜工程とそのエ
ッチング工程の工程数が増えるため、工程が複雑になる
とともに、ゲート長の寸法制御性に問題が生じることが
ある。
は、テーパー形状のゲート開口部を得られるため、ゲー
ト開口部内へのゲートメタルの充填が改善され、ゲート
電極内部での空隙の発生を抑制する上では有利である。
しかしながら、この技術においても、アスペクト比が２
以上と高くなると、ゲートメタルを空隙なく埋め込むこ
とは困難になり、図５（ｄ）に示したように、ゲート電
極内に空隙Ｘが生じるようになり、前記した従来の問題
を完全に解消するまでには至っていない。また、この改
善された技術では、酸化膜や窒化膜の成膜工程とそのエ
ッチング工程の工程数が増えるため、工程が複雑になる
とともに、ゲート長の寸法制御性に問題が生じることが
ある。
【０００５】本発明の目的は、内部に空隙が生じること
がないゲート電極を寸法制御性良く形成できる半導体装
置の製造方法を提供することにある。
がないゲート電極を寸法制御性良く形成できる半導体装
置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明の製造方法は、化
合物半導体層の表面上にマスク膜を形成し、かつ前記マ
スク膜のゲート電極形成領域に開口窓を開口する工程
と、前記開口窓を通して前記化合物半導体層を面方位選
択性のあるエッチング液によりエッチングし、前記化合
物半導体層に底面が平坦で側面がテーパ状のゲート開口
部を開口する工程と、前記ゲート開口部を含む前記化合
物半導体層の表面にゲートメタルを堆積して前記ゲート
開口部を埋め込む工程と、前記ゲートメタルを選択エッ
チングしてゲート電極を形成する工程と、前記ゲート電
極の底面を除く両側の前記化合物半導体層を選択エッチ
ングしてリセスを形成する工程とを含んでリセス構造の
化合物電界効果トランジスタを製造することを特徴とす
る。
合物半導体層の表面上にマスク膜を形成し、かつ前記マ
スク膜のゲート電極形成領域に開口窓を開口する工程
と、前記開口窓を通して前記化合物半導体層を面方位選
択性のあるエッチング液によりエッチングし、前記化合
物半導体層に底面が平坦で側面がテーパ状のゲート開口
部を開口する工程と、前記ゲート開口部を含む前記化合
物半導体層の表面にゲートメタルを堆積して前記ゲート
開口部を埋め込む工程と、前記ゲートメタルを選択エッ
チングしてゲート電極を形成する工程と、前記ゲート電
極の底面を除く両側の前記化合物半導体層を選択エッチ
ングしてリセスを形成する工程とを含んでリセス構造の
化合物電界効果トランジスタを製造することを特徴とす
る。
【０００７】ここで、本発明において、前記エッチング
液として硫酸／過酸化水素のエッチング液を用い、前記
ＧａＡｓ層とＡｌＧａＡｓ層とを非選択性でエッチング
する。また、この場合、前記化合物半導体層はＡｌＧａ
Ａｓ層上にＧａＡｓ層が積層された面方位が（１００）
の構成であり、前記ＧａＡｓ層及びＡｌＧａＡｓ層の面
方位（１１１）のテーパ面を有するテーパ状のゲート開
口部を開口する。このゲート開口部は、底面の寸法が前
記開口部の開口寸法に等しくエッチングされる。また、
本発明において、前記エッチング液としてクエン酸／過
酸化水素のエッチング液を用い、前記ＧａＡｓ層とＡｌ
ＧａＡｓ層とを選択性でエッチングする。この場合、前
記化合物半導体層はＡｌＧａＡｓ層上にＧａＡｓ層が積
層された面方位が（１００）の構成であり、前記ＧａＡ
ｓ層の面方位（１１１）Ｂのテーパ面を有するテーパ状
のゲート開口部を開口する。このゲート開口部は、開口
底面の寸法が前記ＧａＡｓ層の層厚さと開口上縁の寸法
とで決定される。
液として硫酸／過酸化水素のエッチング液を用い、前記
ＧａＡｓ層とＡｌＧａＡｓ層とを非選択性でエッチング
する。また、この場合、前記化合物半導体層はＡｌＧａ
Ａｓ層上にＧａＡｓ層が積層された面方位が（１００）
の構成であり、前記ＧａＡｓ層及びＡｌＧａＡｓ層の面
方位（１１１）のテーパ面を有するテーパ状のゲート開
口部を開口する。このゲート開口部は、底面の寸法が前
記開口部の開口寸法に等しくエッチングされる。また、
本発明において、前記エッチング液としてクエン酸／過
酸化水素のエッチング液を用い、前記ＧａＡｓ層とＡｌ
ＧａＡｓ層とを選択性でエッチングする。この場合、前
記化合物半導体層はＡｌＧａＡｓ層上にＧａＡｓ層が積
層された面方位が（１００）の構成であり、前記ＧａＡ
ｓ層の面方位（１１１）Ｂのテーパ面を有するテーパ状
のゲート開口部を開口する。このゲート開口部は、開口
底面の寸法が前記ＧａＡｓ層の層厚さと開口上縁の寸法
とで決定される。
【０００８】本発明によれば、ゲート開口部の形状を順
テーパー化することで、０．１μｍ程度の開口部でもゲ
ートメタルの埋め込み性を向上させることができ、内部
に空隙のないゲート電極を得ることができる。これによ
り、ゲート電極の機械的強度不足から発生するゲート剥
がれが抑制でき、かつゲート抵抗を減少させることも可
能となる。また、ゲート開口部を得るエッチング液に硫
酸と過酸化水素溶液を用い、化合物半導体層を等方的に
ウエットエッチングすることにより、マスクの開口寸法
とエッチング形成されたゲート開口部の底面寸法が等し
くでき、マスクの開口寸法によってゲート長を決定する
ことが可能となる。あるいは、ゲート開口部を得るエッ
チング液にクエン酸と過酸化水素溶液を用い、化合物半
導体層を選択的にエッチングすることにより、化合物半
導体層は結晶面のエッチングレートの違いの影響を受け
て異方的にエッチングされるので、これを利用して順テ
ーパー形状を得ることができるとともに、サイドエッチ
ングを抑えてテーパー角度を一定に保つことが可能なの
で、化合物半導体層の厚さとフォトレジストマスク開口
寸法によってゲート長を正確に制御するこが可能とな
る。
テーパー化することで、０．１μｍ程度の開口部でもゲ
ートメタルの埋め込み性を向上させることができ、内部
に空隙のないゲート電極を得ることができる。これによ
り、ゲート電極の機械的強度不足から発生するゲート剥
がれが抑制でき、かつゲート抵抗を減少させることも可
能となる。また、ゲート開口部を得るエッチング液に硫
酸と過酸化水素溶液を用い、化合物半導体層を等方的に
ウエットエッチングすることにより、マスクの開口寸法
とエッチング形成されたゲート開口部の底面寸法が等し
くでき、マスクの開口寸法によってゲート長を決定する
ことが可能となる。あるいは、ゲート開口部を得るエッ
チング液にクエン酸と過酸化水素溶液を用い、化合物半
導体層を選択的にエッチングすることにより、化合物半
導体層は結晶面のエッチングレートの違いの影響を受け
て異方的にエッチングされるので、これを利用して順テ
ーパー形状を得ることができるとともに、サイドエッチ
ングを抑えてテーパー角度を一定に保つことが可能なの
で、化合物半導体層の厚さとフォトレジストマスク開口
寸法によってゲート長を正確に制御するこが可能とな
る。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１及び図２は本発明の第１の実施
形態を工程順に示す断面図である。図１（ａ）はＧａＡ
ｓ基板の断面図であり、この断面は結晶面方位（１０
０）の半絶縁性のＧａＡｓ基板１の（０１−１）結晶方
位の断面である。前記ＧａＡｓ基板１の上にバッファ層
のｉ−ＧａＡｓ層２が８０ｎｍ、チャネル層のｉ−Ｉｎ
0.15Ｇａ0.85Ａｓ層３が１５ｎｍ、電子供給層のｎ−Ａ
ｌ0.2 Ｇａ0.8 Ａｓ層４が４０ｎｍ、コンタクト層のｎ
−ＧａＡｓ層５が８０ｎｍの厚さにそれぞれＭＯＣＶＤ
法（有機金属気相分解結晶成長法）又はＭＢＥ法（分子
線結晶成長法）によって順次成長される。さらに、その
表面に、リソグラフィ技術を用いてゲート電極の形成領
域に０．１μｍ程度の微細な開口窓６ａを有するフォト
レジストマスク６を形成する。
参照して説明する。図１及び図２は本発明の第１の実施
形態を工程順に示す断面図である。図１（ａ）はＧａＡ
ｓ基板の断面図であり、この断面は結晶面方位（１０
０）の半絶縁性のＧａＡｓ基板１の（０１−１）結晶方
位の断面である。前記ＧａＡｓ基板１の上にバッファ層
のｉ−ＧａＡｓ層２が８０ｎｍ、チャネル層のｉ−Ｉｎ
0.15Ｇａ0.85Ａｓ層３が１５ｎｍ、電子供給層のｎ−Ａ
ｌ0.2 Ｇａ0.8 Ａｓ層４が４０ｎｍ、コンタクト層のｎ
−ＧａＡｓ層５が８０ｎｍの厚さにそれぞれＭＯＣＶＤ
法（有機金属気相分解結晶成長法）又はＭＢＥ法（分子
線結晶成長法）によって順次成長される。さらに、その
表面に、リソグラフィ技術を用いてゲート電極の形成領
域に０．１μｍ程度の微細な開口窓６ａを有するフォト
レジストマスク６を形成する。
【００１０】次いで、図１（ｂ）のように、前記フォト
レジストマスク６の開口窓６ａに露呈されている前記Ｇ
ａＡｓ層５及びＡｌＧａＡｓ層４に対して面方位選択性
のあるエッチング液、例えば、硫酸／過酸化水素の溶液
を用いてウェットエッチングを行う。これにより、前記
ＧａＡｓ基板の選択された表面領域は等方的にエッチン
グされ、順テーパのゲート開口部５ａが得られる。この
とき、前記ゲート開口部５ａの底面寸法Ｌ１はフォトレ
ジストマスク６の開口寸法である０．１μｍに等しくな
るため、フォトレジストマスク６の開口窓６ａの寸法に
よってゲート長を決定することができる。また、面方位
選択性のあるエッチング処理によって、前記ゲート開口
部のテーパ面は（１１１）面となり、ＧａＡｓ面に対す
る傾斜角度θは約５４°となる。
レジストマスク６の開口窓６ａに露呈されている前記Ｇ
ａＡｓ層５及びＡｌＧａＡｓ層４に対して面方位選択性
のあるエッチング液、例えば、硫酸／過酸化水素の溶液
を用いてウェットエッチングを行う。これにより、前記
ＧａＡｓ基板の選択された表面領域は等方的にエッチン
グされ、順テーパのゲート開口部５ａが得られる。この
とき、前記ゲート開口部５ａの底面寸法Ｌ１はフォトレ
ジストマスク６の開口寸法である０．１μｍに等しくな
るため、フォトレジストマスク６の開口窓６ａの寸法に
よってゲート長を決定することができる。また、面方位
選択性のあるエッチング処理によって、前記ゲート開口
部のテーパ面は（１１１）面となり、ＧａＡｓ面に対す
る傾斜角度θは約５４°となる。
【００１１】次に、フォトレジストマスク６を除去した
後、図１（ｃ）に示すようにＧａＡｓ層５、ＡｌＧａＡ
ｓ層４の開口部５ａを含むＧａＡｓ層５の表面にゲート
電極の一部となるＷＳｉ膜７をスパッタ法にて厚さ１０
０ｎｍに成膜する。さらに、その上に厚さ１５０ｎｍの
窒化チタン膜、厚さ１５ｎｍの白金膜、厚さ４００ｎｍ
の金膜を順次積層成膜化した膜８（以下、ＴｉＮ−Ｐｔ
−Ａｕ膜とする）をスパッタ法にて形成する。続いて、
図２（ａ）のように、ＴｉＮ−Ｐｔ−Ａｕ膜８上にリソ
グラフィー技術にて図示しないフォトレジストマスクを
形成し、イオンミリング法により前記ＴｉＮ−Ｐｔ−Ａ
ｕ膜８をエッチングし、さらに、続いてＳＦ6 とＣＦ4
の混合ガスを用いた反応性イオンエッチング法によりＷ
Ｓｉ膜７をドライエッチングし、ゲート電極９を得る。
後、図１（ｃ）に示すようにＧａＡｓ層５、ＡｌＧａＡ
ｓ層４の開口部５ａを含むＧａＡｓ層５の表面にゲート
電極の一部となるＷＳｉ膜７をスパッタ法にて厚さ１０
０ｎｍに成膜する。さらに、その上に厚さ１５０ｎｍの
窒化チタン膜、厚さ１５ｎｍの白金膜、厚さ４００ｎｍ
の金膜を順次積層成膜化した膜８（以下、ＴｉＮ−Ｐｔ
−Ａｕ膜とする）をスパッタ法にて形成する。続いて、
図２（ａ）のように、ＴｉＮ−Ｐｔ−Ａｕ膜８上にリソ
グラフィー技術にて図示しないフォトレジストマスクを
形成し、イオンミリング法により前記ＴｉＮ−Ｐｔ−Ａ
ｕ膜８をエッチングし、さらに、続いてＳＦ6 とＣＦ4
の混合ガスを用いた反応性イオンエッチング法によりＷ
Ｓｉ膜７をドライエッチングし、ゲート電極９を得る。
【００１２】次に、図２（ｂ）に示すように、ソース・
ドレイン領域の形成領域の前記ＧａＡｓ層５上にフォト
レジストマスク１０を形成した後、ＧａＡｓ層５を等方
的にウェットエッチングし、前記ゲート電極９の両側に
リセスを形成する。しかる後、図２（ｃ）のように、前
記フォトレジストマスク９を除去し、前記ソース・ドレ
イン領域としてのＧａＡｓ層５の表面にオーミック金属
を選択的に蒸着あるいはスパッタ形成することでソース
・ドレイン電極１１，１２が形成され、リセス構造のＧ
ａＡｓＦＥＴが完成される。
ドレイン領域の形成領域の前記ＧａＡｓ層５上にフォト
レジストマスク１０を形成した後、ＧａＡｓ層５を等方
的にウェットエッチングし、前記ゲート電極９の両側に
リセスを形成する。しかる後、図２（ｃ）のように、前
記フォトレジストマスク９を除去し、前記ソース・ドレ
イン領域としてのＧａＡｓ層５の表面にオーミック金属
を選択的に蒸着あるいはスパッタ形成することでソース
・ドレイン電極１１，１２が形成され、リセス構造のＧ
ａＡｓＦＥＴが完成される。
【００１３】したがって、この実施形態のＦＥＴでは、
ＧａＡｓ基板１の面方位を利用してゲート開口部を形成
しており、このゲート開口部のテーパ面の角度θは５４
°であるため、ゲートメタルであるＷＳｉ膜７及びその
上層のＴｉＮ−Ｐｔ−Ａｕ膜８の埋め込み性が良好とな
り、ゲート電極９内での空隙の発生が防止できる。ま
た、テーパ面の角度が比較的に緩やかではあるが、ゲー
ト開口部５ａの底面の寸法はフォトレジストマスク６の
開口窓６ａの寸法に等しく制御できるため、微細なゲー
ト長のゲート電極９を高精度に形成することが可能とな
る。また、それぞれ１回のフォトリソグラフィ工程、ゲ
ートメタルの成長、及びそのエッチングでゲート電極が
形成できるため、工程数が少なくかつ容易に製造するこ
とが可能となる。
ＧａＡｓ基板１の面方位を利用してゲート開口部を形成
しており、このゲート開口部のテーパ面の角度θは５４
°であるため、ゲートメタルであるＷＳｉ膜７及びその
上層のＴｉＮ−Ｐｔ−Ａｕ膜８の埋め込み性が良好とな
り、ゲート電極９内での空隙の発生が防止できる。ま
た、テーパ面の角度が比較的に緩やかではあるが、ゲー
ト開口部５ａの底面の寸法はフォトレジストマスク６の
開口窓６ａの寸法に等しく制御できるため、微細なゲー
ト長のゲート電極９を高精度に形成することが可能とな
る。また、それぞれ１回のフォトリソグラフィ工程、ゲ
ートメタルの成長、及びそのエッチングでゲート電極が
形成できるため、工程数が少なくかつ容易に製造するこ
とが可能となる。
【００１４】ここで、前記実施形態においては、ゲート
開口部５ａを形成する際に、硫酸/過酸化水素のエッチ
ング液を用いて、ＧａＡｓ層５とＡｌＧａＡｓ層４を非
選択的にエッチングしているが、エッチング液として例
えばクエン酸水溶液／過酸化水素溶液を用い、ＧａＡｓ
層５をＡｌＧａＡｓ層４に対して選択的にエッチングし
てもよい。このように選択的にエッチングした方が、電
子供給層であるＡｌＧａＡｓ層４の膜厚が制御よく製造
できるので、好ましい。また、前記実施形態では、半導
体結晶材料としては、ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ層／ｎ
−ＧａＡｓ層のヘテロ結合を用いたが、ｎ−ＧａＡｓ層
だけの場合でも構わない。
開口部５ａを形成する際に、硫酸/過酸化水素のエッチ
ング液を用いて、ＧａＡｓ層５とＡｌＧａＡｓ層４を非
選択的にエッチングしているが、エッチング液として例
えばクエン酸水溶液／過酸化水素溶液を用い、ＧａＡｓ
層５をＡｌＧａＡｓ層４に対して選択的にエッチングし
てもよい。このように選択的にエッチングした方が、電
子供給層であるＡｌＧａＡｓ層４の膜厚が制御よく製造
できるので、好ましい。また、前記実施形態では、半導
体結晶材料としては、ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ層／ｎ
−ＧａＡｓ層のヘテロ結合を用いたが、ｎ−ＧａＡｓ層
だけの場合でも構わない。
【００１５】図３及び図４は本発明の第２の実施形態を
工程順に示す断面図である。先ず、図３（ａ）に示すよ
うに、結晶面方位（１００）の半絶縁性のＧａＡｓ基板
１の上にバッファ層のｉ−ＧａＡｓ層２が８０ｎｍ、チ
ャネル層のｉ−Ｉｎ0.15Ｇａ0.85Ａｓ層３が１５ｎｍ、
供給層のｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ層４が４０ｎｍ、コ
ンタクト層のｎ−ＧａＡｓ層５が８０ｎｍの厚さにそれ
ぞれＭＯＣＶＤ又はＭＢＥ法によって順次成長される。
そして、表面上にリソグラフィ技術を用いて開口窓６ａ
を有するフォトレジストマスク６を形成する。なお、同
図のＧａＡｓ断面は（０１１）面とする。
工程順に示す断面図である。先ず、図３（ａ）に示すよ
うに、結晶面方位（１００）の半絶縁性のＧａＡｓ基板
１の上にバッファ層のｉ−ＧａＡｓ層２が８０ｎｍ、チ
ャネル層のｉ−Ｉｎ0.15Ｇａ0.85Ａｓ層３が１５ｎｍ、
供給層のｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ層４が４０ｎｍ、コ
ンタクト層のｎ−ＧａＡｓ層５が８０ｎｍの厚さにそれ
ぞれＭＯＣＶＤ又はＭＢＥ法によって順次成長される。
そして、表面上にリソグラフィ技術を用いて開口窓６ａ
を有するフォトレジストマスク６を形成する。なお、同
図のＧａＡｓ断面は（０１１）面とする。
【００１６】次いで、図３（ｂ）のように、クエン酸と
過酸化水素を含む溶液により、ＡｌＧａＡｓ層４に対し
てＧａＡｓ層５を異方的にかつ選択的にエッチングす
る。このとき、溶液の温度は５〜８℃、濃度はクエン酸
水溶液５０ｗｔ％：過酸化水素３０％＝３：１が望まし
い。この場合、ＧａＡｓ層５は結晶面の面方位性によっ
て所要のテーバ角度θを保って異方的にエッチングされ
る。すなわち、ＧａＡｓ基板の（１１１）Ｂ面のエッチ
ングレートが遅いため、ＧａＡｓ（０１１）断面では
（１１１）Ｂ面が露出し、θ＝約５４°でサイドエッチ
ングがないテーパ形状のゲート開口部５ａが得られる。
なお、クエン酸＋過酸化水素溶液でＧａＡｓの結晶面依
存性を利用して異方的にエッチングする方法については
特開平９−３０６８８９号公報にて示されている。この
とき、サイドエッチがはいらず、ＡｌＧａＡｓ層４はエ
ッチングされないので、ゲート長はフォトレジストマス
ク６の寸法とＧａＡｓ層５の厚さによって決定する事が
できる。
過酸化水素を含む溶液により、ＡｌＧａＡｓ層４に対し
てＧａＡｓ層５を異方的にかつ選択的にエッチングす
る。このとき、溶液の温度は５〜８℃、濃度はクエン酸
水溶液５０ｗｔ％：過酸化水素３０％＝３：１が望まし
い。この場合、ＧａＡｓ層５は結晶面の面方位性によっ
て所要のテーバ角度θを保って異方的にエッチングされ
る。すなわち、ＧａＡｓ基板の（１１１）Ｂ面のエッチ
ングレートが遅いため、ＧａＡｓ（０１１）断面では
（１１１）Ｂ面が露出し、θ＝約５４°でサイドエッチ
ングがないテーパ形状のゲート開口部５ａが得られる。
なお、クエン酸＋過酸化水素溶液でＧａＡｓの結晶面依
存性を利用して異方的にエッチングする方法については
特開平９−３０６８８９号公報にて示されている。この
とき、サイドエッチがはいらず、ＡｌＧａＡｓ層４はエ
ッチングされないので、ゲート長はフォトレジストマス
ク６の寸法とＧａＡｓ層５の厚さによって決定する事が
できる。
【００１７】次に、フォトレジストマスク６を除去した
後、図３（ｃ）に示すように、ゲート開口部５ａを含む
ＧａＡｓ層５の表面にゲート電極の一部となる厚さ１０
００ｎｍのＷＳｉ膜７をスパッタ法にて成膜した後、Ｔ
ｉＮ−Ｐｔ−Ａｕ膜８をスパッタ法にて形成する。次
に、図４（ａ）に示すように、ＴｉＮ−Ｐｔ−Ａｕ膜８
上に図外のフォトレジストマスクを形成しイオンミリン
グ法によりＴｉＮ−Ｐｔ−Ａｕ膜８をエッチングした
後、ＳＦ6 とＣＦ4 の混合ガスを用いた反応性イオンエ
ッチング法によりＷＳｉ膜７をドライエッチングするこ
とで図４（ｂ）に示すようなゲート電極９を得る。さら
に、前記ＧａＡｓ層５上のソース・ドレイン領域にフォ
トレジストマスク１０を形成した後、ＧａＡｓ層５を等
方的に選択エッチングし、ゲート電極９の両側のＧａＡ
ｓ層５にリセスを形成する。その後、図４（ｃ）のよう
に、前記フォトレジストマクス１０を除去し、かつソー
ス・ドレイン領域としてのＧａＡｓ層５上にオーミック
金属からなるソース電極１１及びドレイン電極１２を蒸
着法またはスパッタ法にて選択的に形成し、リセス構造
のＦＥＴが形成される。
後、図３（ｃ）に示すように、ゲート開口部５ａを含む
ＧａＡｓ層５の表面にゲート電極の一部となる厚さ１０
００ｎｍのＷＳｉ膜７をスパッタ法にて成膜した後、Ｔ
ｉＮ−Ｐｔ−Ａｕ膜８をスパッタ法にて形成する。次
に、図４（ａ）に示すように、ＴｉＮ−Ｐｔ−Ａｕ膜８
上に図外のフォトレジストマスクを形成しイオンミリン
グ法によりＴｉＮ−Ｐｔ−Ａｕ膜８をエッチングした
後、ＳＦ6 とＣＦ4 の混合ガスを用いた反応性イオンエ
ッチング法によりＷＳｉ膜７をドライエッチングするこ
とで図４（ｂ）に示すようなゲート電極９を得る。さら
に、前記ＧａＡｓ層５上のソース・ドレイン領域にフォ
トレジストマスク１０を形成した後、ＧａＡｓ層５を等
方的に選択エッチングし、ゲート電極９の両側のＧａＡ
ｓ層５にリセスを形成する。その後、図４（ｃ）のよう
に、前記フォトレジストマクス１０を除去し、かつソー
ス・ドレイン領域としてのＧａＡｓ層５上にオーミック
金属からなるソース電極１１及びドレイン電極１２を蒸
着法またはスパッタ法にて選択的に形成し、リセス構造
のＦＥＴが形成される。
【００１８】この第２の実施形態においても、ＧａＡｓ
基板の面方位を利用してゲート開口部５ａを形成してお
り、このゲート開口部５ａのテーパ面の角度θは５４°
であるため、ゲートメタルであるＷＳｉ膜７及びその上
層のＴｉＮ−Ｐｔ−Ａｕ膜８の埋め込み性が良好とな
り、ゲート電極９内での空隙の発生が防止できる。ま
た、テーパ面の角度が比較的に緩やかではあるが、ゲー
ト開口部５Ａの底面の寸法はフォトレジストマスク６の
開口窓６ａの寸法とＧａＡｓ層５の厚さによって制御で
きるため、微細なゲート長のゲート電極を高精度に形成
することが可能となる。また、それぞれ１回のフォトリ
ソグラフィ工程、ゲートメタルの成長、及びそのエッチ
ングでゲート電極が形成できるため、工程数が少なくか
つ容易に製造することが可能となる。さらに、ＧａＡｓ
層５のＡｌＧａＡｓ層４に対する選択性が良いため、Ｖ
ｔｈを正確に制御できる利点もある。
基板の面方位を利用してゲート開口部５ａを形成してお
り、このゲート開口部５ａのテーパ面の角度θは５４°
であるため、ゲートメタルであるＷＳｉ膜７及びその上
層のＴｉＮ−Ｐｔ−Ａｕ膜８の埋め込み性が良好とな
り、ゲート電極９内での空隙の発生が防止できる。ま
た、テーパ面の角度が比較的に緩やかではあるが、ゲー
ト開口部５Ａの底面の寸法はフォトレジストマスク６の
開口窓６ａの寸法とＧａＡｓ層５の厚さによって制御で
きるため、微細なゲート長のゲート電極を高精度に形成
することが可能となる。また、それぞれ１回のフォトリ
ソグラフィ工程、ゲートメタルの成長、及びそのエッチ
ングでゲート電極が形成できるため、工程数が少なくか
つ容易に製造することが可能となる。さらに、ＧａＡｓ
層５のＡｌＧａＡｓ層４に対する選択性が良いため、Ｖ
ｔｈを正確に制御できる利点もある。
【００１９】
【発明の効果】以上説明したように本発明は、化合物半
導体層の表面上にマスク膜を形成して開口窓を開口した
後、この開口窓を通して化合物半導体層を面方位選択性
のあるエッチング液によりエッチングして化合物半導体
層に底面が平坦で側面がテーパ状のゲート開口部を開口
し、しかる上でこのゲート開口部を含む化合物半導体層
の表面にゲートメタルを堆積してゲート開口部を埋め込
み、かつゲートメタルを選択エッチングしてゲート電極
を形成した後、ゲート電極の底面を除く両側の化合物半
導体層を選択エッチングしてリセスを形成しているの
で、ゲート開口部の形状を順テーパー化することで、
０．１μｍ程度の開口部でもゲートメタルの埋め込み性
を向上させることができ、内部に空隙のないゲート電極
を得ることができる。これにより、ゲート電極の機械的
強度不足から発生するゲート剥がれが抑制でき、かつゲ
ート抵抗を減少させることも可能となる。
導体層の表面上にマスク膜を形成して開口窓を開口した
後、この開口窓を通して化合物半導体層を面方位選択性
のあるエッチング液によりエッチングして化合物半導体
層に底面が平坦で側面がテーパ状のゲート開口部を開口
し、しかる上でこのゲート開口部を含む化合物半導体層
の表面にゲートメタルを堆積してゲート開口部を埋め込
み、かつゲートメタルを選択エッチングしてゲート電極
を形成した後、ゲート電極の底面を除く両側の化合物半
導体層を選択エッチングしてリセスを形成しているの
で、ゲート開口部の形状を順テーパー化することで、
０．１μｍ程度の開口部でもゲートメタルの埋め込み性
を向上させることができ、内部に空隙のないゲート電極
を得ることができる。これにより、ゲート電極の機械的
強度不足から発生するゲート剥がれが抑制でき、かつゲ
ート抵抗を減少させることも可能となる。
【００２０】また、本発明においては、ゲート開口部を
得るエッチング液に硫酸と過酸化水素溶液を用い、化合
物半導体層を等方的にウエットエッチングすることによ
り、マスクの開口寸法とエッチング形成されたゲート開
口部の底面寸法が等しくでき、マスクの開口寸法によっ
てゲート長を決定することが可能となる。あるいは、ゲ
ート開口部を得るエッチング液にクエン酸と過酸化水素
溶液を用い、化合物半導体層を選択的にエッチングする
ことにより、化合物半導体層は結晶面のエッチングレー
トの違いの影響を受けて異方的にエッチングされるの
で、これを利用して順テーパー形状を得ることができる
とともに、サイドエッチングを抑えてテーパー角度を一
定に保つことが可能なので、化合物半導体層の厚さとフ
ォトレジストマスク開口寸法によってゲート長を正確に
制御するこが可能となる。
得るエッチング液に硫酸と過酸化水素溶液を用い、化合
物半導体層を等方的にウエットエッチングすることによ
り、マスクの開口寸法とエッチング形成されたゲート開
口部の底面寸法が等しくでき、マスクの開口寸法によっ
てゲート長を決定することが可能となる。あるいは、ゲ
ート開口部を得るエッチング液にクエン酸と過酸化水素
溶液を用い、化合物半導体層を選択的にエッチングする
ことにより、化合物半導体層は結晶面のエッチングレー
トの違いの影響を受けて異方的にエッチングされるの
で、これを利用して順テーパー形状を得ることができる
とともに、サイドエッチングを抑えてテーパー角度を一
定に保つことが可能なので、化合物半導体層の厚さとフ
ォトレジストマスク開口寸法によってゲート長を正確に
制御するこが可能となる。
【図１】本発明の第１の実施形態の製造方法を工程順に
示す断面図のその１である。
示す断面図のその１である。
【図２】本発明の第１の実施形態の製造方法を工程順に
示す断面図のその２である。
示す断面図のその２である。
【図３】本発明の第２の実施形態の製造方法を工程順に
示す断面図のその１である。
示す断面図のその１である。
【図４】本発明の第２の実施形態の製造方法を工程順に
示す断面図のその２である。
示す断面図のその２である。
【図５】従来の製造方法の一例を工程順に示す断面図で
ある。
ある。
【符号の説明】 １ ＧａＡｓ基板 ２ ｉ−ＧａＡｓ層 ３ ｉ−ＩｎＧａＡｓ層 ４ ｎ−ＡｌＧａＡｓ層 ５ ｎ−ＧａＡｓ層 ６ フォトレジストマスク ７ ＷＳｉ ８ Ｔｉ−Ｐｔ−Ａｕ ９ ゲート電極 １０ フォトレジストマスク １１ ソース電極 １２ ドレイン電極
フロントページの続き (56)参考文献 特開 平５−304174（ＪＰ，Ａ) 特開 平６−97150（ＪＰ，Ａ) 特開 平９−321063（ＪＰ，Ａ) 特開 平９−306889（ＪＰ，Ａ) 特開 平９−246285（ＪＰ，Ａ) 特開 平１−168069（ＪＰ，Ａ) 特開 昭57−63862（ＪＰ，Ａ) 特開 昭63−102267（ＪＰ，Ａ) 特開 昭64−55890（ＪＰ，Ａ) 特開 昭58−105577（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/306 H01L 29/812
Claims (7)
- 【請求項１】 化合物半導体層の表面上にマスク膜を形
成し、かつ前記マスク膜のゲート電極形成領域に開口窓
を開口する工程と、前記開口窓を通して前記化合物半導
体層を面方位選択性のあるエッチング液によりエッチン
グし、前記化合物半導体層に底面が平坦で側面がテーパ
状のゲート開口部を開口する工程と、前記ゲート開口部
を含む前記化合物半導体層の表面にゲートメタルを堆積
して前記ゲート開口部を埋め込む工程と、前記ゲートメ
タルを選択エッチングしてゲート電極を形成する工程
と、前記ゲート電極の底面を除く両側の前記化合物半導
体層を選択エッチングしてリセスを形成する工程とを含
んでリセス構造の化合物電界効果トランジスタを製造す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記エッチング液は硫酸／過酸化水素の
エッチング液であり、前記ＧａＡｓ層とＡｌＧａＡｓ層
とを非選択性でエッチングする請求項１に記載の半導体
装置の製造方法。 - 【請求項３】 前記化合物半導体層はＡｌＧａＡｓ層上
にＧａＡｓ層が積層された面方位が（１００）の構成で
あり、前記ＧａＡｓ層及びＡｌＧａＡｓ層の面方位（１
１１）のテーパ面を有するテーパ状のゲート開口部を開
口する請求項２に記載の半導体装置の製造方法。 - 【請求項４】 前記ゲート開口部は、底面の寸法が前記
開口部の開口寸法に等しくエッチングされる請求項３に
記載の半導体装置の製造方法。 - 【請求項５】 前記エッチング液はクエン酸／過酸化水
素のエッチング液であり、前記ＧａＡｓ層とＡｌＧａＡ
ｓ層とを選択性でエッチングする請求項１に記載の半導
体装置の製造方法。 - 【請求項６】 前記化合物半導体層はＡｌＧａＡｓ層上
にＧａＡｓ層が積層された面方位が（１００）の構成で
あり、前記ＧａＡｓ層の面方位（１１１）Ｂのテーパ面
を有するテーパ状のゲート開口部を開口する請求項５に
記載の半導体装置の製造方法。 - 【請求項７】 前記ゲート開口部は、開口底面の寸法が
前記ＧａＡｓ層の層厚さと開口上縁の寸法とで決定され
る請求項６に記載の半導体装置の製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP10133099A JP3109590B2 (ja) | 1998-05-15 | 1998-05-15 | 半導体装置の製造方法 |
| US09/312,220 US6180440B1 (en) | 1998-05-15 | 1999-05-14 | Method of fabricating a recessed-gate FET without producing voids in the gate metal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10133099A JP3109590B2 (ja) | 1998-05-15 | 1998-05-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330095A JPH11330095A (ja) | 1999-11-30 |
| JP3109590B2 true JP3109590B2 (ja) | 2000-11-20 |
Family
ID=15096813
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| US9775529B2 (en) | 2009-06-17 | 2017-10-03 | Sotera Wireless, Inc. | Body-worn pulse oximeter |
| US9991360B2 (en) * | 2009-06-26 | 2018-06-05 | Cornell University | Method for forming III-V semiconductor structures including aluminum-silicon nitride passivation |
| US9385001B1 (en) * | 2015-03-17 | 2016-07-05 | Toshiba Corporation | Self-aligned ITO gate electrode for GaN HEMT device |
| US10026823B1 (en) * | 2017-03-08 | 2018-07-17 | Raytheon Company | Schottky contact structure for semiconductor devices and method for forming such schottky contact structure |
| US20240047540A1 (en) * | 2021-09-15 | 2024-02-08 | Innoscience (Suzhou) Technology Co., Ltd. | Nitride-based semiconductor device and method for manufacturing the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3986200A (en) * | 1974-01-02 | 1976-10-12 | Signetics Corporation | Semiconductor structure and method |
| JP2630445B2 (ja) * | 1988-10-08 | 1997-07-16 | 富士通株式会社 | 半導体装置 |
| JPH0582560A (ja) * | 1991-09-20 | 1993-04-02 | Sony Corp | 電界効果型トランジスタの製造方法 |
| JP3631506B2 (ja) * | 1994-02-18 | 2005-03-23 | 三菱電機株式会社 | 電界効果トランジスタの製造方法 |
| JPH08264562A (ja) * | 1995-03-24 | 1996-10-11 | Mitsubishi Electric Corp | 半導体装置，及びその製造方法 |
| JPH0936133A (ja) * | 1995-07-14 | 1997-02-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3621221B2 (ja) * | 1997-03-18 | 2005-02-16 | 沖電気工業株式会社 | 半導体装置の製造方法 |
-
1998
- 1998-05-15 JP JP10133099A patent/JP3109590B2/ja not_active Expired - Fee Related
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1999
- 1999-05-14 US US09/312,220 patent/US6180440B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US6180440B1 (en) | 2001-01-30 |
| JPH11330095A (ja) | 1999-11-30 |
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