JPH07231002A - 電界効果トランジスタの製造方法，及び電界効果トランジスタ - Google Patents
電界効果トランジスタの製造方法，及び電界効果トランジスタInfo
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【目的】 活性層のリセス内部にサイドウォールを形成
し、該サイドウォールをマスクにしてゲート電極を形成
する電界効果トランジスタの製造方法において、動作特
性のバラツキが少ない電界効果トランジスタを再現性よ
く得ることができる電界効果トランジスタの製造方法を
得る。 【構成】 半絶縁性ＧａＡｓ基板１上にｎ−ＧａＡｓ層
２０，ｎ- −ＧａＡｓ層２１，及びｎ+ −ＧａＡｓ層２
２をこの順に形成し、ｎ+ −ＧａＡｓ層２２とｎ- −Ｇ
ａＡｓ層２１にエッチングを施して、その底面がｎ- −
ＧａＡｓ層２１内部に位置するリセス２ａを形成し、リ
セス２ａ内部にサイドウォール５ａを形成した後、該サ
イドウォール５ａをマスクにしてゲート電極８を形成す
る。
し、該サイドウォールをマスクにしてゲート電極を形成
する電界効果トランジスタの製造方法において、動作特
性のバラツキが少ない電界効果トランジスタを再現性よ
く得ることができる電界効果トランジスタの製造方法を
得る。 【構成】 半絶縁性ＧａＡｓ基板１上にｎ−ＧａＡｓ層
２０，ｎ- −ＧａＡｓ層２１，及びｎ+ −ＧａＡｓ層２
２をこの順に形成し、ｎ+ −ＧａＡｓ層２２とｎ- −Ｇ
ａＡｓ層２１にエッチングを施して、その底面がｎ- −
ＧａＡｓ層２１内部に位置するリセス２ａを形成し、リ
セス２ａ内部にサイドウォール５ａを形成した後、該サ
イドウォール５ａをマスクにしてゲート電極８を形成す
る。
Description
【０００１】
【産業上の利用分野】この発明は電界効果トランジス
タ，及びその製造方法に関し、特に、活性層に形成され
たリセスにゲート電極を形成してなる電界効果トランジ
スタ，及びその製造方法に関するものである。
タ，及びその製造方法に関し、特に、活性層に形成され
たリセスにゲート電極を形成してなる電界効果トランジ
スタ，及びその製造方法に関するものである。
【０００２】
【従来の技術】図７は従来の電界効果トランジスタの製
造工程を示す工程別断面図である。以下、この図７に従
って製造工程を説明する。先ず、図７(a) に示すよう
に、半絶縁性ＧａＡｓ基板１上に分子線エピタキシャル
法（以下、ＭＢＥ法と称す。）により不純物濃度が３×
１０17cm-3，層厚が３０００オングストロームの，ｎ−
ＧａＡｓ層２を形成した後、図７(b) に示すように、層
厚が約３０００オングストロームのＳｉＯ2 膜３をプラ
ズマＣＶＤ法にてｎ−ＧａＡｓ層２の全面に堆積形成す
る。
造工程を示す工程別断面図である。以下、この図７に従
って製造工程を説明する。先ず、図７(a) に示すよう
に、半絶縁性ＧａＡｓ基板１上に分子線エピタキシャル
法（以下、ＭＢＥ法と称す。）により不純物濃度が３×
１０17cm-3，層厚が３０００オングストロームの，ｎ−
ＧａＡｓ層２を形成した後、図７(b) に示すように、層
厚が約３０００オングストロームのＳｉＯ2 膜３をプラ
ズマＣＶＤ法にてｎ−ＧａＡｓ層２の全面に堆積形成す
る。
【０００３】次に、図７(c) に示すように、通常の写真
製版技術によりｎ−ＧａＡｓ層２上に所定開口幅の開口
４ａが形成されるよう、レジストパターン４を形成す
る。次に、レジストパターン４をマスクに、開口４ａを
通して、ＳｉＯ2 膜３にＣＨＦ3 ／Ｏ2 の混合ガスを用
いた反応性イオンエッチングを施し、ＳｉＯ2 膜３に開
口３ａを形成し、この後、レジストパターン４を除去す
ると図７(d) に示す状態となる。
製版技術によりｎ−ＧａＡｓ層２上に所定開口幅の開口
４ａが形成されるよう、レジストパターン４を形成す
る。次に、レジストパターン４をマスクに、開口４ａを
通して、ＳｉＯ2 膜３にＣＨＦ3 ／Ｏ2 の混合ガスを用
いた反応性イオンエッチングを施し、ＳｉＯ2 膜３に開
口３ａを形成し、この後、レジストパターン４を除去す
ると図７(d) に示す状態となる。
【０００４】次に、ＳｉＯ2 膜３をマスクに、開口３ａ
を通して、該開口３ａ内に露出するｎ−ＧａＡｓ層２
に、ドライエッチングを施し、該ｎ−ＧａＡｓ層２をそ
の上面から所望の厚みだけ除去してリセス２ａを形成
し、この後、層厚が約５０００オングストロームのＳｉ
Ｏ2 膜５をプラズマＣＶＤ法にてＳｉＯ2 膜３の表面，
及びリセス２ａの表面に堆積形成すると、図７(e) に示
す状態となる。
を通して、該開口３ａ内に露出するｎ−ＧａＡｓ層２
に、ドライエッチングを施し、該ｎ−ＧａＡｓ層２をそ
の上面から所望の厚みだけ除去してリセス２ａを形成
し、この後、層厚が約５０００オングストロームのＳｉ
Ｏ2 膜５をプラズマＣＶＤ法にてＳｉＯ2 膜３の表面，
及びリセス２ａの表面に堆積形成すると、図７(e) に示
す状態となる。
【０００５】次に、図７(f) に示すように、ＣＨＦ3 ／
Ｏ2 の混合ガスを用いた反応性イオンエッチングにて、
ＳｉＯ2 膜５に、その上方からｎ−ＧａＡｓ層２の厚み
方向にエッチングが進行する異方性エッチングを施し、
リセス２ａの底面の両端部にサイドウォール５ａを形成
する。
Ｏ2 の混合ガスを用いた反応性イオンエッチングにて、
ＳｉＯ2 膜５に、その上方からｎ−ＧａＡｓ層２の厚み
方向にエッチングが進行する異方性エッチングを施し、
リセス２ａの底面の両端部にサイドウォール５ａを形成
する。
【０００６】次に、図７(g) に示すように、ＳｉＯ2 膜
３表面，サイドウォール５ａ表面，及びリセス２ａの底
面に、ＷＳｉ膜６，及びＡｕ膜７をこの順にスパッタ法
にて堆積形成し、この後、Ａｕ膜７，及びＷＳｉ膜６
を、イオンミリング法，及び反応性イオンエッチング法
にて順次加工すると、図７(h) に示すように、ゲート電
極８が完成する。
３表面，サイドウォール５ａ表面，及びリセス２ａの底
面に、ＷＳｉ膜６，及びＡｕ膜７をこの順にスパッタ法
にて堆積形成し、この後、Ａｕ膜７，及びＷＳｉ膜６
を、イオンミリング法，及び反応性イオンエッチング法
にて順次加工すると、図７(h) に示すように、ゲート電
極８が完成する。
【０００７】最後に、ＳｉＯ2 膜３，サイドウォール５
ａをＢＨＦ水溶液にて除去した後、図７(i) に示すよう
に、オーミック金属によりソース，ドレイン電極９ａ，
９ｂを形成すると、電界効果トランジスタ１００が完成
する。
ａをＢＨＦ水溶液にて除去した後、図７(i) に示すよう
に、オーミック金属によりソース，ドレイン電極９ａ，
９ｂを形成すると、電界効果トランジスタ１００が完成
する。
【０００８】
【発明が解決しようとする課題】上記従来の電界効果ト
ランジスタの製造工程では、リセス２ａの底面の両端部
にサイドウォール５ａを形成し、リセス２ａの底面のサ
イドウォール５ａで挟まれた露出部分にゲート電極８を
形成するようにしている。これは、ゲート長が高精度に
微細化されたゲート電極をリセス２ａ内に安定に形成で
きるようにするためである。つまり、サイドウォール５
ａの幅はＳｉＯ2 膜５の厚みに依存し、ＳｉＯ2 膜５の
厚みを変えることにより、サイドウォール５ａの幅を変
えることができ、これにより、リセス２の底面に、その
幅が形成すべきゲート電極８のゲート長となる開口領域
を精度良く形成することができる。
ランジスタの製造工程では、リセス２ａの底面の両端部
にサイドウォール５ａを形成し、リセス２ａの底面のサ
イドウォール５ａで挟まれた露出部分にゲート電極８を
形成するようにしている。これは、ゲート長が高精度に
微細化されたゲート電極をリセス２ａ内に安定に形成で
きるようにするためである。つまり、サイドウォール５
ａの幅はＳｉＯ2 膜５の厚みに依存し、ＳｉＯ2 膜５の
厚みを変えることにより、サイドウォール５ａの幅を変
えることができ、これにより、リセス２の底面に、その
幅が形成すべきゲート電極８のゲート長となる開口領域
を精度良く形成することができる。
【０００９】しかしながら、上記従来方法において、ゲ
ート長をより高精度に微細化するためには、上記ＳｉＯ
2 膜５形成時に、これの厚みを高精度に制御するだけで
なく、図７(f) に示す，このＳｉＯ2 膜５に反応性イオ
ンエッチングを施す工程において、該エッチングがより
強い異方性を示すようにすることが必要になる。そこ
で、この反応性イオンエッチングにおいて、高周波電圧
（ＲＦ電圧）印加パワー大，及びエッチングガスの低ガ
ス圧化等を図って異方性を強めようとすると、ｎ−Ｇａ
Ａｓ層２とＳｉＯ2 膜５間のエッチング選択性が低下し
て、ＳｉＯ2 膜５だけでなくｎ−ＧａＡｓ層２がエッチ
ングされてしまうこととなる（図６(f) 中の符号Ａで特
定される点線の円内参照）。このため、製造されるトラ
ンジスタはゲート電極下の活性層（ｎ−ＧａＡｓ層２）
の厚みが異なるものとなり、その動作特性にバラツキが
生じてしまう。この問題点を具体的に説明すると、上記
の不純物濃度が３×１０17cm-3であるｎ−ＧａＡｓ層２
（を活性層とするもの）においては、エッチング量がｎ
−ＧａＡｓ層２（活性層）の厚み方向に１３オングスト
ローム変動した場合、トランジスタの電流値が約１ｍＡ
（ゲート幅１００μｍ当たり）変動することになる。こ
の問題点については、活性層の不純物濃度を低濃度とす
ることにより、ある程度改善することができる。これ
は、活性層の不純物濃度を低濃度にすれば、単位厚み当
たりに流れる電流値が少なくなり、活性層の厚みの変動
量に対する電流値の変動量を少なくすることができるた
めである。しかしながら、活性層の不純物濃度を低濃度
にした場合、トランジタの相互コンダクタンスを劣化さ
せ、高周波動作時の利得が低下してしまうという問題点
を生じてしまう。
ート長をより高精度に微細化するためには、上記ＳｉＯ
2 膜５形成時に、これの厚みを高精度に制御するだけで
なく、図７(f) に示す，このＳｉＯ2 膜５に反応性イオ
ンエッチングを施す工程において、該エッチングがより
強い異方性を示すようにすることが必要になる。そこ
で、この反応性イオンエッチングにおいて、高周波電圧
（ＲＦ電圧）印加パワー大，及びエッチングガスの低ガ
ス圧化等を図って異方性を強めようとすると、ｎ−Ｇａ
Ａｓ層２とＳｉＯ2 膜５間のエッチング選択性が低下し
て、ＳｉＯ2 膜５だけでなくｎ−ＧａＡｓ層２がエッチ
ングされてしまうこととなる（図６(f) 中の符号Ａで特
定される点線の円内参照）。このため、製造されるトラ
ンジスタはゲート電極下の活性層（ｎ−ＧａＡｓ層２）
の厚みが異なるものとなり、その動作特性にバラツキが
生じてしまう。この問題点を具体的に説明すると、上記
の不純物濃度が３×１０17cm-3であるｎ−ＧａＡｓ層２
（を活性層とするもの）においては、エッチング量がｎ
−ＧａＡｓ層２（活性層）の厚み方向に１３オングスト
ローム変動した場合、トランジスタの電流値が約１ｍＡ
（ゲート幅１００μｍ当たり）変動することになる。こ
の問題点については、活性層の不純物濃度を低濃度とす
ることにより、ある程度改善することができる。これ
は、活性層の不純物濃度を低濃度にすれば、単位厚み当
たりに流れる電流値が少なくなり、活性層の厚みの変動
量に対する電流値の変動量を少なくすることができるた
めである。しかしながら、活性層の不純物濃度を低濃度
にした場合、トランジタの相互コンダクタンスを劣化さ
せ、高周波動作時の利得が低下してしまうという問題点
を生じてしまう。
【００１０】ところで、一般に電界効果トランジスタで
は、その出力特性に多大な影響を及ぼすゲート耐圧は、
ゲート電極端−リセス端間距離を増大することにより向
上することが知られている。そこで、上記図７に示す従
来方法においても、リセス２ａの幅を大きくすることに
より、ゲート電極端−リセス端間距離を増大させること
が考えられる。しかしながら、上記図７に示す従来方法
では、ゲート電極端−リセス端間距離を増大するために
は、リセス２ａの幅とともにサイドウォール５ａの幅も
大きくしなければならず、上述したように、サイドウォ
ール５ａの幅はＳｉＯ2 膜５の厚みに依存し、サイドウ
ォール５ａの幅を大きくするためには、ＳｉＯ2 膜５の
厚みを大きくしなければならないため、このＳｉＯ2 膜
５をエッチングする際のエッチング精度が低下して，ゲ
ート長にバラツキが生じたり、また、エッチング時間が
長くなって，製造工程の所要時間が長くなるといった問
題点を発生してしまう。
は、その出力特性に多大な影響を及ぼすゲート耐圧は、
ゲート電極端−リセス端間距離を増大することにより向
上することが知られている。そこで、上記図７に示す従
来方法においても、リセス２ａの幅を大きくすることに
より、ゲート電極端−リセス端間距離を増大させること
が考えられる。しかしながら、上記図７に示す従来方法
では、ゲート電極端−リセス端間距離を増大するために
は、リセス２ａの幅とともにサイドウォール５ａの幅も
大きくしなければならず、上述したように、サイドウォ
ール５ａの幅はＳｉＯ2 膜５の厚みに依存し、サイドウ
ォール５ａの幅を大きくするためには、ＳｉＯ2 膜５の
厚みを大きくしなければならないため、このＳｉＯ2 膜
５をエッチングする際のエッチング精度が低下して，ゲ
ート長にバラツキが生じたり、また、エッチング時間が
長くなって，製造工程の所要時間が長くなるといった問
題点を発生してしまう。
【００１１】また、上記ゲート耐圧は、活性層のゲート
電極との界面における不純物濃度を低濃度化することに
より向上できることが知られている。しかるに、これを
行う場合、従来は、活性層に低不純物濃度層を挿入し、
この低不純物濃度層に対してゲート電極を形成するよう
にしていたので、活性層のソース，ドレイン電極下に位
置する部分にも、低不純物濃度層が配置されることとな
り、ゲート−ソース間抵抗が増大するという問題点があ
った。
電極との界面における不純物濃度を低濃度化することに
より向上できることが知られている。しかるに、これを
行う場合、従来は、活性層に低不純物濃度層を挿入し、
この低不純物濃度層に対してゲート電極を形成するよう
にしていたので、活性層のソース，ドレイン電極下に位
置する部分にも、低不純物濃度層が配置されることとな
り、ゲート−ソース間抵抗が増大するという問題点があ
った。
【００１２】この発明は上記のような問題点を解消する
ためになされたもので、活性層に形成されたリセスの内
部にサイドウォールを形成し、該サイドウォールをマス
クにしてゲート電極を形成する電界効果トランジスタの
製造方法において、動作特性のバラツキが少ない電界効
果トランジスタを再現性よく製造することができる電界
効果トランジスタの製造方法を提供することにある。
ためになされたもので、活性層に形成されたリセスの内
部にサイドウォールを形成し、該サイドウォールをマス
クにしてゲート電極を形成する電界効果トランジスタの
製造方法において、動作特性のバラツキが少ない電界効
果トランジスタを再現性よく製造することができる電界
効果トランジスタの製造方法を提供することにある。
【００１３】更に、この発明の他の目的は、活性層に形
成されたリセス内部にサイドウォールを形成し、該サイ
ドウォールをマスクにしてゲート電極を形成する電界効
果トランジスタの製造方法において、ゲート耐圧向上の
ために，リセス幅を大きくしてゲート電極端−リセス端
間距離を増大する際も、サイドウォールの形成に用いる
絶縁膜の厚みを大きくする必要がなく、ゲート長のバラ
ツキ，及び製造時間の長大化をともなうことなくゲート
電極端−リセス端間距離を増大化することができる電界
効果トランジスタの製造方法を提供することにある。
成されたリセス内部にサイドウォールを形成し、該サイ
ドウォールをマスクにしてゲート電極を形成する電界効
果トランジスタの製造方法において、ゲート耐圧向上の
ために，リセス幅を大きくしてゲート電極端−リセス端
間距離を増大する際も、サイドウォールの形成に用いる
絶縁膜の厚みを大きくする必要がなく、ゲート長のバラ
ツキ，及び製造時間の長大化をともなうことなくゲート
電極端−リセス端間距離を増大化することができる電界
効果トランジスタの製造方法を提供することにある。
【００１４】更に、この発明の他の目的は、ゲート−ソ
ース間抵抗が増大することなく、ゲート耐圧が向上した
電界効果トランジスタ及びその製造方法を提供すること
にある。
ース間抵抗が増大することなく、ゲート耐圧が向上した
電界効果トランジスタ及びその製造方法を提供すること
にある。
【００１５】
【課題を解決するための手段】この発明にかかる電界効
果トランジスタの製造方法は、低不純物濃度層を有する
活性層を形成し、該活性層にその底面が該低不純物濃度
層の内部に配置されるようリセスを形成し、該リセス内
にサイドウォールを形成し、該サイドウォールをマスク
に該リセス内にゲート電極を形成するようにしたもので
ある。
果トランジスタの製造方法は、低不純物濃度層を有する
活性層を形成し、該活性層にその底面が該低不純物濃度
層の内部に配置されるようリセスを形成し、該リセス内
にサイドウォールを形成し、該サイドウォールをマスク
に該リセス内にゲート電極を形成するようにしたもので
ある。
【００１６】更に、この発明にかかる電界効果トランジ
スタの製造方法は、第１元素組成からなる半導体層内部
に，第２元素組成からなる半導体薄層が挿入されてなる
活性層を形成し、該活性層にその底面が上記半導体薄層
に達することがないよう、リセスを形成し、該リセス内
にサイドウォールを形成し、該サイドウォールをマスク
に、上記リセスの底面下にある上記第１元素組成からな
る半導体層を、上記半導体薄層をエッチングストッパ層
とする選択異方性エッチングによりエッチング除去し
て、上記リセスの底面の一部を該半導体薄層表面とし、
上記サイドウォールをマスクに、上記半導体薄層表面と
された上記リセスの底面の一部上にゲート電極を形成す
るようにしたものである。
スタの製造方法は、第１元素組成からなる半導体層内部
に，第２元素組成からなる半導体薄層が挿入されてなる
活性層を形成し、該活性層にその底面が上記半導体薄層
に達することがないよう、リセスを形成し、該リセス内
にサイドウォールを形成し、該サイドウォールをマスク
に、上記リセスの底面下にある上記第１元素組成からな
る半導体層を、上記半導体薄層をエッチングストッパ層
とする選択異方性エッチングによりエッチング除去し
て、上記リセスの底面の一部を該半導体薄層表面とし、
上記サイドウォールをマスクに、上記半導体薄層表面と
された上記リセスの底面の一部上にゲート電極を形成す
るようにしたものである。
【００１７】更に、この発明にかかる電界効果トランジ
スタの製造方法は、上記第１元素組成からなる半導体層
の上記リセスの底面が配置される部分の不純物濃度を、
低不純物濃度としたものである。
スタの製造方法は、上記第１元素組成からなる半導体層
の上記リセスの底面が配置される部分の不純物濃度を、
低不純物濃度としたものである。
【００１８】更に、この発明にかかる電界効果トランジ
スタの製造方法は、第１元素組成からなる半導体層内部
に，第２元素組成からなる半導体薄層が挿入されてなる
活性層を形成し、該活性層上に絶縁膜を形成し、該絶縁
膜の所定部分を除去して開口を形成し、上記絶縁膜の開
口を通して、上記活性層に上記半導体薄層をエッチング
ストッパ層とする選択エッチングを施し、該半導体薄層
をその底面とし、該底面の端部が上記絶縁膜下までのび
るリセスを形成し、該リセス内にサイドウォールを形成
し、該サイドウォールをマスクに、上記リセス内にゲー
ト電極を形成するようにしたものである。
スタの製造方法は、第１元素組成からなる半導体層内部
に，第２元素組成からなる半導体薄層が挿入されてなる
活性層を形成し、該活性層上に絶縁膜を形成し、該絶縁
膜の所定部分を除去して開口を形成し、上記絶縁膜の開
口を通して、上記活性層に上記半導体薄層をエッチング
ストッパ層とする選択エッチングを施し、該半導体薄層
をその底面とし、該底面の端部が上記絶縁膜下までのび
るリセスを形成し、該リセス内にサイドウォールを形成
し、該サイドウォールをマスクに、上記リセス内にゲー
ト電極を形成するようにしたものである。
【００１９】更に、この発明にかかる電界効果トランジ
スタの製造方法は、第１元素組成からなる半導体層の内
部の第１位置と，該第１位置よりも所定距離高い位置に
ある第２位置とに，第２元素組成からなる第１，第２の
半導体薄層がそれぞれ挿入され、この第１元素組成から
なる半導体層のこれら第１，第２の半導体薄層で挟まれ
た部分の不純物濃度が低不純物濃度となるよう構成され
た活性層を形成し、該活性層上に絶縁膜を形成し、該絶
縁膜の所定部分をエッチング除去して開口を形成し、上
記絶縁膜の開口を通して、該活性層に、上記第２の半導
体薄層をエッチングストッパ層とする選択エッチングを
施して、該第２の半導体薄層をその底面とし、該底面の
端部が上記絶縁膜下までのびるリセスをし、上記絶縁膜
の開口，及び上記リセス内にサイドウォールを形成し、
上記絶縁膜及び上記サイドウォールをマスクにして、上
記第２の半導体薄層をエッチング除去し、これに続けて
上記第１元素組成からなる半導体層を、上記第１の半導
体薄層をエッチングストッパ層とする選択異方性エッチ
ングにより，エッチング除去して、上記リセスの底面の
一部を該第１の半導体薄層表面とし、上記サイドウォー
ルをマスクに、上記第１半導体薄層表面とされた上記リ
セスの底面の一部上に、ゲート電極を形成するようにし
たものである。
スタの製造方法は、第１元素組成からなる半導体層の内
部の第１位置と，該第１位置よりも所定距離高い位置に
ある第２位置とに，第２元素組成からなる第１，第２の
半導体薄層がそれぞれ挿入され、この第１元素組成から
なる半導体層のこれら第１，第２の半導体薄層で挟まれ
た部分の不純物濃度が低不純物濃度となるよう構成され
た活性層を形成し、該活性層上に絶縁膜を形成し、該絶
縁膜の所定部分をエッチング除去して開口を形成し、上
記絶縁膜の開口を通して、該活性層に、上記第２の半導
体薄層をエッチングストッパ層とする選択エッチングを
施して、該第２の半導体薄層をその底面とし、該底面の
端部が上記絶縁膜下までのびるリセスをし、上記絶縁膜
の開口，及び上記リセス内にサイドウォールを形成し、
上記絶縁膜及び上記サイドウォールをマスクにして、上
記第２の半導体薄層をエッチング除去し、これに続けて
上記第１元素組成からなる半導体層を、上記第１の半導
体薄層をエッチングストッパ層とする選択異方性エッチ
ングにより，エッチング除去して、上記リセスの底面の
一部を該第１の半導体薄層表面とし、上記サイドウォー
ルをマスクに、上記第１半導体薄層表面とされた上記リ
セスの底面の一部上に、ゲート電極を形成するようにし
たものである。
【００２０】更に、この発明にかかる電界効果トランジ
スタ及びその製造方法は、活性層に凹部を形成し、該凹
部の内面にのみ低不純物濃度の半導体層を選択的に形成
し，該半導体層表面をその内面とするリセスを形成し、
該リセス内にゲート電極を形成するようにしたものであ
る。
スタ及びその製造方法は、活性層に凹部を形成し、該凹
部の内面にのみ低不純物濃度の半導体層を選択的に形成
し，該半導体層表面をその内面とするリセスを形成し、
該リセス内にゲート電極を形成するようにしたものであ
る。
【００２１】更に、この発明にかかる電界効果トランジ
スタ及びその製造方法は、上記低不純物濃度の半導体層
を、その元素組成が上記活性層のそれとは異なり，その
禁制帯幅が該活性層のそれよりも広いものとしたもので
ある。
スタ及びその製造方法は、上記低不純物濃度の半導体層
を、その元素組成が上記活性層のそれとは異なり，その
禁制帯幅が該活性層のそれよりも広いものとしたもので
ある。
【００２２】更に、この発明にかかる電界効果トランジ
スタの製造方法は、第１元素組成からなる半導体層内部
に第２元素組成の半導体薄層が挿入されてなる活性層を
形成し、該活性層の所定部分を、上記半導体薄層をエッ
チングストッパ層とする選択エッチングにより除去し
て、その底面が該半導体薄層表面から構成された凹部を
形成し、該凹部の内面に第１元素組成からなる低不純物
濃度層を選択的に形成して、該低不純物濃度層をその内
面とするリセスを形成し、該リセス内にサイドウォール
を形成し、該サイドウォールをマスクに、上記低不純物
濃度層を、上記半導体薄層をエッチングストッパ層とす
る選択異方性エッチングによりエッチング除去して、上
記リセスの底面の一部を該半導体薄層表面とし、上記サ
イドウォールをマスクに、上記半導体薄層表面とされた
上記リセスの底面の一部上に、ゲート電極を形成するよ
うにしたものである。
スタの製造方法は、第１元素組成からなる半導体層内部
に第２元素組成の半導体薄層が挿入されてなる活性層を
形成し、該活性層の所定部分を、上記半導体薄層をエッ
チングストッパ層とする選択エッチングにより除去し
て、その底面が該半導体薄層表面から構成された凹部を
形成し、該凹部の内面に第１元素組成からなる低不純物
濃度層を選択的に形成して、該低不純物濃度層をその内
面とするリセスを形成し、該リセス内にサイドウォール
を形成し、該サイドウォールをマスクに、上記低不純物
濃度層を、上記半導体薄層をエッチングストッパ層とす
る選択異方性エッチングによりエッチング除去して、上
記リセスの底面の一部を該半導体薄層表面とし、上記サ
イドウォールをマスクに、上記半導体薄層表面とされた
上記リセスの底面の一部上に、ゲート電極を形成するよ
うにしたものである。
【００２３】
【作用】この発明においては、その底面が低不純物濃度
層の内部に配置されるようリセスを形成した後、このリ
セスの内部にサイドウォールを形成し、このサイドウォ
ールをマスクにゲート電極を形成するようにしたから、
サイドウォールによってゲート長を高精度に微細化でき
るとともに、サイドウォール形成時の異方性エッチング
によって活性層がエッチングされても、上記低不純物濃
度層の厚みが変化することとなり、活性層の厚みにバラ
ツキが生じても、トランジスタのチャネル電流が変動す
ることを防止することができる。
層の内部に配置されるようリセスを形成した後、このリ
セスの内部にサイドウォールを形成し、このサイドウォ
ールをマスクにゲート電極を形成するようにしたから、
サイドウォールによってゲート長を高精度に微細化でき
るとともに、サイドウォール形成時の異方性エッチング
によって活性層がエッチングされても、上記低不純物濃
度層の厚みが変化することとなり、活性層の厚みにバラ
ツキが生じても、トランジスタのチャネル電流が変動す
ることを防止することができる。
【００２４】更に、この発明においては、予め活性層内
にエッチングストッパ層として機能する半導体薄層を挿
入し、活性層にその底面がこの半導体薄層に達すること
がないようにリセスを形成し、このリセスの内部にサイ
ドウォールを形成し、このサイドウォールをマスクに上
記リセスの底面に上記半導体薄層をエッチングストッパ
層とする選択異方性エッチングを施して、上記リセスの
底面のゲート電極が形成される領域を、上記半導体薄層
表面とし、この後、上記サイドウォールをマスクにゲー
ト電極を形成するようにしたから、ゲート長が高精度に
微細化されるとともに、ゲート電極下の活性層の厚み
を、常に、上記半導体薄層以下の厚みとすることがで
き、動作特性が均一な電界効果トランジスタを再現性よ
く形成することができる。また、ゲート電極が埋込ゲー
ト構造となるので、ＲＦ動作時の表面空乏層の伸長が抑
制された，ＲＦ動作時の出力特性の劣化が少ないものと
なる。
にエッチングストッパ層として機能する半導体薄層を挿
入し、活性層にその底面がこの半導体薄層に達すること
がないようにリセスを形成し、このリセスの内部にサイ
ドウォールを形成し、このサイドウォールをマスクに上
記リセスの底面に上記半導体薄層をエッチングストッパ
層とする選択異方性エッチングを施して、上記リセスの
底面のゲート電極が形成される領域を、上記半導体薄層
表面とし、この後、上記サイドウォールをマスクにゲー
ト電極を形成するようにしたから、ゲート長が高精度に
微細化されるとともに、ゲート電極下の活性層の厚み
を、常に、上記半導体薄層以下の厚みとすることがで
き、動作特性が均一な電界効果トランジスタを再現性よ
く形成することができる。また、ゲート電極が埋込ゲー
ト構造となるので、ＲＦ動作時の表面空乏層の伸長が抑
制された，ＲＦ動作時の出力特性の劣化が少ないものと
なる。
【００２５】更に、この発明においては、上記活性層内
の上記半導体薄層上にある半導体層を低純物濃度層と
し、上記リセスの底面がこの低不純物濃度層内に配置さ
れるようにしたから、活性層のゲート電極横の表面層部
分が低不純物濃度層となり、得られる電界効果トランジ
スタは、ＲＦ動作時の表面空乏層の伸長が抑制された，
ＲＦ動作時の出力特性の劣化が少ないものとなる。
の上記半導体薄層上にある半導体層を低純物濃度層と
し、上記リセスの底面がこの低不純物濃度層内に配置さ
れるようにしたから、活性層のゲート電極横の表面層部
分が低不純物濃度層となり、得られる電界効果トランジ
スタは、ＲＦ動作時の表面空乏層の伸長が抑制された，
ＲＦ動作時の出力特性の劣化が少ないものとなる。
【００２６】更に、この発明においては、予め活性層内
にエッチングストッパ層として機能する半導体薄層を挿
入し、活性層にこの半導体薄層をエッチングストッパ層
とする選択エッチングを施して、その底面がこの半導体
薄層表面となるようリセスを形成し、このリセスの内部
にサイドウォールを形成し、この後、このサイドウォー
ルをマスクにゲート電極を形成するようにしたから、リ
セス形成時のエッチング時間の制御により、エッチング
マスクとして用いる絶縁膜の開口幅よりも、リセスの幅
を大きくすることができ、その結果、ゲート電極端−リ
セス端間距離を拡大化する際、リセス幅を拡大しても、
従来のように、サイドウォール形成時に用いる絶縁膜の
厚みを大きくする必要がなくなくなり、サイドウォール
形成時における絶縁膜のエッチング時間が長くなった
り、サイドウォール幅がばらついてしまうことを防止す
ることができる。
にエッチングストッパ層として機能する半導体薄層を挿
入し、活性層にこの半導体薄層をエッチングストッパ層
とする選択エッチングを施して、その底面がこの半導体
薄層表面となるようリセスを形成し、このリセスの内部
にサイドウォールを形成し、この後、このサイドウォー
ルをマスクにゲート電極を形成するようにしたから、リ
セス形成時のエッチング時間の制御により、エッチング
マスクとして用いる絶縁膜の開口幅よりも、リセスの幅
を大きくすることができ、その結果、ゲート電極端−リ
セス端間距離を拡大化する際、リセス幅を拡大しても、
従来のように、サイドウォール形成時に用いる絶縁膜の
厚みを大きくする必要がなくなくなり、サイドウォール
形成時における絶縁膜のエッチング時間が長くなった
り、サイドウォール幅がばらついてしまうことを防止す
ることができる。
【００２７】更に、この発明においては、第１元素組成
からなる半導体層の内部の第１位置と，該第１位置より
も所定距離高い位置にある第２位置とに，第２元素組成
からなる第１，第２の半導体薄層がそれぞれ挿入され、
この第１元素組成からなる半導体層のこれら第１，第２
の半導体薄層で挟まれた部分の不純物濃度が低不純物濃
度となるよう構成された活性層を形成し、この活性層に
この第２の半導体薄層をエッチングストッパ層とする選
択エッチングを施して、その底面がこの第２の半導体薄
層表面となるようリセスを形成し、このリセスの内部に
サイドウォールを形成し、このサイドウォールをマスク
に上記第２の半導体薄層をエッチング除去し、これに続
けて、上記第１元素組成からなる半導体層を、上記第１
の半導体薄層をエッチングストッパ層とする選択異方性
エッチングによりエッチング除去して、上記リセスの底
面のゲート電極が形成される領域を該第１の半導体薄層
表面とし、この後、上記サイドウォールをマスクにゲー
ト電極を形成するようにしたから、上記と同様に、ゲー
ト電極端−リセス端間距離を拡大化する際、リセス幅を
拡大しても、サイドウォール形成時の絶縁膜のエッチン
グ時間が長くなったり、サイドウォール幅がばらついて
しまうことを防止することができ、しかも、活性層のゲ
ート電極横の表面層部分が低不純物濃度層となり、か
つ、ゲート電極が埋込ゲート構造となるので、得られる
電界効果トランジスタは、ＲＦ動作時の表面空乏層の伸
長が抑制された，ＲＦ動作時の出力特性の劣化が少ない
ものとなる。
からなる半導体層の内部の第１位置と，該第１位置より
も所定距離高い位置にある第２位置とに，第２元素組成
からなる第１，第２の半導体薄層がそれぞれ挿入され、
この第１元素組成からなる半導体層のこれら第１，第２
の半導体薄層で挟まれた部分の不純物濃度が低不純物濃
度となるよう構成された活性層を形成し、この活性層に
この第２の半導体薄層をエッチングストッパ層とする選
択エッチングを施して、その底面がこの第２の半導体薄
層表面となるようリセスを形成し、このリセスの内部に
サイドウォールを形成し、このサイドウォールをマスク
に上記第２の半導体薄層をエッチング除去し、これに続
けて、上記第１元素組成からなる半導体層を、上記第１
の半導体薄層をエッチングストッパ層とする選択異方性
エッチングによりエッチング除去して、上記リセスの底
面のゲート電極が形成される領域を該第１の半導体薄層
表面とし、この後、上記サイドウォールをマスクにゲー
ト電極を形成するようにしたから、上記と同様に、ゲー
ト電極端−リセス端間距離を拡大化する際、リセス幅を
拡大しても、サイドウォール形成時の絶縁膜のエッチン
グ時間が長くなったり、サイドウォール幅がばらついて
しまうことを防止することができ、しかも、活性層のゲ
ート電極横の表面層部分が低不純物濃度層となり、か
つ、ゲート電極が埋込ゲート構造となるので、得られる
電界効果トランジスタは、ＲＦ動作時の表面空乏層の伸
長が抑制された，ＲＦ動作時の出力特性の劣化が少ない
ものとなる。
【００２８】更に、この発明においては、活性層に凹部
を形成し、この凹部の内面に低不純物濃度の半導体層を
選択的に形成して，この半導体層表面をその内面とする
リセスを形成し、このリセス内にゲート電極を形成する
ようにしたから、活性層のソース，ドレイン電極下に位
置する領域には低不純物濃度層が存在せず、ゲート電極
が低不純物濃度の半導体層に形成されることとなるの
で、ゲート−ソース間抵抗が増大することなく、ゲート
耐圧が向上した電界効果トランジスタを得ることができ
る。
を形成し、この凹部の内面に低不純物濃度の半導体層を
選択的に形成して，この半導体層表面をその内面とする
リセスを形成し、このリセス内にゲート電極を形成する
ようにしたから、活性層のソース，ドレイン電極下に位
置する領域には低不純物濃度層が存在せず、ゲート電極
が低不純物濃度の半導体層に形成されることとなるの
で、ゲート−ソース間抵抗が増大することなく、ゲート
耐圧が向上した電界効果トランジスタを得ることができ
る。
【００２９】更に、この発明においては、上記低不純物
濃度層を、上記活性層よりもその禁制帯幅が広くなる元
素組成を有するものとしたから、上記電界効果トランジ
スタのゲート耐圧がより一層向上することとなる。
濃度層を、上記活性層よりもその禁制帯幅が広くなる元
素組成を有するものとしたから、上記電界効果トランジ
スタのゲート耐圧がより一層向上することとなる。
【００３０】更に、この発明においては、予め活性層内
にエッチングストッパ層として機能する半導体薄層を挿
入し、この活性層にこの半導体薄層をエッチングストッ
パ層とする選択エッチングを施して、その底面がこの半
導体薄層表面となるよう凹部を形成し、この凹部の内面
に低不純物濃度層を選択的に形成して、この低不純物濃
度層をその内面とするリセスを形成し、このリセス内に
サイドウォールを形成し、この後、このサイドウォール
をマスクに、上記低不純物濃度層を上記半導体薄層をエ
ッチングストッパ層とする選択異方性エッチングにより
エッチング除去し、上記リセスの底面の一部をこの半導
体薄層表面とし、この後、上記サイドウォールをマスク
にゲート電極を形成するようにしたから、活性層のソー
ス，ドレイン電極下に位置する領域に低不純物濃度層を
存在させることなく、ゲート長が高精度に微細化された
ゲート電極を低不純物濃度層に埋込ゲート構造でもって
形成することができ、しかも、ゲート電極下の活性層の
厚みを、常に、上記活性層の上記第２半導体層以下の厚
みとすることができる。従って、ゲート−ソース間抵抗
が増大することなく，ゲート耐圧が向上し、しかも、Ｒ
Ｆ動作時の出力特性の劣化が少なくい電界効果トランジ
スタを得ることができ、しかも、このような電界効果ト
ランジスタを動作特性のバラツキを生ずることなく，再
現性よく製造することができる。
にエッチングストッパ層として機能する半導体薄層を挿
入し、この活性層にこの半導体薄層をエッチングストッ
パ層とする選択エッチングを施して、その底面がこの半
導体薄層表面となるよう凹部を形成し、この凹部の内面
に低不純物濃度層を選択的に形成して、この低不純物濃
度層をその内面とするリセスを形成し、このリセス内に
サイドウォールを形成し、この後、このサイドウォール
をマスクに、上記低不純物濃度層を上記半導体薄層をエ
ッチングストッパ層とする選択異方性エッチングにより
エッチング除去し、上記リセスの底面の一部をこの半導
体薄層表面とし、この後、上記サイドウォールをマスク
にゲート電極を形成するようにしたから、活性層のソー
ス，ドレイン電極下に位置する領域に低不純物濃度層を
存在させることなく、ゲート長が高精度に微細化された
ゲート電極を低不純物濃度層に埋込ゲート構造でもって
形成することができ、しかも、ゲート電極下の活性層の
厚みを、常に、上記活性層の上記第２半導体層以下の厚
みとすることができる。従って、ゲート−ソース間抵抗
が増大することなく，ゲート耐圧が向上し、しかも、Ｒ
Ｆ動作時の出力特性の劣化が少なくい電界効果トランジ
スタを得ることができ、しかも、このような電界効果ト
ランジスタを動作特性のバラツキを生ずることなく，再
現性よく製造することができる。
【００３１】
【実施例】実施例１ ．図１は本発明の実施例１による電界効果トラ
ンジスタの製造工程を示す工程別断面図であり、図にお
いて、図７と同一符号は同一または相当する部分を示
し、２０はｎ−ＧａＡｓ層、２１はｎ- −ＧａＡｓ層、
２２はｎ+ −ＧａＡｓ層、２００は電界効果ドランジス
タである。
ンジスタの製造工程を示す工程別断面図であり、図にお
いて、図７と同一符号は同一または相当する部分を示
し、２０はｎ−ＧａＡｓ層、２１はｎ- −ＧａＡｓ層、
２２はｎ+ −ＧａＡｓ層、２００は電界効果ドランジス
タである。
【００３２】以下、図１に従って製造工程を説明する。
先ず、図１(a) に示すように、半絶縁性ＧａＡｓ基板１
上にＭＢＥ法により、不純物濃度が６×１０17cm-3，厚
厚が５００オングストロームのｎ−ＧａＡｓ層２０、不
純物濃度が５×１０16cm-3，層厚が１５００オングスト
ロームのｎ- −ＧａＡｓ層２１、不純物濃度が２×１０
18cm-3，層厚が１０００オングストロームのｎ+ −Ｇａ
Ａｓ層２２を順次形成する。
先ず、図１(a) に示すように、半絶縁性ＧａＡｓ基板１
上にＭＢＥ法により、不純物濃度が６×１０17cm-3，厚
厚が５００オングストロームのｎ−ＧａＡｓ層２０、不
純物濃度が５×１０16cm-3，層厚が１５００オングスト
ロームのｎ- −ＧａＡｓ層２１、不純物濃度が２×１０
18cm-3，層厚が１０００オングストロームのｎ+ −Ｇａ
Ａｓ層２２を順次形成する。
【００３３】次に、図１(b) に示すように、ｎ+ −Ｇａ
Ａｓ層２２上に層厚が約３０００オングストロームのＳ
ｉＯ2 膜３をプラズマＣＶＤ法にて形成し、このＳｉＯ
2 膜３の所定部分のみを従来の図７(c) ，図７(d) に示
す工程と同様にして反応性イオンエッチングにて選択的
に除去し、開口３ａを形成する。
Ａｓ層２２上に層厚が約３０００オングストロームのＳ
ｉＯ2 膜３をプラズマＣＶＤ法にて形成し、このＳｉＯ
2 膜３の所定部分のみを従来の図７(c) ，図７(d) に示
す工程と同様にして反応性イオンエッチングにて選択的
に除去し、開口３ａを形成する。
【００３４】次に、ＳｉＯ2 膜３をマスクに、開口３ａ
を通して、該開口３ａ内に露出するｎ+ −ＧａＡｓ層２
２に異方性ドライエッチングを施して、これを除去し、
続いて、この異方性ドライエッチングによりｎ- −Ｇａ
Ａｓ層２１をその上面から所要の厚みだけ除去してリセ
ス２ａを形成し、この後、従来と同様にして、層厚が約
５０００オングストロームのＳｉＯ2 膜５をプラズマＣ
ＶＤ法にてＳｉＯ2 膜３の表面，及びリセス２ａの表面
に堆積形成すると、図１(c) に示す状態となる。ここ
で、リセス２ａ底面下におけるｎ- −ＧａＡｓ２１の厚
みは、その層厚が少なくとも５００オングストローム以
上となるようにし、ｎ−ＧａＡｓ層２０とｎ- −ＧａＡ
ｓ層２１により、チャネルが形成されるようにする。
を通して、該開口３ａ内に露出するｎ+ −ＧａＡｓ層２
２に異方性ドライエッチングを施して、これを除去し、
続いて、この異方性ドライエッチングによりｎ- −Ｇａ
Ａｓ層２１をその上面から所要の厚みだけ除去してリセ
ス２ａを形成し、この後、従来と同様にして、層厚が約
５０００オングストロームのＳｉＯ2 膜５をプラズマＣ
ＶＤ法にてＳｉＯ2 膜３の表面，及びリセス２ａの表面
に堆積形成すると、図１(c) に示す状態となる。ここ
で、リセス２ａ底面下におけるｎ- −ＧａＡｓ２１の厚
みは、その層厚が少なくとも５００オングストローム以
上となるようにし、ｎ−ＧａＡｓ層２０とｎ- −ＧａＡ
ｓ層２１により、チャネルが形成されるようにする。
【００３５】次に、図１(d) に示すように、従来の図７
(f) ，図７(e) に示す工程と同様にして、リセス内にサ
イドウォール５ａを形成した後、従来の図７(g) 、７
(h) に示す工程と同様にしてゲート電極８を形成し、こ
の後、ソース，ドレイン電極９ａ，９ｂをｎ+ −ＧａＡ
ｓ層２２上に形成すると、図１(e) に示す、本実施例１
による電界効果トランジスタ２００が完成する。
(f) ，図７(e) に示す工程と同様にして、リセス内にサ
イドウォール５ａを形成した後、従来の図７(g) 、７
(h) に示す工程と同様にしてゲート電極８を形成し、こ
の後、ソース，ドレイン電極９ａ，９ｂをｎ+ −ＧａＡ
ｓ層２２上に形成すると、図１(e) に示す、本実施例１
による電界効果トランジスタ２００が完成する。
【００３６】ここで、電界効果トランジスタ２００は、
チャネル電流のほとんどはｎ−ＧａＡｓ層２０内を流
れ、該ｎ−ＧａＡｓ層２０の不純物濃度によりチャネル
電流値が決定される。
チャネル電流のほとんどはｎ−ＧａＡｓ層２０内を流
れ、該ｎ−ＧａＡｓ層２０の不純物濃度によりチャネル
電流値が決定される。
【００３７】なお、上記工程においてｎ+ −ＧａＡｓ層
２２は、ソース，ドレイン電極９ａ，９ｂをオーミック
電極とするために形成されている。
２２は、ソース，ドレイン電極９ａ，９ｂをオーミック
電極とするために形成されている。
【００３８】このような本実施例１による電界効果トラ
ンジスタの製造方法では、リセス２ａを、その底面がｎ
- −ＧａＡｓ層２１の内部に配置されるよう形成し、こ
の状態でリセス２ａ内にサイドウォール５ａを形成し、
該サイドウォール５ａをマスクにゲート電極８を形成す
るようしたので、サイドウォール５ａの形成時に、リセ
ス２ａの底面、即ち、ｎ- −ＧａＡｓ層２１の一部がエ
ッチングされて、その厚みが変動しても、得られる電界
効果トランジスタ２００は、そのチャネル電流の殆どが
ｎ−ＧａＡｓ層２０を流れることから、チャネル電流値
が大きく変動することがない。従って、動作特性のバラ
ツキが少ない電界効果トランジスタを再現性よく形成す
ることができ、従来に比して製造歩留りを向上すること
ができる。
ンジスタの製造方法では、リセス２ａを、その底面がｎ
- −ＧａＡｓ層２１の内部に配置されるよう形成し、こ
の状態でリセス２ａ内にサイドウォール５ａを形成し、
該サイドウォール５ａをマスクにゲート電極８を形成す
るようしたので、サイドウォール５ａの形成時に、リセ
ス２ａの底面、即ち、ｎ- −ＧａＡｓ層２１の一部がエ
ッチングされて、その厚みが変動しても、得られる電界
効果トランジスタ２００は、そのチャネル電流の殆どが
ｎ−ＧａＡｓ層２０を流れることから、チャネル電流値
が大きく変動することがない。従って、動作特性のバラ
ツキが少ない電界効果トランジスタを再現性よく形成す
ることができ、従来に比して製造歩留りを向上すること
ができる。
【００３９】また、本実施例方法により得られる電界効
果トランジス２００は、上述したように、そのチャネル
電流はｎ−ＧａＡｓ層２０により決定されるため、ＲＦ
動作時の相互コンダクタンスも高く保つことができ、Ｒ
Ｆ動作時に利得が低下することもない。また、活性層の
ゲート電極８との界面がｎ- −ＧａＡｓ層２１より構成
されることとなるので、ゲート耐圧が高く、優れた出力
特性を得ることができる。また、活性層のゲート電極８
横の表面層部分が、ｎ- −ＧａＡｓ層２１により構成さ
れるので、例えば、特開平４−４９６２６号公報に提案
されているＧａＡｓ電界効果トランジスタと同様に、Ｒ
Ｆ動作時において、活性層のゲート電極横の表面準位に
トラップされた電子によって表面空乏層が伸長すること
が抑制されるので、ＲＦ動作時の出力特性の劣化を軽減
されたものとなる。
果トランジス２００は、上述したように、そのチャネル
電流はｎ−ＧａＡｓ層２０により決定されるため、ＲＦ
動作時の相互コンダクタンスも高く保つことができ、Ｒ
Ｆ動作時に利得が低下することもない。また、活性層の
ゲート電極８との界面がｎ- −ＧａＡｓ層２１より構成
されることとなるので、ゲート耐圧が高く、優れた出力
特性を得ることができる。また、活性層のゲート電極８
横の表面層部分が、ｎ- −ＧａＡｓ層２１により構成さ
れるので、例えば、特開平４−４９６２６号公報に提案
されているＧａＡｓ電界効果トランジスタと同様に、Ｒ
Ｆ動作時において、活性層のゲート電極横の表面準位に
トラップされた電子によって表面空乏層が伸長すること
が抑制されるので、ＲＦ動作時の出力特性の劣化を軽減
されたものとなる。
【００４０】実施例２．図２は、この発明の実施例２よ
る電界効果トランジスタの製造工程を示す工程別断面図
であり、図において、図１と同一符号は同一または相当
する部分を示し、２１ａ，２１ｂはｎ−ＧａＡｓ２０，
ｎ- −ＧａＡｓ層２１，ｎ+ −ＧａＡｓ層２２と同様の
第１元素組成であるＧａＡｓからなるｎ- −ＧａＡｓ
層、２３は第２元素組成であるＡｌＧａＡｓからなるｎ
−ＡｌＧａＡｓ層、３００は電界効果トランジスタであ
る。
る電界効果トランジスタの製造工程を示す工程別断面図
であり、図において、図１と同一符号は同一または相当
する部分を示し、２１ａ，２１ｂはｎ−ＧａＡｓ２０，
ｎ- −ＧａＡｓ層２１，ｎ+ −ＧａＡｓ層２２と同様の
第１元素組成であるＧａＡｓからなるｎ- −ＧａＡｓ
層、２３は第２元素組成であるＡｌＧａＡｓからなるｎ
−ＡｌＧａＡｓ層、３００は電界効果トランジスタであ
る。
【００４１】以下、図２に従って製造工程を説明する。
先ず、図２(a) に示すように、半絶縁性ＧａＡｓ基板１
上に、ＭＢＥ法により不純物濃度が６×１０17cm-3，厚
厚が５００オングストロームのｎ−ＧａＡｓ層２０、不
純物濃度が５×１０16cm-3，層厚が５００オングストロ
ームのｎ- −ＧａＡｓ層２１ａ、不純物濃度が５×１０
17cm-3、層厚５０オングストロームのｎ−ＡｌＧａＡｓ
層２３、不純物濃度が５×１０16cm-3，層厚が２０００
オングストロームのｎ- −ＧａＡｓ層２１ｂ、不純物濃
度が２×１０18cm-3，層厚が１０００オングストローム
のｎ+ −ＧａＡｓ層２２を順次形成する。
先ず、図２(a) に示すように、半絶縁性ＧａＡｓ基板１
上に、ＭＢＥ法により不純物濃度が６×１０17cm-3，厚
厚が５００オングストロームのｎ−ＧａＡｓ層２０、不
純物濃度が５×１０16cm-3，層厚が５００オングストロ
ームのｎ- −ＧａＡｓ層２１ａ、不純物濃度が５×１０
17cm-3、層厚５０オングストロームのｎ−ＡｌＧａＡｓ
層２３、不純物濃度が５×１０16cm-3，層厚が２０００
オングストロームのｎ- −ＧａＡｓ層２１ｂ、不純物濃
度が２×１０18cm-3，層厚が１０００オングストローム
のｎ+ −ＧａＡｓ層２２を順次形成する。
【００４２】次に、図２(b) に示すように、層厚が約３
０００オングストロームのＳｉＯ2膜３をプラズマＣＶ
Ｄ法にてｎ+ −ＧａＡｓ層２２上に堆積し、実施例１及
び従来と同様にして、ＳｉＯ2 膜３に開口３ａを形成す
る。
０００オングストロームのＳｉＯ2膜３をプラズマＣＶ
Ｄ法にてｎ+ −ＧａＡｓ層２２上に堆積し、実施例１及
び従来と同様にして、ＳｉＯ2 膜３に開口３ａを形成す
る。
【００４３】次に、図２(c) に示すように、ＳｉＯ2 膜
３をマスクに、開口３ａを通して、該開口３ａ内に露出
するｎ+ −ＧａＡｓ層２２に異方性ドライエッチングを
施して、これを除去し、続いて、この異方性ドライエッ
チングによりｎ- −ＧａＡｓ層２１ｂをその上面から１
０００オングストロームの厚みだけ除去して、リセス２
ａを形成する。
３をマスクに、開口３ａを通して、該開口３ａ内に露出
するｎ+ −ＧａＡｓ層２２に異方性ドライエッチングを
施して、これを除去し、続いて、この異方性ドライエッ
チングによりｎ- −ＧａＡｓ層２１ｂをその上面から１
０００オングストロームの厚みだけ除去して、リセス２
ａを形成する。
【００４４】次に、従来の図７(e) ，(f) に示す工程と
同様にして、図２(d) に示すように、リセス２ａ内にサ
イドウォール５ａを形成する。
同様にして、図２(d) に示すように、リセス２ａ内にサ
イドウォール５ａを形成する。
【００４５】次に、図２(e) に示すように、サイドウォ
ール５ａをマスクにして、Ｃl 2 ／ＳＦ6 混合ガスを用
いた反応性ドライエッチング法により、リセス２ａ底面
下のｎ- −ＧａＡｓ層２１ｂを、ｎ−ＡｌＧａＡｓ層２
３をエッチングストッパ層として，選択的に除去し、リ
セス２ａ底面のゲート電極が形成される部分を、ｎ−Ａ
ｌＧａＡｓ層２３表面とする。
ール５ａをマスクにして、Ｃl 2 ／ＳＦ6 混合ガスを用
いた反応性ドライエッチング法により、リセス２ａ底面
下のｎ- −ＧａＡｓ層２１ｂを、ｎ−ＡｌＧａＡｓ層２
３をエッチングストッパ層として，選択的に除去し、リ
セス２ａ底面のゲート電極が形成される部分を、ｎ−Ａ
ｌＧａＡｓ層２３表面とする。
【００４６】次に、従来の図６(g) 、６(h) に示す工程
と同様にして、ゲート電極８を形成し、この後、ソー
ス，ドレイン電極９ａ，９ｂをｎ+ −ＧａＡｓ層２２上
に形成すると、図２(f) に示す、本実施例２による電界
効果トランジスタ３００が完成する。
と同様にして、ゲート電極８を形成し、この後、ソー
ス，ドレイン電極９ａ，９ｂをｎ+ −ＧａＡｓ層２２上
に形成すると、図２(f) に示す、本実施例２による電界
効果トランジスタ３００が完成する。
【００４７】ここで、この電界効果トランジスタ３００
は、ｎ−ＧａＡｓ層２０，ｎ- −ＧａＡｓ層２１，及び
ｎ−ＡｌＧａＡｓ層２３によりチャネルが形成され、チ
ャネル電流のほとんどはｎ−ＧａＡｓ層２０内を流れ、
該ｎ−ＧａＡｓ層２０の不純物濃度によりチャネル電流
値が決定される。
は、ｎ−ＧａＡｓ層２０，ｎ- −ＧａＡｓ層２１，及び
ｎ−ＡｌＧａＡｓ層２３によりチャネルが形成され、チ
ャネル電流のほとんどはｎ−ＧａＡｓ層２０内を流れ、
該ｎ−ＧａＡｓ層２０の不純物濃度によりチャネル電流
値が決定される。
【００４８】このような本実施例２による電界効果トラ
ンジスタの製造方法では、リセス２ａ内にサイドウォー
ル５ａを形成した後、リセス２ａの底面下にあるｎ- −
ＧａＡｓ層２１ｂを、サイドウォール５ａをマスクに、
ｎ−ＡｌＧａＡｓ層２３をエチングストッパ層とする選
択エッチングにより、選択的に除去し、この除去により
露出したｎ−ＡｌＧａＡｓ層２３表面上にゲート電極８
を形成するようにしたので、ゲート電極８下のチャネル
を形成する活性層の厚みを、常にｎ−ＡｌＧａＡｓ層２
３，ｎ- −ＧａＡｓ層２１ａ，及びｎ−ＧａＡｓ層２０
のトータルの厚みとすることができる。従って、動作特
性の均一な電界効果トランジスタ３００を再現性よく形
成することができ、従来に比して製造歩留りを向上する
ことができる。
ンジスタの製造方法では、リセス２ａ内にサイドウォー
ル５ａを形成した後、リセス２ａの底面下にあるｎ- −
ＧａＡｓ層２１ｂを、サイドウォール５ａをマスクに、
ｎ−ＡｌＧａＡｓ層２３をエチングストッパ層とする選
択エッチングにより、選択的に除去し、この除去により
露出したｎ−ＡｌＧａＡｓ層２３表面上にゲート電極８
を形成するようにしたので、ゲート電極８下のチャネル
を形成する活性層の厚みを、常にｎ−ＡｌＧａＡｓ層２
３，ｎ- −ＧａＡｓ層２１ａ，及びｎ−ＧａＡｓ層２０
のトータルの厚みとすることができる。従って、動作特
性の均一な電界効果トランジスタ３００を再現性よく形
成することができ、従来に比して製造歩留りを向上する
ことができる。
【００４９】また、本実施例方法により得られる電界効
果トランジスタ３００は、上述したように、そのチャネ
ル電流はｎ−ＧａＡｓ層２０により決定されるため、Ｒ
Ｆ動作時の相互コンダクタンスも高く保つことができ、
ＲＦ動作時に利得が低下することもない。また、活性層
のゲート電極８横の表面層部分が、ｎ- −ＧａＡｓ層２
１により構成されることとなり、しかも、ゲート電極８
が該ｎ- −ＧａＡｓ層２１に埋め込まれた埋込ゲート構
造となるので、上記実施例１の電界効果トランジスタ２
００に比して、ＲＦ動作時の表面空乏層の伸長がより一
層抑制されることとなり、ＲＦ動作時の出力特性の劣化
がより一層抑制されたものとなる。また、活性層のゲー
ト電極８との界面を構成する部分の一部が、ｎ- −Ｇａ
Ａｓ層２１で構成されることとなるので、上記実施例１
の電界効果トランジスタ２００に比してその程度は小さ
いが、ゲート耐圧も向上する。
果トランジスタ３００は、上述したように、そのチャネ
ル電流はｎ−ＧａＡｓ層２０により決定されるため、Ｒ
Ｆ動作時の相互コンダクタンスも高く保つことができ、
ＲＦ動作時に利得が低下することもない。また、活性層
のゲート電極８横の表面層部分が、ｎ- −ＧａＡｓ層２
１により構成されることとなり、しかも、ゲート電極８
が該ｎ- −ＧａＡｓ層２１に埋め込まれた埋込ゲート構
造となるので、上記実施例１の電界効果トランジスタ２
００に比して、ＲＦ動作時の表面空乏層の伸長がより一
層抑制されることとなり、ＲＦ動作時の出力特性の劣化
がより一層抑制されたものとなる。また、活性層のゲー
ト電極８との界面を構成する部分の一部が、ｎ- −Ｇａ
Ａｓ層２１で構成されることとなるので、上記実施例１
の電界効果トランジスタ２００に比してその程度は小さ
いが、ゲート耐圧も向上する。
【００５０】実施例３．図３はこの発明の実施例３によ
る電界効果トランジスタの製造工程を示す工程別断面図
であり、図において、図２と同一符号は同一または相当
する部分を示し、２ｂはリセス、５ｂはサイドウォー
ル、２４はｎ−ＡｌＧａＡｓ層２３と同様の第２元素組
成であるＡｌＧａＡｓからなるｎ−ＡｌＧａＡｓ層、４
００は電界効果トランジスタである。
る電界効果トランジスタの製造工程を示す工程別断面図
であり、図において、図２と同一符号は同一または相当
する部分を示し、２ｂはリセス、５ｂはサイドウォー
ル、２４はｎ−ＡｌＧａＡｓ層２３と同様の第２元素組
成であるＡｌＧａＡｓからなるｎ−ＡｌＧａＡｓ層、４
００は電界効果トランジスタである。
【００５１】以下図３に従って製造工程を説明する。先
ず、図３(a) に示すように、半絶縁性ＧａＡｓ基板１上
にＭＢＥ法により、不純物濃度が６×１０17cm-3，厚厚
が５００オングストロームのｎ−ＧａＡｓ層２０、不純
物濃度が５×１０16cm-3，層厚が５００オングストロー
ムのｎ- −ＧａＡｓ層２１ａ、不純物濃度が５×１０17
cm-3、層厚５０オングストロームのｎ−ＡｌＧａＡｓ層
２３、不純物濃度が５×１０16cm-3，層厚が１０００オ
ングストロームのｎ- −ＧａＡｓ層２１ｂ、不純物濃度
が５×１０17cm-3，層厚が１５０オングストロームのｎ
−ＡｌＧａＡｓ層２４、不純物濃度が２×１０18cm-3，
層厚が１０００オングストロームのｎ+ −ＧａＡｓ層２
２を順次形成する。
ず、図３(a) に示すように、半絶縁性ＧａＡｓ基板１上
にＭＢＥ法により、不純物濃度が６×１０17cm-3，厚厚
が５００オングストロームのｎ−ＧａＡｓ層２０、不純
物濃度が５×１０16cm-3，層厚が５００オングストロー
ムのｎ- −ＧａＡｓ層２１ａ、不純物濃度が５×１０17
cm-3、層厚５０オングストロームのｎ−ＡｌＧａＡｓ層
２３、不純物濃度が５×１０16cm-3，層厚が１０００オ
ングストロームのｎ- −ＧａＡｓ層２１ｂ、不純物濃度
が５×１０17cm-3，層厚が１５０オングストロームのｎ
−ＡｌＧａＡｓ層２４、不純物濃度が２×１０18cm-3，
層厚が１０００オングストロームのｎ+ −ＧａＡｓ層２
２を順次形成する。
【００５２】次に、図３(b) に示すように、層厚が約３
０００オングストロームのＳｉＯ2膜３をプラズマＣＶ
Ｄ法にてｎ+ −ＧａＡｓ層２２上に堆積し、実施例１及
び従来と同様にして、該ＳｉＯ2 膜３に開口３ａを形成
する。
０００オングストロームのＳｉＯ2膜３をプラズマＣＶ
Ｄ法にてｎ+ −ＧａＡｓ層２２上に堆積し、実施例１及
び従来と同様にして、該ＳｉＯ2 膜３に開口３ａを形成
する。
【００５３】次に、図３(c) に示すように、上記開口３
ａが形成されたＳｉＯ2 膜３をマスクに、該開口３ａを
通して、ｎ+ −ＧａＡｓ層２２に、ｎ−ＡｌＧａＡｓ層
２４をエッチングストッパ層とする選択ウェットエッチ
ングまたは選択ドライエッチングを施して、該ｎ+ −Ｇ
ａＡｓ層２２における開口３ａ下に位置する部分と，こ
の部分から横方向に約２０００オングストローム広がる
ＳｉＯ2 膜３下に位置する部分とを除去し、その底面の
幅が開口３ａの幅よりも４０００オングストローム大き
いリセス２ｂを形成する。ここで、上記リセス２ｂは、
その底面の幅が開口３ａの幅よりも４０００オングスト
ローム大きいものとしたが、このリセス２ｂの底面の幅
は、上記エッチング時間を制御することにより、所望の
幅に調整することができる。
ａが形成されたＳｉＯ2 膜３をマスクに、該開口３ａを
通して、ｎ+ −ＧａＡｓ層２２に、ｎ−ＡｌＧａＡｓ層
２４をエッチングストッパ層とする選択ウェットエッチ
ングまたは選択ドライエッチングを施して、該ｎ+ −Ｇ
ａＡｓ層２２における開口３ａ下に位置する部分と，こ
の部分から横方向に約２０００オングストローム広がる
ＳｉＯ2 膜３下に位置する部分とを除去し、その底面の
幅が開口３ａの幅よりも４０００オングストローム大き
いリセス２ｂを形成する。ここで、上記リセス２ｂは、
その底面の幅が開口３ａの幅よりも４０００オングスト
ローム大きいものとしたが、このリセス２ｂの底面の幅
は、上記エッチング時間を制御することにより、所望の
幅に調整することができる。
【００５４】次に、従来の図７(e) ，図７(f) に示す工
程と同様にして、図３(d) に示すように、リセス２ｂ内
にサイドウォール５ｂを形成する。ここで、サイドウォ
ール５ｂは、これがリセス２ｂ内のＳｉＯ2 膜３下に位
置する部分を埋め込むように形成される。
程と同様にして、図３(d) に示すように、リセス２ｂ内
にサイドウォール５ｂを形成する。ここで、サイドウォ
ール５ｂは、これがリセス２ｂ内のＳｉＯ2 膜３下に位
置する部分を埋め込むように形成される。
【００５５】次に、図３(e) に示すように、酒石酸／過
酸化水素水溶液を用いたウェットエッチング法により、
サイドウォール５ｂをマスクにｎ−ＡｌＧａＡｓ層２４
を除去し、続いて、Ｃl 2 ／ＳＦ6 混合ガスを用いた反
応性ドライエッチング法により、ｎ- −ＧａＡｓ層２１
ｂを、ｎ−ＡｌＧａＡｓ層２３をエッチングストッパ層
として，選択的に除去し、リセス２ｂ底面のゲート電極
が形成される部分を、ｎ−ＡｌＧａＡｓ層２３表面とす
る。
酸化水素水溶液を用いたウェットエッチング法により、
サイドウォール５ｂをマスクにｎ−ＡｌＧａＡｓ層２４
を除去し、続いて、Ｃl 2 ／ＳＦ6 混合ガスを用いた反
応性ドライエッチング法により、ｎ- −ＧａＡｓ層２１
ｂを、ｎ−ＡｌＧａＡｓ層２３をエッチングストッパ層
として，選択的に除去し、リセス２ｂ底面のゲート電極
が形成される部分を、ｎ−ＡｌＧａＡｓ層２３表面とす
る。
【００５６】次に、従来の図７(g) 、図７(h) に示す工
程と同様にしてゲート電極８を形成し、この後、ソー
ス，ドレイン電極９ａ，９ｂをｎ+ −ＧａＡｓ層２２上
に形成すると、図３(f) に示す、本実施例３による電界
効果トランジスタ４００が完成する。
程と同様にしてゲート電極８を形成し、この後、ソー
ス，ドレイン電極９ａ，９ｂをｎ+ −ＧａＡｓ層２２上
に形成すると、図３(f) に示す、本実施例３による電界
効果トランジスタ４００が完成する。
【００５７】ここで、この電界効果トランジスタ４００
は、ｎ−ＧａＡｓ層２０，ｎ- −ＧａＡｓ層２１，及び
ｎ−ＡｌＧａＡｓ層２３によりチャネルが形成され、チ
ャネル電流のほとんどはｎ−ＧａＡｓ層２０内を流れ、
該ｎ−ＧａＡｓ層２０の不純物濃度によりチャネル電流
値が決定されることとなる。
は、ｎ−ＧａＡｓ層２０，ｎ- −ＧａＡｓ層２１，及び
ｎ−ＡｌＧａＡｓ層２３によりチャネルが形成され、チ
ャネル電流のほとんどはｎ−ＧａＡｓ層２０内を流れ、
該ｎ−ＧａＡｓ層２０の不純物濃度によりチャネル電流
値が決定されることとなる。
【００５８】このような本実施例３による電界効果トラ
ンジスタの製造方法では、エッチングによるリセスの形
成時、そのエッチング時間を制御することにより、エッ
チングマスクとして用いるＳｉＯ2 膜３に形成された開
口３ａの幅よりも、その底面の幅が大きいリセス２ｂを
形成することができ、しかも、サイドウォール５ｂは、
その一部がリセス２ｂ内のＳｉＯ2 膜３下に位置する部
分を埋め込むように形成されることとなる。このため、
ゲート電極端−リセス端間距離を大きくして高ゲート耐
圧化を図る場合、図７に示した従来方法では、リセス２
ａの幅を大きくするとともに、サイドウォール５ａの形
成時に用いるＳｉＯ2 膜５の膜厚を大きくしてサイドウ
ォール５ａの幅を大きくする必要があり、このＳｉＯ2
膜５の膜厚を大きくすることが製造時間の増大，及び，
サイドウォール５ａ幅の寸法バラツキを生ずる原因とな
っていたが、本実施例方法では、リセス２ｂの幅の増大
に対応させて、サイドウォール５ｂの幅を大きくする場
合、サイドウォール５ｂの形成に用いるＳｉＯ2 膜５
（図７参照）の膜厚を大きくする必要がないため、上記
の従来方法による問題点を解消することができる。従っ
て、本実施例方法によれば、ゲート電極端−リセス端間
距離を大きくして高ゲート耐圧化を図る場合、従来方法
に比して、ゲート長のバラツキを少なくすることがで
き、かつ、製造歩留りを向上することができる。
ンジスタの製造方法では、エッチングによるリセスの形
成時、そのエッチング時間を制御することにより、エッ
チングマスクとして用いるＳｉＯ2 膜３に形成された開
口３ａの幅よりも、その底面の幅が大きいリセス２ｂを
形成することができ、しかも、サイドウォール５ｂは、
その一部がリセス２ｂ内のＳｉＯ2 膜３下に位置する部
分を埋め込むように形成されることとなる。このため、
ゲート電極端−リセス端間距離を大きくして高ゲート耐
圧化を図る場合、図７に示した従来方法では、リセス２
ａの幅を大きくするとともに、サイドウォール５ａの形
成時に用いるＳｉＯ2 膜５の膜厚を大きくしてサイドウ
ォール５ａの幅を大きくする必要があり、このＳｉＯ2
膜５の膜厚を大きくすることが製造時間の増大，及び，
サイドウォール５ａ幅の寸法バラツキを生ずる原因とな
っていたが、本実施例方法では、リセス２ｂの幅の増大
に対応させて、サイドウォール５ｂの幅を大きくする場
合、サイドウォール５ｂの形成に用いるＳｉＯ2 膜５
（図７参照）の膜厚を大きくする必要がないため、上記
の従来方法による問題点を解消することができる。従っ
て、本実施例方法によれば、ゲート電極端−リセス端間
距離を大きくして高ゲート耐圧化を図る場合、従来方法
に比して、ゲート長のバラツキを少なくすることがで
き、かつ、製造歩留りを向上することができる。
【００５９】また、本実施例方法により得られる電界効
果トランジスタ４００は、活性層のゲート電極８横の表
面層部分が、その最表面を除いてｎ- −ＧａＡｓ層２１
ｂで構成されることとなり、しかも、ゲート電極８が該
ｎ- −ＧａＡｓ層２１に埋め込まれたものとなる。従っ
て、上記実施例２の電界効果トランジスタ３００と実質
的に同一構造となり、上記実施例２の電界効果トランジ
スタ３００と同様の作用，効果が得られるものとなる。
果トランジスタ４００は、活性層のゲート電極８横の表
面層部分が、その最表面を除いてｎ- −ＧａＡｓ層２１
ｂで構成されることとなり、しかも、ゲート電極８が該
ｎ- −ＧａＡｓ層２１に埋め込まれたものとなる。従っ
て、上記実施例２の電界効果トランジスタ３００と実質
的に同一構造となり、上記実施例２の電界効果トランジ
スタ３００と同様の作用，効果が得られるものとなる。
【００６０】実施例４．図４は、この発明の実施例３に
よる電界効果トランジスタの製造工程の主要工程の断面
図（図４(a) ）と、この製造工程により得られる電界効
果トランジスタの構成を示す断面部図（図４(b) ）であ
る。図において、図１と同一符号は同一または相当する
部分を示し、２５は第２元素組成であるＡｌＧａＡｓか
らなるｎ- −ＡｌＧａＡｓ層、５００は電界効果トラン
ジスタである。
よる電界効果トランジスタの製造工程の主要工程の断面
図（図４(a) ）と、この製造工程により得られる電界効
果トランジスタの構成を示す断面部図（図４(b) ）であ
る。図において、図１と同一符号は同一または相当する
部分を示し、２５は第２元素組成であるＡｌＧａＡｓか
らなるｎ- −ＡｌＧａＡｓ層、５００は電界効果トラン
ジスタである。
【００６１】本実施例の電界効果トランジスタの製造工
程は、ｎ- −ＧａＡｓ層２１の代わりにｎ- −ＡｌＧａ
Ａｓ層２５を形成する以外は、実施例１のそれと基本的
に同じ工程からなっており、図４(a) は、リセス２ａの
形成後、リセス２ａ内にサイドウォール５ａを形成した
状態を示している。
程は、ｎ- −ＧａＡｓ層２１の代わりにｎ- −ＡｌＧａ
Ａｓ層２５を形成する以外は、実施例１のそれと基本的
に同じ工程からなっており、図４(a) は、リセス２ａの
形成後、リセス２ａ内にサイドウォール５ａを形成した
状態を示している。
【００６２】このような本実施例の電界効果トランジス
タの製造方法では、実施例１のそれと同様の作用，効果
を得ることができ、しかも、ゲート電極が接触する低不
純物濃度層がＧａＡｓよりも禁制帯幅が広いＡｌＧａＡ
ｓで構成されることとなるので、実施例１の電界効果ト
ランジスタ２００に比して、ゲート耐圧がより向上した
電界効果トランジスタ５００を得ることができる。
タの製造方法では、実施例１のそれと同様の作用，効果
を得ることができ、しかも、ゲート電極が接触する低不
純物濃度層がＧａＡｓよりも禁制帯幅が広いＡｌＧａＡ
ｓで構成されることとなるので、実施例１の電界効果ト
ランジスタ２００に比して、ゲート耐圧がより向上した
電界効果トランジスタ５００を得ることができる。
【００６３】実施例５．図５はこの発明の実施例５によ
る電界効果トランジスタの製造工程を示す工程別断面図
であり、図において、図１と同一符号は同一または相当
する部分を示し、２ｃはリセス、２６は第１元素組成で
あるＧａＡｓからなるｎ−ＧａＡｓ層、２６ａは凹部、
２７は第１元素組成であるＧａＡｓからなるｎ- −Ｇａ
Ａｓ層、６００は電界効果トランジスタである。
る電界効果トランジスタの製造工程を示す工程別断面図
であり、図において、図１と同一符号は同一または相当
する部分を示し、２ｃはリセス、２６は第１元素組成で
あるＧａＡｓからなるｎ−ＧａＡｓ層、２６ａは凹部、
２７は第１元素組成であるＧａＡｓからなるｎ- −Ｇａ
Ａｓ層、６００は電界効果トランジスタである。
【００６４】以下、この図５に従って製造工程を説明す
る。先ず、半絶縁性ＧａＡｓ基板１に、ＭＢＥ法によ
り、不純物濃度が３×１０17cm-3，層厚が３０００オン
グストロームのｎ−ＧａＡｓ層２６を形成した後、従来
の図７(b) 〜図７(d) に示す工程と同様にして、ＳｉＯ
2 膜３をマスクとして、異方性ドライエッチングによ
り、ｎ−ＧａＡｓ層２６に所定深さの凹部２６ａを形成
すると、図５(a) に示す状態となる。
る。先ず、半絶縁性ＧａＡｓ基板１に、ＭＢＥ法によ
り、不純物濃度が３×１０17cm-3，層厚が３０００オン
グストロームのｎ−ＧａＡｓ層２６を形成した後、従来
の図７(b) 〜図７(d) に示す工程と同様にして、ＳｉＯ
2 膜３をマスクとして、異方性ドライエッチングによ
り、ｎ−ＧａＡｓ層２６に所定深さの凹部２６ａを形成
すると、図５(a) に示す状態となる。
【００６５】次に、上記ＳｉＯ2 膜３をマスクにして、
ＭＯＣＶＤ法により不純物濃度が５×１０16cm-3，層厚
が１０００オングストロームのｎ- −ＧａＡｓ層２７を
凹部２６ａの内面にのみ選択的に成長させると、その内
面がｎ- −ＧａＡｓ層２７表面からなるリセス２ｃが形
成され、図５(b) に示す状態となる。
ＭＯＣＶＤ法により不純物濃度が５×１０16cm-3，層厚
が１０００オングストロームのｎ- −ＧａＡｓ層２７を
凹部２６ａの内面にのみ選択的に成長させると、その内
面がｎ- −ＧａＡｓ層２７表面からなるリセス２ｃが形
成され、図５(b) に示す状態となる。
【００６６】次に、図５(c) に示すように、従来の図７
(e) ，図７(f) に示す工程と同様にして、サイドウォー
ル５ａを形成した後、図７(g) 〜図７(i) に示す工程と
同様にして、ゲート電極８を形成すると、図５(d) に示
す、電界効果トランジスタ６００を得ることができる。
(e) ，図７(f) に示す工程と同様にして、サイドウォー
ル５ａを形成した後、図７(g) 〜図７(i) に示す工程と
同様にして、ゲート電極８を形成すると、図５(d) に示
す、電界効果トランジスタ６００を得ることができる。
【００６７】ここで、この電界効果トランジスタ６００
は、ｎ−ＧａＡｓ層２６，及びｎ-−ＧａＡｓ層２７に
よりチャネルが形成され、チャネル電流のほとんどはｎ
−ＧａＡｓ層２６内を流れ、該ｎ−ＧａＡｓ層２６の不
純物濃度によりチャネル電流値が決定されることとな
る。
は、ｎ−ＧａＡｓ層２６，及びｎ-−ＧａＡｓ層２７に
よりチャネルが形成され、チャネル電流のほとんどはｎ
−ＧａＡｓ層２６内を流れ、該ｎ−ＧａＡｓ層２６の不
純物濃度によりチャネル電流値が決定されることとな
る。
【００６８】このような本実施例５による電界効果トラ
ンジスタの製造方法では、ｎ−ＧａＡｓ層２６に形成さ
れた凹部２６ａの内面にｎ- −ＧａＡｓ層２７を選択的
に形成して、表面がｎ- −ＧａＡｓ層２７表面となるリ
セス２ｃを形成し、該リセス２ｃ内に、ゲート電極８を
形成するようにしたので、実施例１の方法と同様に、サ
イドウォール５ａの形成時に、リセス２ｃの底面、即
ち、ｎ- −ＧａＡｓ層２７の一部がエッチングされて、
その厚みが変動しても、得られる電界効果トランジスタ
２００は、そのチャネル電流の殆どがｎ−ＧａＡｓ層２
６を流れることから、チャネル電流値が大きく変動する
ことがなく、特性バラツキの少ない電界効果トランジス
タを得ることができる。
ンジスタの製造方法では、ｎ−ＧａＡｓ層２６に形成さ
れた凹部２６ａの内面にｎ- −ＧａＡｓ層２７を選択的
に形成して、表面がｎ- −ＧａＡｓ層２７表面となるリ
セス２ｃを形成し、該リセス２ｃ内に、ゲート電極８を
形成するようにしたので、実施例１の方法と同様に、サ
イドウォール５ａの形成時に、リセス２ｃの底面、即
ち、ｎ- −ＧａＡｓ層２７の一部がエッチングされて、
その厚みが変動しても、得られる電界効果トランジスタ
２００は、そのチャネル電流の殆どがｎ−ＧａＡｓ層２
６を流れることから、チャネル電流値が大きく変動する
ことがなく、特性バラツキの少ない電界効果トランジス
タを得ることができる。
【００６９】また、本実施例方法により得られる電界効
果トランジスタ６００は、ゲート電極８が、ｎ−ＧａＡ
ｓ層２６に形成された凹部２６ａにｎ- −ＧａＡｓ層２
７を選択的に形成して得られた，その内面が該ｎ- −Ｇ
ａＡｓ層２７表面により構成されたリセス２ｃ内に配置
され、活性層のゲート電極８との界面，及び活性層のゲ
ート電極横の表面層部分がｎ- −ＧａＡｓ層２７で構成
されたものとなるので、上記実施例１の電界効果トラン
ジスタ２００と同様に、ゲート耐圧が高く、かつ、ＲＦ
動作時の利得の低下，及び出力特性の劣化が軽減された
ものとなり、しかも、活性層のソース，ドレイン電極９
ａ，９ｂ下に位置する領域には、低不純物濃度層が存在
しないので、ゲート−ソース間抵抗が増大することな
く、ゲート耐圧が向上したものとなる。
果トランジスタ６００は、ゲート電極８が、ｎ−ＧａＡ
ｓ層２６に形成された凹部２６ａにｎ- −ＧａＡｓ層２
７を選択的に形成して得られた，その内面が該ｎ- −Ｇ
ａＡｓ層２７表面により構成されたリセス２ｃ内に配置
され、活性層のゲート電極８との界面，及び活性層のゲ
ート電極横の表面層部分がｎ- −ＧａＡｓ層２７で構成
されたものとなるので、上記実施例１の電界効果トラン
ジスタ２００と同様に、ゲート耐圧が高く、かつ、ＲＦ
動作時の利得の低下，及び出力特性の劣化が軽減された
ものとなり、しかも、活性層のソース，ドレイン電極９
ａ，９ｂ下に位置する領域には、低不純物濃度層が存在
しないので、ゲート−ソース間抵抗が増大することな
く、ゲート耐圧が向上したものとなる。
【００７０】実施例６．上記実施例５の電界効果トラン
ジタの製造方法では、第１元素組成であるＧａＡｓから
なるｎ−ＧａＡｓ層２６に形成した凹部２６ａに第１元
素組成であるＧａＡｓからなるｎ−- ＧａＡｓ層２７を
選択的に形成してリセス２ｃを得たが、本実施例６によ
る電界効果トランジタの製造方法は、このｎ−- ＧａＡ
ｓ層２７に代えて、このｎ−- ＧａＡｓ層２７と同様の
不純物濃度，層厚を有する，第２元素組成であるＡｌＧ
ａＡｓからなるｎ−- ＡｌＧａＡｓ層を、凹部２６ａに
選択的に形成してリセスを得るようにしたものである。
ジタの製造方法では、第１元素組成であるＧａＡｓから
なるｎ−ＧａＡｓ層２６に形成した凹部２６ａに第１元
素組成であるＧａＡｓからなるｎ−- ＧａＡｓ層２７を
選択的に形成してリセス２ｃを得たが、本実施例６によ
る電界効果トランジタの製造方法は、このｎ−- ＧａＡ
ｓ層２７に代えて、このｎ−- ＧａＡｓ層２７と同様の
不純物濃度，層厚を有する，第２元素組成であるＡｌＧ
ａＡｓからなるｎ−- ＡｌＧａＡｓ層を、凹部２６ａに
選択的に形成してリセスを得るようにしたものである。
【００７１】なお、本実施例方法は上記の点を除いて、
上記実施例５の方法と同じであるので、ここではその工
程図は省略している。
上記実施例５の方法と同じであるので、ここではその工
程図は省略している。
【００７２】このような本実施例６の電界効果トランジ
タの製造方法では、ゲート電極が接触する低不純物濃度
層がＧａＡｓよりも禁制帯幅が広いＡｌＧａＡｓで構成
されることとなるので、上記実施例５の方法により得ら
れる電界効果トランジスタ６００よりもゲート耐圧がよ
り一層向上した電界効果トランジスタを得ることがてき
る。
タの製造方法では、ゲート電極が接触する低不純物濃度
層がＧａＡｓよりも禁制帯幅が広いＡｌＧａＡｓで構成
されることとなるので、上記実施例５の方法により得ら
れる電界効果トランジスタ６００よりもゲート耐圧がよ
り一層向上した電界効果トランジスタを得ることがてき
る。
【００７３】実施例７．図６はこの発明の実施例７によ
る電界効果トランジスタの製造工程を示す工程別断面図
であり、図において、図２と同一符号は同一または相当
する部分を示し、２６ｂ，２６ｃは第１元素組成である
ＧａＡｓからなるｎ−ＧａＡｓ層、２６ｄは凹部、２８
は第２元素組成であるＡｌＧａＡｓからなるｎ−ＡｌＧ
ａＡｓ層である。
る電界効果トランジスタの製造工程を示す工程別断面図
であり、図において、図２と同一符号は同一または相当
する部分を示し、２６ｂ，２６ｃは第１元素組成である
ＧａＡｓからなるｎ−ＧａＡｓ層、２６ｄは凹部、２８
は第２元素組成であるＡｌＧａＡｓからなるｎ−ＡｌＧ
ａＡｓ層である。
【００７４】以下図６に従って製造工程を説明する。先
ず、図６(a) に示すように、半絶縁性ＧａＡｓ基板１
に、ＭＢＥ法により、不純物濃度が３×１０17cm-3，厚
厚が１０００オングストロームのｎ−ＧａＡｓ層２６
ｂ、不純物濃度が５×１０17cm-3，層厚が１００オング
ストロームのｎ−ＡｌＧａＡｓ層２８、不純物濃度が３
×１０17cm-3、層厚２０００オングストロームのｎ−Ａ
ｌＧａＡｓ層２６ｃを順次堆積形成する。
ず、図６(a) に示すように、半絶縁性ＧａＡｓ基板１
に、ＭＢＥ法により、不純物濃度が３×１０17cm-3，厚
厚が１０００オングストロームのｎ−ＧａＡｓ層２６
ｂ、不純物濃度が５×１０17cm-3，層厚が１００オング
ストロームのｎ−ＡｌＧａＡｓ層２８、不純物濃度が３
×１０17cm-3、層厚２０００オングストロームのｎ−Ａ
ｌＧａＡｓ層２６ｃを順次堆積形成する。
【００７５】次に、従来の図７(b) 〜(d) に示す工程と
同様にして、ＳｉＯ2 膜３をマスクとして、ｎ−ＧａＡ
ｓ層２６ｃにｎ−ＡｌＧａＡｓ層２８をエッチングスト
ッパ層とする選択異方性エッチングを施し、その底面が
ｎ−ＡｌＧａＡｓ層２８表面となる凹部２６ｄを形成
し、この後、ＳｉＯ2 膜３をマスクとして、ＭＯＣＶＤ
法により不純物濃度が５×１０16cm-3，層厚が１０００
オングストロームのｎ-−ＧａＡｓ層２７を凹部２６ｄ
の内面にのみ選択的に成長させると、その表面がｎ- −
ＧａＡｓ層２７表面からなるリセス２ｃが形成され、図
６(b) に示す状態となる。
同様にして、ＳｉＯ2 膜３をマスクとして、ｎ−ＧａＡ
ｓ層２６ｃにｎ−ＡｌＧａＡｓ層２８をエッチングスト
ッパ層とする選択異方性エッチングを施し、その底面が
ｎ−ＡｌＧａＡｓ層２８表面となる凹部２６ｄを形成
し、この後、ＳｉＯ2 膜３をマスクとして、ＭＯＣＶＤ
法により不純物濃度が５×１０16cm-3，層厚が１０００
オングストロームのｎ-−ＧａＡｓ層２７を凹部２６ｄ
の内面にのみ選択的に成長させると、その表面がｎ- −
ＧａＡｓ層２７表面からなるリセス２ｃが形成され、図
６(b) に示す状態となる。
【００７６】次に、図７(e) ，図７(f) に示す工程と同
様にして、サイドウォール５ａを形成した後、サイドウ
ォール５ａをマスクに、Ｃl 2 ／ＳＦ6 混合ガスを用い
た反応性ドライエッチング法により、ｎ- −ＧａＡｓ層
２７を、ｎ−ＡｌＧａＡｓ層２０ａをエッチングストッ
パ層として，選択的に除去し、図５(c) に示すように、
リセス２ｃの底面の一部をｎ−ＡｌＧａＡｓ層２６ｂ表
面とする。
様にして、サイドウォール５ａを形成した後、サイドウ
ォール５ａをマスクに、Ｃl 2 ／ＳＦ6 混合ガスを用い
た反応性ドライエッチング法により、ｎ- −ＧａＡｓ層
２７を、ｎ−ＡｌＧａＡｓ層２０ａをエッチングストッ
パ層として，選択的に除去し、図５(c) に示すように、
リセス２ｃの底面の一部をｎ−ＡｌＧａＡｓ層２６ｂ表
面とする。
【００７７】次に、図７(g) 〜図７(i) に示す工程と同
様にして、ゲート電極８を形成すると、図６(d) に示
す、電界効果トランジスタ６００を得ることができる。
様にして、ゲート電極８を形成すると、図６(d) に示
す、電界効果トランジスタ６００を得ることができる。
【００７８】ここで、この電界効果トランジスタ６００
は、ｎ−ＡｌＧａＡｓ層２８，及びｎ−ＧａＡｓ層２６
ｂによりチャネルが形成され、チャネル電流のほとんど
はｎ−ＧａＡｓ層２６ｂ内を流れ、該ｎ−ＧａＡｓ層２
６ｂの不純物濃度によりチャネル電流値が決定されるこ
ととなる。
は、ｎ−ＡｌＧａＡｓ層２８，及びｎ−ＧａＡｓ層２６
ｂによりチャネルが形成され、チャネル電流のほとんど
はｎ−ＧａＡｓ層２６ｂ内を流れ、該ｎ−ＧａＡｓ層２
６ｂの不純物濃度によりチャネル電流値が決定されるこ
ととなる。
【００７９】このような本実施例６による電界効果トラ
ンジスタの製造方法では、ゲート電極８下のチャネルを
形成する活性層の厚みを、常にｎ−ＡｌＧａＡｓ層２６
とｎ−ＧａＡｓ層２６ｂのトータルの厚みとすることが
でき、実施例２と同様に、動作特性のバラツキが少ない
電界効果トランジスタを再現性よく形成することができ
る。
ンジスタの製造方法では、ゲート電極８下のチャネルを
形成する活性層の厚みを、常にｎ−ＡｌＧａＡｓ層２６
とｎ−ＧａＡｓ層２６ｂのトータルの厚みとすることが
でき、実施例２と同様に、動作特性のバラツキが少ない
電界効果トランジスタを再現性よく形成することができ
る。
【００８０】また、本実施例方法により得られる電界効
果トランジスタ７００は、活性層のゲート電極８横の表
面層部分がｎ- −ＧａＡｓ層２７により構成され、ゲー
ト電極８が該ｎ- −ＧａＡｓ層２７に埋め込まれた埋込
ゲート構造となるので、上記実施例２の電界効果トラン
ジスタ３００と同様に、ゲート耐圧が高く、かつ、ＲＦ
動作時の利得の低下，及び，出力特性の劣化が軽減され
たものとなり、しかも、活性層のソース，ドレイン電極
９ａ，９ｂ下に位置する領域には、低不純物濃度層が存
在しないので、ゲート−ソース間抵抗が増大することな
く、ゲート耐圧が向上したものとなる。
果トランジスタ７００は、活性層のゲート電極８横の表
面層部分がｎ- −ＧａＡｓ層２７により構成され、ゲー
ト電極８が該ｎ- −ＧａＡｓ層２７に埋め込まれた埋込
ゲート構造となるので、上記実施例２の電界効果トラン
ジスタ３００と同様に、ゲート耐圧が高く、かつ、ＲＦ
動作時の利得の低下，及び，出力特性の劣化が軽減され
たものとなり、しかも、活性層のソース，ドレイン電極
９ａ，９ｂ下に位置する領域には、低不純物濃度層が存
在しないので、ゲート−ソース間抵抗が増大することな
く、ゲート耐圧が向上したものとなる。
【００８１】なお、上記実施例１，２及び４では活性層
にリセスを形成する際のエッチングに、異方性エッチン
グを用いたが、これは等方性エッチングを用いて行って
もよく、この場合も、上記実施例１，２及び４と同様の
効果を得ることができる。
にリセスを形成する際のエッチングに、異方性エッチン
グを用いたが、これは等方性エッチングを用いて行って
もよく、この場合も、上記実施例１，２及び４と同様の
効果を得ることができる。
【００８２】また、上記実施例５，６では活性層に凹部
を形成する際のエッチングに、異方性エッチングを用い
たが、これは等方性エッチングを用いて行ってもよく、
この場合も、上記実施例５，６と同様の効果を得ること
ができる。
を形成する際のエッチングに、異方性エッチングを用い
たが、これは等方性エッチングを用いて行ってもよく、
この場合も、上記実施例５，６と同様の効果を得ること
ができる。
【００８３】
【発明の効果】この発明にかかる電界効果トランジスタ
の製造方法によれば、低不純物濃度層を有する活性層を
形成し、該活性層に，その底面が該低不純物濃度層の内
部に配置されるよう，リセスを形成し、該リセス内にサ
イドウォールを形成し、該サイドウォールをマスクに，
該リセス内にゲート電極を形成するようにしたので、ゲ
ート長が高精度に微細化され、かつ、動作特性のばらつ
きが少ない電界効果トランジスタを再現性よく製造する
ことができる効果がある。
の製造方法によれば、低不純物濃度層を有する活性層を
形成し、該活性層に，その底面が該低不純物濃度層の内
部に配置されるよう，リセスを形成し、該リセス内にサ
イドウォールを形成し、該サイドウォールをマスクに，
該リセス内にゲート電極を形成するようにしたので、ゲ
ート長が高精度に微細化され、かつ、動作特性のばらつ
きが少ない電界効果トランジスタを再現性よく製造する
ことができる効果がある。
【００８４】更に、この発明にかかる電界効果トランジ
スタの製造方法によれば、第１元素組成からなる半導体
層内部に，第２元素組成からなる半導体薄層が挿入され
てなる活性層を形成し、該活性層にその底面が上記半導
体薄層に達することがないよう、リセスを形成し、該リ
セス内にサイドウォールを形成し、該サイドウォールを
マスクに、上記リセスの底面下にある上記第１元素組成
からなる半導体層を、上記半導体薄層をエッチングスト
ッパ層とする選択異方性エッチングによりエッチング除
去して、上記リセスの底面の一部を該半導体薄層表面と
し、上記サイドウォールをマスクに、上記半導体薄層表
面とされた上記リセスの底面の一部上にゲート電極を形
成するようにしたので、ゲート長が高精度に微細化さ
れ、かつ、動作特性が均一な電界効果トランジスタを再
現性よく形成することができる。また、得られる電界効
果トランジスタは、ゲート電極が埋込ゲート構造となる
ことから，ＲＦ動作時の表面空乏層の伸長が抑制され
た，ＲＦ動作時の出力特性の劣化が少ないものとなる効
果がある。
スタの製造方法によれば、第１元素組成からなる半導体
層内部に，第２元素組成からなる半導体薄層が挿入され
てなる活性層を形成し、該活性層にその底面が上記半導
体薄層に達することがないよう、リセスを形成し、該リ
セス内にサイドウォールを形成し、該サイドウォールを
マスクに、上記リセスの底面下にある上記第１元素組成
からなる半導体層を、上記半導体薄層をエッチングスト
ッパ層とする選択異方性エッチングによりエッチング除
去して、上記リセスの底面の一部を該半導体薄層表面と
し、上記サイドウォールをマスクに、上記半導体薄層表
面とされた上記リセスの底面の一部上にゲート電極を形
成するようにしたので、ゲート長が高精度に微細化さ
れ、かつ、動作特性が均一な電界効果トランジスタを再
現性よく形成することができる。また、得られる電界効
果トランジスタは、ゲート電極が埋込ゲート構造となる
ことから，ＲＦ動作時の表面空乏層の伸長が抑制され
た，ＲＦ動作時の出力特性の劣化が少ないものとなる効
果がある。
【００８５】更に、この発明にかかる電界効果トランジ
スタの製造方法よれば、上記第１元素組成からなる半導
体層における，上記リセスの底面が配置される部分の不
純物濃度を低不純物濃度としたので、上記効果が得られ
るとともに，活性層のゲート電極横の表面層部分が低不
純物濃度となることから、得られる電界効果トランジス
タは、ＲＦ動作時の表面空乏層の伸長が一層抑制され
た，ＲＦ動作時の出力特性の劣化が一層少ないものとな
る効果がある。
スタの製造方法よれば、上記第１元素組成からなる半導
体層における，上記リセスの底面が配置される部分の不
純物濃度を低不純物濃度としたので、上記効果が得られ
るとともに，活性層のゲート電極横の表面層部分が低不
純物濃度となることから、得られる電界効果トランジス
タは、ＲＦ動作時の表面空乏層の伸長が一層抑制され
た，ＲＦ動作時の出力特性の劣化が一層少ないものとな
る効果がある。
【００８６】更に、この発明にかかる電界効果トランジ
スタの製造方法によれば、第１元素組成からなる半導体
層内部に，第２元素組成からなる半導体薄層が挿入され
てなる活性層を形成し、該活性層上に絶縁膜を形成し、
該絶縁膜の所定部分を除去して開口を形成し、上記絶縁
膜の開口を通して、上記活性層に上記半導体薄層をエッ
チングストッパ層とする選択エッチングを施し、該半導
体薄層をその底面とし、該底面の端部が上記絶縁膜下ま
でのびるリセスを形成し、該リセス内にサイドウォール
を形成し、該サイドウォールをマスクに、上記リセス内
にゲート電極を形成するようにしたので、ゲート耐圧向
上のためにゲート電極端−リセス端間距離を拡大化する
際、リセス幅を拡大しても、従来のように、サイドウォ
ール形成時に用いる絶縁膜の厚みを大きくする必要がな
くなり、その結果、製造歩留りを向上することができる
効果がある。
スタの製造方法によれば、第１元素組成からなる半導体
層内部に，第２元素組成からなる半導体薄層が挿入され
てなる活性層を形成し、該活性層上に絶縁膜を形成し、
該絶縁膜の所定部分を除去して開口を形成し、上記絶縁
膜の開口を通して、上記活性層に上記半導体薄層をエッ
チングストッパ層とする選択エッチングを施し、該半導
体薄層をその底面とし、該底面の端部が上記絶縁膜下ま
でのびるリセスを形成し、該リセス内にサイドウォール
を形成し、該サイドウォールをマスクに、上記リセス内
にゲート電極を形成するようにしたので、ゲート耐圧向
上のためにゲート電極端−リセス端間距離を拡大化する
際、リセス幅を拡大しても、従来のように、サイドウォ
ール形成時に用いる絶縁膜の厚みを大きくする必要がな
くなり、その結果、製造歩留りを向上することができる
効果がある。
【００８７】更に、この発明にかかる電界効果トランジ
スタの製造方法によれば、第１元素組成からなる半導体
層内部の第１位置と，該第１位置よりも所定距離高い位
置にある第２位置とに，第２元素組成からなる第１，第
２の半導体薄層が挿入され、この第１元素組成からなる
半導体層のこれら第１，第２の半導体薄層で挟まれた部
分の不純物濃度が低不純物濃度となるよう構成された活
性層を形成し、該活性層上に絶縁膜を形成し、該絶縁膜
の所定部分をエッチング除去して開口を形成し、上記絶
縁膜の開口を通して、該活性層に、上記第２の半導体薄
層をエッチングストッパ層とする選択エッチングを施し
て、該第２の半導体薄層をその底面とし、該底面の端部
が上記絶縁膜下までのびるリセスをし、上記絶縁膜の開
口，及び上記リセス内にサイドウォールを形成し、上記
絶縁膜及び上記サイドウォールをマスクにして、上記第
２の半導体薄層をエッチング除去し、これに続いて上記
第１元素組成からなる半導体層を、上記第１の半導体薄
層をエッチングストッパ層とする選択異方性エッチング
により，エッチング除去して、上記リセスの底面の一部
を該第１の半導体薄層表面とし、上記サイドウォールを
マスクに、上記第１半導体薄層表面とされた上記リセス
の底面の一部上に、ゲート電極を形成するようにしたの
で、上記と同様に、ゲート耐圧向上のためにゲート電極
端−リセス端間距離を拡大化する際、リセス幅を拡大し
ても、従来のように、サイドウォール形成時に用いる絶
縁膜の厚みを大きくする必要がなくなり、製造効率を高
めることができる効果がある。また、得られる電界効果
トランジスタは、活性層のゲート電極横の表面層部分が
低不純物濃度となり、かつ、ゲート電極が埋込ゲート構
造となるので、ＲＦ動作時の表面空乏層の伸長が抑制さ
れた，ＲＦ動作時の出力特性の劣化が少ないものとなる
効果がある。
スタの製造方法によれば、第１元素組成からなる半導体
層内部の第１位置と，該第１位置よりも所定距離高い位
置にある第２位置とに，第２元素組成からなる第１，第
２の半導体薄層が挿入され、この第１元素組成からなる
半導体層のこれら第１，第２の半導体薄層で挟まれた部
分の不純物濃度が低不純物濃度となるよう構成された活
性層を形成し、該活性層上に絶縁膜を形成し、該絶縁膜
の所定部分をエッチング除去して開口を形成し、上記絶
縁膜の開口を通して、該活性層に、上記第２の半導体薄
層をエッチングストッパ層とする選択エッチングを施し
て、該第２の半導体薄層をその底面とし、該底面の端部
が上記絶縁膜下までのびるリセスをし、上記絶縁膜の開
口，及び上記リセス内にサイドウォールを形成し、上記
絶縁膜及び上記サイドウォールをマスクにして、上記第
２の半導体薄層をエッチング除去し、これに続いて上記
第１元素組成からなる半導体層を、上記第１の半導体薄
層をエッチングストッパ層とする選択異方性エッチング
により，エッチング除去して、上記リセスの底面の一部
を該第１の半導体薄層表面とし、上記サイドウォールを
マスクに、上記第１半導体薄層表面とされた上記リセス
の底面の一部上に、ゲート電極を形成するようにしたの
で、上記と同様に、ゲート耐圧向上のためにゲート電極
端−リセス端間距離を拡大化する際、リセス幅を拡大し
ても、従来のように、サイドウォール形成時に用いる絶
縁膜の厚みを大きくする必要がなくなり、製造効率を高
めることができる効果がある。また、得られる電界効果
トランジスタは、活性層のゲート電極横の表面層部分が
低不純物濃度となり、かつ、ゲート電極が埋込ゲート構
造となるので、ＲＦ動作時の表面空乏層の伸長が抑制さ
れた，ＲＦ動作時の出力特性の劣化が少ないものとなる
効果がある。
【００８８】更に、この発明にかかる電界効果トランジ
スタ及びその製造方法によれば、活性層に凹部を形成
し、該凹部の内面にのみ低不純物濃度の半導体層を選択
的に形成し，該半導体層表面をその内面とするリセスを
形成し、該リセス内にゲート電極を形成するようにした
ので、活性層のソース，ドレイン電極下に位置する領域
には低不純物濃度層が形成されることとなく、ゲート電
極が低不純物濃度層に形成されることとなり、ゲート−
ソース間抵抗が増大することなく，ゲート耐圧が向上し
た電界効果トランジスタを得ることができる効果があ
る。
スタ及びその製造方法によれば、活性層に凹部を形成
し、該凹部の内面にのみ低不純物濃度の半導体層を選択
的に形成し，該半導体層表面をその内面とするリセスを
形成し、該リセス内にゲート電極を形成するようにした
ので、活性層のソース，ドレイン電極下に位置する領域
には低不純物濃度層が形成されることとなく、ゲート電
極が低不純物濃度層に形成されることとなり、ゲート−
ソース間抵抗が増大することなく，ゲート耐圧が向上し
た電界効果トランジスタを得ることができる効果があ
る。
【００８９】更に、この発明にかかる電界効果トランジ
スタの製造方法は、上記低不純物濃度の半導体層を、そ
の元素組成が上記活性層のそれとは異なり，その禁制帯
幅が該活性層のそれよりも広いものとしたので、上記電
界効果トランジスタのゲート耐圧をより一層向上できる
効果がある。
スタの製造方法は、上記低不純物濃度の半導体層を、そ
の元素組成が上記活性層のそれとは異なり，その禁制帯
幅が該活性層のそれよりも広いものとしたので、上記電
界効果トランジスタのゲート耐圧をより一層向上できる
効果がある。
【００９０】更に、この発明にかかる電界効果トランジ
スタの製造方法によれば、第１元素組成からなる半導体
層内部に第２元素組成の半導体薄層が挿入されてなる活
性層を形成し、該活性層の所定部分を、上記半導体薄層
をエッチングストッパ層とする選択エッチングにより除
去して、その底面が該半導体薄層表面から構成された凹
部を形成し、該凹部の内面に第１元素組成からなる低不
純物濃度層を選択的に形成して、該低不純物濃度層をそ
の内面とするリセスを形成し、該リセス内にサイドウォ
ールを形成し、該サイドウォールをマスクに、上記低不
純物濃度層を、上記半導体薄層をエッチングストッパ層
とする選択異方性エッチングによりエッチング除去し
て、上記リセスの底面の一部を該半導体薄層表面とし、
上記サイドウォールをマスクに、上記半導体薄層表面と
された上記リセスの底面の一部上に、ゲート電極を形成
するようにしたので、ゲート−ソース間抵抗が増大する
ことなく，ゲート耐圧が向上し、かつ、ＲＦ動作時にお
ける出力特性の劣化が防止された電界効果トランジスタ
を得ることができ、しかも、均一な動作特性の電界効果
トランジスタを再現性よく製造できる効果がある。
スタの製造方法によれば、第１元素組成からなる半導体
層内部に第２元素組成の半導体薄層が挿入されてなる活
性層を形成し、該活性層の所定部分を、上記半導体薄層
をエッチングストッパ層とする選択エッチングにより除
去して、その底面が該半導体薄層表面から構成された凹
部を形成し、該凹部の内面に第１元素組成からなる低不
純物濃度層を選択的に形成して、該低不純物濃度層をそ
の内面とするリセスを形成し、該リセス内にサイドウォ
ールを形成し、該サイドウォールをマスクに、上記低不
純物濃度層を、上記半導体薄層をエッチングストッパ層
とする選択異方性エッチングによりエッチング除去し
て、上記リセスの底面の一部を該半導体薄層表面とし、
上記サイドウォールをマスクに、上記半導体薄層表面と
された上記リセスの底面の一部上に、ゲート電極を形成
するようにしたので、ゲート−ソース間抵抗が増大する
ことなく，ゲート耐圧が向上し、かつ、ＲＦ動作時にお
ける出力特性の劣化が防止された電界効果トランジスタ
を得ることができ、しかも、均一な動作特性の電界効果
トランジスタを再現性よく製造できる効果がある。
【図１】この発明の実施例１による電界効果トランジス
タの製造工程を示す工程別断面図である。
タの製造工程を示す工程別断面図である。
【図２】この発明の実施例２による電界効果トランジス
タの製造工程を示す工程別断面図である。
タの製造工程を示す工程別断面図である。
【図３】この発明の実施例３による電界効果トランジス
タの製造工程を示す工程別断面図である。
タの製造工程を示す工程別断面図である。
【図４】この発明の実施例４による電界効果トランジス
タの製造工程における主要工程を示す断面図（図４(a)
）と、この製造工程により得られる電界効果トランジ
スタの構成を示す断面図（図４(b) ）である。
タの製造工程における主要工程を示す断面図（図４(a)
）と、この製造工程により得られる電界効果トランジ
スタの構成を示す断面図（図４(b) ）である。
【図５】この発明の実施例５による電界効果トランジス
タの製造工程を示す工程別断面図である。
タの製造工程を示す工程別断面図である。
【図６】この発明の実施例７による電界効果トランジス
タの製造工程を示す工程別断面図である。
タの製造工程を示す工程別断面図である。
【図７】従来の電界効果トランジスタの製造工程を示す
工程別断面図である。
工程別断面図である。
２ａ，２ｂ，２ｃ リセス ５ａ，５ｂ サイドウォール ２０，２６，２６ｂ，２６ｃ ｎ−ＧａＡｓ層 ２１，２１ａ，２１ｂ，２７ ｎ- −ＧａＡｓ層 ２２ ｎ+ −ＧａＡｓ層 ２３，２４，２８ ｎ−ＡｌＧａＡｓ層 ２５ ｎ- −ＡｌＧａＡｓ層 ２６ａ 凹部
Claims (10)
- 【請求項１】 低不純物濃度層を有する活性層を形成す
る工程と、 上記活性層に、その底面が上記低不純物濃度層の内部に
配置されるよう，リセスを形成する工程と、 上記リセス内にサイドウォールを形成する工程と、 上記サイドウォールをマスクに、上記リセス内にゲート
電極を形成する工程とを含むこと特徴とする電界効果ト
ランジスタの製造方法。 - 【請求項２】 第１元素組成からなる半導体層内部に，
第２元素組成からなる半導体薄層が挿入されてなる活性
層を形成する工程と、 上記活性層に、その底面が上記半導体薄層に達すること
がないよう、リセスを形成する工程と、 上記リセス内にサイドウォールを形成する工程と、 上記サイドウォールをマスクに、上記リセスの底面下に
ある上記第１元素組成からなる半導体層を、上記半導体
薄層をエッチングストッパ層とする選択異方性エッチン
グによりエッチング除去し、上記リセスの底面の一部を
該半導体薄層表面とする工程と、 上記サイドウォールをマスクに、上記半導体薄層表面と
された上記リセスの底面の一部上にゲート電極を形成す
る工程とを含むことを特徴とする電界効果トランジスタ
の製造方法。 - 【請求項３】 請求項２に記載の電界効果トランジスタ
の製造方法において、 上記第１元素組成からなる半導体層における，上記リセ
スの底面が配置される部分の不純物濃度が、低不純物濃
度であることを特徴とする電界効果トランジスタの製造
方法。 - 【請求項４】 第１元素組成からなる半導体層内部に，
第２元素組成からなる半導体薄層が挿入されてなる活性
層を形成する工程と、 上記活性層上に絶縁膜を形成し、該絶縁膜の所定部分を
除去して開口を形成する工程と、 上記絶縁膜の開口を通して、上記活性層に上記半導体薄
層をエッチングストッパ層とする選択エッチングを施
し、該半導体薄層をその底面とし、該底面の端部が上記
絶縁膜下までのびるリセスを形成する工程と、 上記リセス内にサイドウォールを形成する工程と、 上記サイドウォールをマスクに、上記リセス内にゲート
電極を形成する工程とを含むことを特徴とする電界効果
トランジスタの製造方法。 - 【請求項５】 第１元素組成からなる半導体層の内部の
第１位置と，該第１位置よりも所定距離高い位置にある
第２位置とに，第２元素組成からなる第１，第２の半導
体薄層がそれぞれ挿入され、この第１元素組成からなる
半導体層のこれら第１，第２の半導体薄層で挟まれた部
分の不純物濃度が低不純物濃度となるよう構成された活
性層を形成する工程と、 上記活性層上に絶縁膜を形成し、該絶縁膜の所定部分を
エッチング除去して開口を形成する工程と、 上記絶縁膜の開口を通して、上記活性層に、上記第２の
半導体薄層をエッチングストッパ層とする選択エッチン
グを施して、該第２の半導体薄層をその底面とし、該底
面の端部が上記絶縁膜下までのびるリセスを形成する工
程と、 上記絶縁膜の開口，及び上記リセス内にサイドウォール
を形成する工程と、 上記絶縁膜及び上記サイドウォールをマスクにして、上
記第２の半導体薄層をエッチング除去し、これに続け
て，上記第１元素組成からなる半導体層を上記第１の半
導体薄層をエッチングストッパ層とする選択異方性エッ
チングにより，エッチング除去して、上記リセスの底面
の一部を該第１の半導体薄層表面とする工程と、 上記サイドウォールをマスクに、上記第１半導体薄層表
面とされた上記リセスの底面の一部上に、ゲート電極を
形成する工程とを含むことを特徴とする電界効果トラン
ジスタの製造方法。 - 【請求項６】 活性層に凹部を形成する工程と、 上記凹部の内面に低不純物濃度の半導体層を選択的に形
成して、該半導体層表面をその内面とするリセスを形成
する工程と、 上記リセス内にゲート電極を形成する工程とを含むこと
特徴とする電界効果トランジスタの製造方法。 - 【請求項７】 その所定部分に凹部が形成された活性層
と、 上記凹部の内面に形成され、その表面がリセスの内面を
構成する低不純物濃度の半導体層と、 上記リセス内に配置されたゲート電極とを備えたことを
特徴とする電界効果トランジスタ。 - 【請求項８】 請求項６に記載の電界効果トランジスタ
の製造方法において、 上記低不純物濃度の半導体層は、上記活性層とはその元
素組成が異なり，その禁制帯幅が該活性層のそれよりも
広いことを特徴とする電界効果トランジスタの製造方
法。 - 【請求項９】 請求項７に記載の電界効果トランジスタ
において、 上記低不純物濃度の半導体層は、上記活性層とはその元
素組成が異なり，その禁制帯幅が該活性層のそれよりも
広いことを特徴とする電界効果トランジスタ。 - 【請求項１０】 第１元素組成からなる半導体層内部に
第２元素組成の半導体薄層が挿入されてなる活性層を形
成する工程と、 上記活性層の所定部分を、上記半導体薄層をエッチング
ストッパ層とする選択エッチングにより除去し、その底
面が該半導体薄層表面から構成された凹部を形成する工
程と、 上記凹部の内面に第１元素組成からなる低不純物濃度層
を選択的に形成して、該低不純物濃度層をその内面とす
るリセスを形成する工程と、 上記リセス内にサイドウォールを形成する工程と、 上記サイドウォールをマスクに、上記低不純物濃度層
を、上記半導体薄層をエッチングストッパ層とする選択
異方性エッチングによりエッチング除去し、上記リセス
の底面の一部を該半導体薄層表面とする工程と、 上記サイドウォールをマスクに、上記半導体薄層表面と
された上記リセスの底面の一部上に、ゲート電極を形成
する工程とを含むことを特徴とする電界効果トランジス
タの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02084794A JP3631506B2 (ja) | 1994-02-18 | 1994-02-18 | 電界効果トランジスタの製造方法 |
| GB9502251A GB2286720B (en) | 1994-02-18 | 1995-02-06 | Field effect transistor and method of fabricating field effect transistor |
| GB9811262A GB2323707B (en) | 1994-02-18 | 1995-02-06 | Field effect transistor and method of fabricating field effect transistor |
| DE19505272A DE19505272A1 (de) | 1994-02-18 | 1995-02-16 | Feldeffekttransistor und Verfahren zu dessen Herstellung |
| US08/650,032 US5888860A (en) | 1994-02-18 | 1996-05-17 | Method of making field effect transistor |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02084794A JP3631506B2 (ja) | 1994-02-18 | 1994-02-18 | 電界効果トランジスタの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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ID=12038483
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JPH06260507A (ja) * | 1993-03-05 | 1994-09-16 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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-
1994
- 1994-02-18 JP JP02084794A patent/JP3631506B2/ja not_active Expired - Lifetime
-
1995
- 1995-02-06 GB GB9502251A patent/GB2286720B/en not_active Expired - Fee Related
- 1995-02-16 DE DE19505272A patent/DE19505272A1/de not_active Withdrawn
-
1996
- 1996-05-17 US US08/650,032 patent/US5888860A/en not_active Expired - Lifetime
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|---|---|---|---|---|
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Also Published As
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| GB9502251D0 (en) | 1995-03-29 |
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| GB2286720B (en) | 1998-09-23 |
| GB2286720A (en) | 1995-08-23 |
| JP3631506B2 (ja) | 2005-03-23 |
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