JPH0521473A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0521473A JPH0521473A JP3170795A JP17079591A JPH0521473A JP H0521473 A JPH0521473 A JP H0521473A JP 3170795 A JP3170795 A JP 3170795A JP 17079591 A JP17079591 A JP 17079591A JP H0521473 A JPH0521473 A JP H0521473A
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- recess
- effect transistor
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Abstract
(57)【要約】
【目的】ヘテロ接合電界効果トランジスタのリセス端と
ゲート電極端の距離を０．０１μｍの精度で制御する。 【構成】フォトレジスト９の開口１０よりもＬ１だけ広
げてＳｉＯ2 膜８を精度良くエッチングする。これによ
りリセス１１を形成後、ゲート電極１３を形成すると、
リセス底部の長さＬ２が０．０１μｍの精度で所望の長
さにできる。
ゲート電極端の距離を０．０１μｍの精度で制御する。 【構成】フォトレジスト９の開口１０よりもＬ１だけ広
げてＳｉＯ2 膜８を精度良くエッチングする。これによ
りリセス１１を形成後、ゲート電極１３を形成すると、
リセス底部の長さＬ２が０．０１μｍの精度で所望の長
さにできる。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体ヘテロ接
合構造を用いた電界効果トランジスタの製造方法に関す
る。
合構造を用いた電界効果トランジスタの製造方法に関す
る。
【０００２】
【従来の技術】ヘテロ接合半導体層間において、電子親
和力の小さい半導体層内の電子が、電子親和力の大きい
半導体層へ移動し、ヘテロ接合界面近傍に電子蓄積層
（２次源電子ガス）を形成する。この２次元電子ガスを
電流チャネルとし、その電子濃度を制御電極に印加され
た電圧によって制御し、制御電極（ゲート電極）を挟ん
で設けられたオーミック電極（ソース電極−ドレイン電
極）から構成された電界効果トランジスタは、高利得と
低雑音の特徴を生かして、開発が進められている。特に
Ｎ型ＡｌＧａＡｓとアンドープＧａＡｓとの半導体ヘテ
ロ接合を用いた電界効果トランジスタは、４ＧＨｚ以上
の超高周波帯における低雑音素子として、ＧａＡｓ−Ｍ
ＥＳＦＥＴと置き換えられている。このヘテロ接合を用
いた電界効果トランジスタの断面構造について、図２
（ｃ）を参照して説明する。半絶縁性ＧａＡｓ基板１の
表面に、アンドープＧａＡｓ層２、Ｎ型ＡｌＧａＡｓ電
子供給層３、Ｎ型ＧａＡｓコンタクト層４がエピタキシ
ャル成長されている。Ｎ型ＧａＡｓコンタクト層４とオ
ーミック接触を形成するソース電極６、ドレイン電極７
及びＮ型ＡｌＧａＡｓ電子供給層３とショットキー接合
を形成するゲート電極１３がある。半導体ヘテロ接合に
近接して、電子親和力が小さいＮ型ＡｌＧａＡｓ電子供
給層３から電子親和力が大きいアンドープＧａＡｓ層２
に電子が移動し、２次元電子ガス５が蓄積される。この
電界効果トランジスタは、２次元電子ガス５を電流チャ
ネルとしてゲート電極１３で電子濃度を変調し、ソース
電極６とドレイン電極７との間の電流を制御する。ソー
ス電極６，ドレイン電極７と２次元電子ガス５との直列
抵抗を低減するために、Ｎ型ＧａＡｓコンタクト層４が
設けられている。Ｎ型ＧａＡｓコンタクト層４を部分的
にエッチングしてリセス１１を形成し、Ｎ型ＡｌＧａＡ
ｓ電子供給層３の表面にゲート電極１３が形成されてい
る。このときゲート電極１３直下のＮ型ＡｌＧａＡｓ電
子供給層３は、通常熱平行状態において完全に空乏化す
るように、不純物濃度と厚さとが決められている。従っ
て、２次元電子ガス５の濃度がゲート電極１３のバイア
ス電圧で、高感度に変調されることにより、高い相互コ
ンダクタンス、高利得や低雑音性能が得られる。
和力の小さい半導体層内の電子が、電子親和力の大きい
半導体層へ移動し、ヘテロ接合界面近傍に電子蓄積層
（２次源電子ガス）を形成する。この２次元電子ガスを
電流チャネルとし、その電子濃度を制御電極に印加され
た電圧によって制御し、制御電極（ゲート電極）を挟ん
で設けられたオーミック電極（ソース電極−ドレイン電
極）から構成された電界効果トランジスタは、高利得と
低雑音の特徴を生かして、開発が進められている。特に
Ｎ型ＡｌＧａＡｓとアンドープＧａＡｓとの半導体ヘテ
ロ接合を用いた電界効果トランジスタは、４ＧＨｚ以上
の超高周波帯における低雑音素子として、ＧａＡｓ−Ｍ
ＥＳＦＥＴと置き換えられている。このヘテロ接合を用
いた電界効果トランジスタの断面構造について、図２
（ｃ）を参照して説明する。半絶縁性ＧａＡｓ基板１の
表面に、アンドープＧａＡｓ層２、Ｎ型ＡｌＧａＡｓ電
子供給層３、Ｎ型ＧａＡｓコンタクト層４がエピタキシ
ャル成長されている。Ｎ型ＧａＡｓコンタクト層４とオ
ーミック接触を形成するソース電極６、ドレイン電極７
及びＮ型ＡｌＧａＡｓ電子供給層３とショットキー接合
を形成するゲート電極１３がある。半導体ヘテロ接合に
近接して、電子親和力が小さいＮ型ＡｌＧａＡｓ電子供
給層３から電子親和力が大きいアンドープＧａＡｓ層２
に電子が移動し、２次元電子ガス５が蓄積される。この
電界効果トランジスタは、２次元電子ガス５を電流チャ
ネルとしてゲート電極１３で電子濃度を変調し、ソース
電極６とドレイン電極７との間の電流を制御する。ソー
ス電極６，ドレイン電極７と２次元電子ガス５との直列
抵抗を低減するために、Ｎ型ＧａＡｓコンタクト層４が
設けられている。Ｎ型ＧａＡｓコンタクト層４を部分的
にエッチングしてリセス１１を形成し、Ｎ型ＡｌＧａＡ
ｓ電子供給層３の表面にゲート電極１３が形成されてい
る。このときゲート電極１３直下のＮ型ＡｌＧａＡｓ電
子供給層３は、通常熱平行状態において完全に空乏化す
るように、不純物濃度と厚さとが決められている。従っ
て、２次元電子ガス５の濃度がゲート電極１３のバイア
ス電圧で、高感度に変調されることにより、高い相互コ
ンダクタンス、高利得や低雑音性能が得られる。
【０００３】ところがこの構造では、ソース電極側リセ
ス底部１４ａの直列抵抗は、Ｎ型ＧａＡｓコンタクト層
４が途切れているため、２次元電子ガス５の濃度に直接
依存している。このため、小電流で動作させる低雑音素
子では、ゲート電極直下の２次元電子ガス濃度が低く制
限され、リセス底部の直列抵抗が素子性能を大きく左右
する程度まで増大する。従って、ソース電極側リセス底
部１４ａの長さは、できるだけ短い方が望ましい。一
方、ドレイン電極側リセス底部１４ｂの長さは、ゲート
電極の降伏電圧と密接に関係しており、ドレイン電極側
のリセス端とゲート電極端が接近するにつれて、ゲート
電極の降伏電圧が低下し、好ましくない。従って、ソー
ス電極側リセス底部とドレイン側リセス底部を同時に形
成する場合素子の要求性能によってゲート電極端とリセ
ス端の距離には最適値が存在する。
ス底部１４ａの直列抵抗は、Ｎ型ＧａＡｓコンタクト層
４が途切れているため、２次元電子ガス５の濃度に直接
依存している。このため、小電流で動作させる低雑音素
子では、ゲート電極直下の２次元電子ガス濃度が低く制
限され、リセス底部の直列抵抗が素子性能を大きく左右
する程度まで増大する。従って、ソース電極側リセス底
部１４ａの長さは、できるだけ短い方が望ましい。一
方、ドレイン電極側リセス底部１４ｂの長さは、ゲート
電極の降伏電圧と密接に関係しており、ドレイン電極側
のリセス端とゲート電極端が接近するにつれて、ゲート
電極の降伏電圧が低下し、好ましくない。従って、ソー
ス電極側リセス底部とドレイン側リセス底部を同時に形
成する場合素子の要求性能によってゲート電極端とリセ
ス端の距離には最適値が存在する。
【０００４】従来、このリセスを有する電界効果トラン
ジスタは図２（ａ）から図２（ｃ）に示す工程で製造さ
れる。まず、図２（ａ）に示すように、結晶表面にフォ
トレジスト９を塗布した後、ゲート電極パターンのフォ
トマスクで露光および現像してゲート電極を形成するた
めの開口１０を形成する。次いで、図２（ｂ）に示すよ
うに結晶をエッチングしてリセス１１を形成した後、ゲ
ート電極金属１２を真空蒸着する。次に、周知のリフト
オフ法を用いてフォトレジスト９を除去し、ゲート電極
１３を形成し図２（ｃ）となる。
ジスタは図２（ａ）から図２（ｃ）に示す工程で製造さ
れる。まず、図２（ａ）に示すように、結晶表面にフォ
トレジスト９を塗布した後、ゲート電極パターンのフォ
トマスクで露光および現像してゲート電極を形成するた
めの開口１０を形成する。次いで、図２（ｂ）に示すよ
うに結晶をエッチングしてリセス１１を形成した後、ゲ
ート電極金属１２を真空蒸着する。次に、周知のリフト
オフ法を用いてフォトレジスト９を除去し、ゲート電極
１３を形成し図２（ｃ）となる。
【０００５】
【発明が解決しようとする課題】上述の製造工程では、
結晶のエッチング方法によって決まったリセス端とゲー
ト電極端の距離となり、これを所望の長さにコントロー
ルすることが出来ず、従って、素子の用途によって異な
る性能の要求がある場合に、所望の長さにあったエッチ
ング方法及びエッチング条件に変更する必要が生じ、製
造プロセスの標準化ができないことや、エッチング設備
の投資がよけいに必要となる問題が生じていた。
結晶のエッチング方法によって決まったリセス端とゲー
ト電極端の距離となり、これを所望の長さにコントロー
ルすることが出来ず、従って、素子の用途によって異な
る性能の要求がある場合に、所望の長さにあったエッチ
ング方法及びエッチング条件に変更する必要が生じ、製
造プロセスの標準化ができないことや、エッチング設備
の投資がよけいに必要となる問題が生じていた。
【０００６】さらに、最新の素子ではリセス端とゲート
電極端の距離を０．０１μｍの精度でコントロールしな
ければ、素子の要求性能を満足できなくなっており、新
たにリセス端とゲート電極端距離制御が高精度にできる
プロセスが必要となっていた。
電極端の距離を０．０１μｍの精度でコントロールしな
ければ、素子の要求性能を満足できなくなっており、新
たにリセス端とゲート電極端距離制御が高精度にできる
プロセスが必要となっていた。
【０００７】例えば、結晶のエッチング方法として、硫
酸と過酸化水素の混合液を用いる場合、図２（ａ）から
図２（ｃ）に示した従来の製造方法では、リセス端とゲ
ート電極端とがほとんど接してしまい、ゲート電極の降
伏電圧の著しい低下や高周波帯に於ける利得の低下を引
き起こす。
酸と過酸化水素の混合液を用いる場合、図２（ａ）から
図２（ｃ）に示した従来の製造方法では、リセス端とゲ
ート電極端とがほとんど接してしまい、ゲート電極の降
伏電圧の著しい低下や高周波帯に於ける利得の低下を引
き起こす。
【０００８】
【課題を解決するための手段】本発明の電界効果トラン
ジスタの製造方法は、リセスが形成される結晶層とリセ
スパターンを開口するためのフォトレジスト層の間に別
の材質からなる、リセス端とゲート電極端の距離のコン
トロール層を挿入し、まず、コントロール層のみのエッ
チングを行い、フォトレジストに形成されているリセス
パターンより両側面へエッチングを広げる。その開口部
分を通して結晶のエッチングを行い、リセス形成をした
後、ゲート電極金属膜を真空蒸着法で形成し、リフトオ
フ法を用いて、フォトレジスト層を除去するとリセス内
にゲート電極が形成される。
ジスタの製造方法は、リセスが形成される結晶層とリセ
スパターンを開口するためのフォトレジスト層の間に別
の材質からなる、リセス端とゲート電極端の距離のコン
トロール層を挿入し、まず、コントロール層のみのエッ
チングを行い、フォトレジストに形成されているリセス
パターンより両側面へエッチングを広げる。その開口部
分を通して結晶のエッチングを行い、リセス形成をした
後、ゲート電極金属膜を真空蒸着法で形成し、リフトオ
フ法を用いて、フォトレジスト層を除去するとリセス内
にゲート電極が形成される。
【０００９】この時、コントロール層のリセスパターン
から両側面へのエッチングの広がり量がリセス端とゲー
ト電極間距離と一対一の相関関係があるため、コントロ
ール層のエッチングを精密に制御することにより、リセ
ス端とゲート電極間距離の制御が可能となる。
から両側面へのエッチングの広がり量がリセス端とゲー
ト電極間距離と一対一の相関関係があるため、コントロ
ール層のエッチングを精密に制御することにより、リセ
ス端とゲート電極間距離の制御が可能となる。
【００１０】
【実施例】本発明の第１の実施例について、低雑音ヘテ
ロ接合電界効果トランジスタの製造工程の図１（ａ）か
ら図１（ｆ）を参照して説明する。
ロ接合電界効果トランジスタの製造工程の図１（ａ）か
ら図１（ｆ）を参照して説明する。
【００１１】はじめに図１（ａ）に示すように、半絶縁
性ＧａＡｓ基板１の表面に分子線エピタキシャル成長
（ＭＢＥ）により、厚さ１μｍのアンドープＧａＡｓ層
２，キャリア濃度２ｘ１０18ｃｍ-3で厚さ５００ＡのＮ
型Ａｌ0.25Ｇａ0.75Ａｓ電子供給層３，キャリア濃度２
ｘ１０18ｃｍ-3、厚さ１０００ＡのＮ型ＧａＡｓコンタ
クト層４を連続成長する。
性ＧａＡｓ基板１の表面に分子線エピタキシャル成長
（ＭＢＥ）により、厚さ１μｍのアンドープＧａＡｓ層
２，キャリア濃度２ｘ１０18ｃｍ-3で厚さ５００ＡのＮ
型Ａｌ0.25Ｇａ0.75Ａｓ電子供給層３，キャリア濃度２
ｘ１０18ｃｍ-3、厚さ１０００ＡのＮ型ＧａＡｓコンタ
クト層４を連続成長する。
【００１２】次に図１（ｂ）に示すように、周知のＣＶ
Ｄ法を用いて、３００℃から４００℃程度の低温でＳｉ
Ｏ2 膜８を５００Ａの厚さに形成する。
Ｄ法を用いて、３００℃から４００℃程度の低温でＳｉ
Ｏ2 膜８を５００Ａの厚さに形成する。
【００１３】次に図１（ｃ）に示すように、周知のリフ
トオフ法と４００℃から４５０℃の熱処理によりＡｕＧ
ｅ／Ｎｉ合金層からなるソース電極６とドレイン電極７
とを形成する。
トオフ法と４００℃から４５０℃の熱処理によりＡｕＧ
ｅ／Ｎｉ合金層からなるソース電極６とドレイン電極７
とを形成する。
【００１４】次に図１（ｄ）に示すように、フォトレジ
スト９にリセスパターンを選択的に開口１０を形成し、
フォトレジスト９をマスクにしてＳｉＯ2 膜８をエッチ
ングする。この時、フォトレジスト９の開口パターンよ
りも両側へ長さＬ１分広げてエッチングを行う。
スト９にリセスパターンを選択的に開口１０を形成し、
フォトレジスト９をマスクにしてＳｉＯ2 膜８をエッチ
ングする。この時、フォトレジスト９の開口パターンよ
りも両側へ長さＬ１分広げてエッチングを行う。
【００１５】次に図１（ｅ）に示すように、ＳｉＯ2 膜
８をマスクにして、硫酸と過酸化水素の混合液を用い
て、Ｎ型ＧａＡｓコンタクト層４をエッチングして、リ
セス１１を形成した後、ゲート電極金属のＡｌを真空蒸
着する。次に、フォトレジスト９を用いたリフトオフ法
により、ゲート電極１３を形成し図１（ｆ）となる。
８をマスクにして、硫酸と過酸化水素の混合液を用い
て、Ｎ型ＧａＡｓコンタクト層４をエッチングして、リ
セス１１を形成した後、ゲート電極金属のＡｌを真空蒸
着する。次に、フォトレジスト９を用いたリフトオフ法
により、ゲート電極１３を形成し図１（ｆ）となる。
【００１６】リセス端とゲート電極間の長さＬ２は、硫
酸と過酸化水素の混合液を用いてＧａＡｓをエッチング
した場合、Ｌ１とほぼ一致する。従って、素子の設計
上、Ｌ２を０．０５μｍとしたい場合は、ＳｉＯ2 膜８
をエッチングする際にリセスパターンからの広がり長さ
Ｌ１を０．０５μｍに制御すればよい。これは、ＳｉＯ
2 のエッチング速度を毎秒０．０１μｍ以下にすれば容
易に実現できる。
酸と過酸化水素の混合液を用いてＧａＡｓをエッチング
した場合、Ｌ１とほぼ一致する。従って、素子の設計
上、Ｌ２を０．０５μｍとしたい場合は、ＳｉＯ2 膜８
をエッチングする際にリセスパターンからの広がり長さ
Ｌ１を０．０５μｍに制御すればよい。これは、ＳｉＯ
2 のエッチング速度を毎秒０．０１μｍ以下にすれば容
易に実現できる。
【００１７】次に本発明の別の実施例について説明す
る。
る。
【００１８】第１の実施例では、低雑音ヘテロ接合電界
効果トランジスタの製造工程で説明したが、高出力素子
の場合は、低雑音素子よりもゲート電極の降伏電圧を高
く設計するため、Ｌ２を長くすなわちＬ１を長く、例え
ば素子の要求性能に合わせて、コントロールすればよ
い。また、第１の実施例ではコントロール層としてＳｉ
Ｏ2 膜を用いたが、ＳｉＮ膜や他の電気的絶縁材料膜を
用いることができるし、ゲート電極長が１μｍ以下で
は、リセスパターン形成に電子線リソグラフィー法を用
いるため、この場合フォトレジストは電子線レジストに
置き換える。さらに第１の実施例以外の結晶、例えば、
ＩｎＧａＡｓやＩｎＰのヘテロ接合を含む結晶を使う素
子の製造に、本発明を使うことが出来る。
効果トランジスタの製造工程で説明したが、高出力素子
の場合は、低雑音素子よりもゲート電極の降伏電圧を高
く設計するため、Ｌ２を長くすなわちＬ１を長く、例え
ば素子の要求性能に合わせて、コントロールすればよ
い。また、第１の実施例ではコントロール層としてＳｉ
Ｏ2 膜を用いたが、ＳｉＮ膜や他の電気的絶縁材料膜を
用いることができるし、ゲート電極長が１μｍ以下で
は、リセスパターン形成に電子線リソグラフィー法を用
いるため、この場合フォトレジストは電子線レジストに
置き換える。さらに第１の実施例以外の結晶、例えば、
ＩｎＧａＡｓやＩｎＰのヘテロ接合を含む結晶を使う素
子の製造に、本発明を使うことが出来る。
【００１９】
【発明の効果】以上説明したように、本発明の電界効果
トランジスタの製造方法によれば、結晶のエッチング方
法を変更する事なく、またエッチング方法によらずリセ
ス端とゲート電極端の長さを素子の要求性能に合わせ
て、高精度にコントロールすることができ、これまで実
現困難であった要求性能の素子の製造を可能にするだけ
でなく、リセス形成のための結晶エッチング工程の標準
化が実現でき、余計な設備投資の必要が無くなる。
トランジスタの製造方法によれば、結晶のエッチング方
法を変更する事なく、またエッチング方法によらずリセ
ス端とゲート電極端の長さを素子の要求性能に合わせ
て、高精度にコントロールすることができ、これまで実
現困難であった要求性能の素子の製造を可能にするだけ
でなく、リセス形成のための結晶エッチング工程の標準
化が実現でき、余計な設備投資の必要が無くなる。
【図１】本発明の第１の実施例における電界効果トラン
ジスタの製造工程を示す断面図である。
ジスタの製造工程を示す断面図である。
【図２】従来の電界効果トランジスタの製造工程を示す
断面図である。
断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ アンドープＧａＡｓ層 ３ Ｎ型Ａｌ0.25Ｇａ0.75Ａｓ電子供給層 ４ Ｎ型ＧａＡｓコンタクト層 ５ ２次元電子ガス ６ ソース電極 ７ ドレイン電極 ８ ＳｉＯ2 膜 ９ フォトレジスト １０ 開口 １１ リセス １２ ゲート電極金属 １３ ゲート電極 １４ａ ソース電極側リセス底部 １４ｂ ドレイン電極側リセス底部
Claims (1)
- 【特許請求の範囲】 【請求項１】 半絶縁性化合物半導体基板の表面に、第
１のアンドープ半導体層がエピタキシャル成長され、さ
らに、前記第１の半導体層よりも電子親和力の小さい第
２のＮ型半導体層がヘテロ接合を形成してエピタキシャ
ル成長され、その上に形成された制御ゲート電極を挟ん
でオーミックコンタクトをなすソース電極およびドレイ
ン電極を有する電界効果トランジスタの製造方法におい
て、半導体結晶表面に絶縁膜を形成する工程と、ゲート
電極およびリセスと称する溝を形成する部分の該絶縁膜
をゲート電極の長さよりも所望の寸法だけ広げて開口部
を形成する工程と、該開口部を有する該絶縁膜をマスク
にして前記半導体結晶をエッチングし該リセスを形成す
る工程とを有することを特徴とする電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170795A JPH0521473A (ja) | 1991-07-11 | 1991-07-11 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3170795A JPH0521473A (ja) | 1991-07-11 | 1991-07-11 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521473A true JPH0521473A (ja) | 1993-01-29 |
Family
ID=15911500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3170795A Pending JPH0521473A (ja) | 1991-07-11 | 1991-07-11 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521473A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018508988A (ja) * | 2015-02-19 | 2018-03-29 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ | 半導体ボディの製造方法 |
| US10468555B2 (en) | 2015-02-19 | 2019-11-05 | Osram Opto Semiconductors Gmbh | Method for producing a semiconductor body |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023925A (ja) * | 1988-06-20 | 1990-01-09 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02237113A (ja) * | 1989-03-10 | 1990-09-19 | Nippon Mining Co Ltd | 多層電極の形成方法 |
-
1991
- 1991-07-11 JP JP3170795A patent/JPH0521473A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023925A (ja) * | 1988-06-20 | 1990-01-09 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02237113A (ja) * | 1989-03-10 | 1990-09-19 | Nippon Mining Co Ltd | 多層電極の形成方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018508988A (ja) * | 2015-02-19 | 2018-03-29 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ | 半導体ボディの製造方法 |
| US10424509B2 (en) | 2015-02-19 | 2019-09-24 | Osram Opto Semiconductors Gmbh | Method for producing a semiconductor body |
| US10468555B2 (en) | 2015-02-19 | 2019-11-05 | Osram Opto Semiconductors Gmbh | Method for producing a semiconductor body |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980512 |