JPH10335638A - 高電子移動度トランジスタおよびその製造方法 - Google Patents
高電子移動度トランジスタおよびその製造方法Info
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- JPH10335638A JPH10335638A JP14769797A JP14769797A JPH10335638A JP H10335638 A JPH10335638 A JP H10335638A JP 14769797 A JP14769797 A JP 14769797A JP 14769797 A JP14769797 A JP 14769797A JP H10335638 A JPH10335638 A JP H10335638A
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Abstract
(57)【要約】
【課題】 ＡｌＩｎＡｓ／ＧａＩｎＡｓ系ＨＥＭＴのチ
ャネル層中の電子濃度を低下させ、低いゲート・ソース
間抵抗Ｒｓ、かつ低いゲート・ドレイン間容量Ｃｇｄを
有するＨＥＭＴを得る。 【解決手段】 ＨＥＭＴのゲート・ドレイン間の電子供
給層４中に、所定の条件により、プラズマ処理などの方
法により、酸素あるいはフッ素導入層１０を制御よく形
成する。
ャネル層中の電子濃度を低下させ、低いゲート・ソース
間抵抗Ｒｓ、かつ低いゲート・ドレイン間容量Ｃｇｄを
有するＨＥＭＴを得る。 【解決手段】 ＨＥＭＴのゲート・ドレイン間の電子供
給層４中に、所定の条件により、プラズマ処理などの方
法により、酸素あるいはフッ素導入層１０を制御よく形
成する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は高電子移動度トラン
ジスタ（ＨＥＭＴ）の製造方法に関する。より詳しく
は、ＩｎＰ基板上に形成されたＡｌＩｎＡｓ／ＧａＩｎ
Ａｓ系ＨＥＭＴに関する。
ジスタ（ＨＥＭＴ）の製造方法に関する。より詳しく
は、ＩｎＰ基板上に形成されたＡｌＩｎＡｓ／ＧａＩｎ
Ａｓ系ＨＥＭＴに関する。
【０００２】
【従来の技術】近年、ミリ波用パワーＭＭＩＣ（モノリ
シックマイクロウェーブＩＣ）用素子として、ＡｌＧａ
Ａｓ／ＧａＡｓ系ＨＥＭＴに代わり、より使用周波数が
高くかつ遮断周波数の高いＡｌＩｎＡｓ／ＧａＩｎＡｓ
系ＨＥＭＴが注目を集めている。しかし、この系のＨＥ
ＭＴは優れた高周波特性を有しているが、より高性能化
を試みる場合に、ゲート・ソース間抵抗Ｒｓを低減する
ことが重要である。
シックマイクロウェーブＩＣ）用素子として、ＡｌＧａ
Ａｓ／ＧａＡｓ系ＨＥＭＴに代わり、より使用周波数が
高くかつ遮断周波数の高いＡｌＩｎＡｓ／ＧａＩｎＡｓ
系ＨＥＭＴが注目を集めている。しかし、この系のＨＥ
ＭＴは優れた高周波特性を有しているが、より高性能化
を試みる場合に、ゲート・ソース間抵抗Ｒｓを低減する
ことが重要である。
【０００３】ゲート・ソース間抵抗Ｒｓを低減するため
に、キャリア濃度を増加させることが容易に考えられる
が、キャリア濃度を増加させるとゲート・ドレイン間容
量Ｃｇｄが大きくなり、高周波特性を損ない、かつ、Ｄ
Ｃ特性においても、ゲートリーク電流が大きくなった
り、ブレイクダウン電圧が低下するなどの問題点があ
る。
に、キャリア濃度を増加させることが容易に考えられる
が、キャリア濃度を増加させるとゲート・ドレイン間容
量Ｃｇｄが大きくなり、高周波特性を損ない、かつ、Ｄ
Ｃ特性においても、ゲートリーク電流が大きくなった
り、ブレイクダウン電圧が低下するなどの問題点があ
る。
【０００４】また、ゲート・ドレイン間距離を離し、ゲ
ート・ソース間距離をつめた非対称ゲート構造を採用す
る方法も容易に考えられる。
ート・ソース間距離をつめた非対称ゲート構造を採用す
る方法も容易に考えられる。
【０００５】図１２〜図１７は、非対称ゲート構造のＡ
ｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴの製造工程の一例を示
す略断面図である。
ｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴの製造工程の一例を示
す略断面図である。
【０００６】図１２に示すように、ｎ型の半絶縁性Ｇａ
Ａｓ基板２１の表面に、たとえばＭＢＥ法により、次の
各層をエピタキシャル成長させる。アンドープＡｌＧａ
Ａｓバッファ層２２，アンドープＧａＡｓチャネル層２
３，ｎ型ＡｌＧａＡｓショットキ層２４，ｎ型ＧａＡｓ
コンタクト層２５等の各層である。
Ａｓ基板２１の表面に、たとえばＭＢＥ法により、次の
各層をエピタキシャル成長させる。アンドープＡｌＧａ
Ａｓバッファ層２２，アンドープＧａＡｓチャネル層２
３，ｎ型ＡｌＧａＡｓショットキ層２４，ｎ型ＧａＡｓ
コンタクト層２５等の各層である。
【０００７】次に、図１３に示すように、素子分離のた
めに、素子の不要な部分は表面の成長層をエッチング
し、ＧａＡｓ基板２１を露出させる。
めに、素子の不要な部分は表面の成長層をエッチング
し、ＧａＡｓ基板２１を露出させる。
【０００８】次に、図１４に示すように、オーミック性
電極を形成するために、通常のフォト工程と蒸着工程と
アロイ工程を経て、ＡｕＧｅ／Ｎｉ／Ａｕからなるソー
ス電極２６およびドレイン電極２７を、ｎ型ＧａＡｓコ
ンタクト層２５の表面に形成する。
電極を形成するために、通常のフォト工程と蒸着工程と
アロイ工程を経て、ＡｕＧｅ／Ｎｉ／Ａｕからなるソー
ス電極２６およびドレイン電極２７を、ｎ型ＧａＡｓコ
ンタクト層２５の表面に形成する。
【０００９】次に図１５に示すように、ショットキ電極
を形成するために、通常工程によりゲート電極形成パタ
ーンをフォト工程により形成し、ｎ型ＧａＡｓコンタク
ト層２５をフォトレジストをマスクにエッチングし、蒸
着工程を経て、Ｔｉ／Ｐｔ／Ａｕからなるゲート電極２
９をショットキ層２４上に形成する。
を形成するために、通常工程によりゲート電極形成パタ
ーンをフォト工程により形成し、ｎ型ＧａＡｓコンタク
ト層２５をフォトレジストをマスクにエッチングし、蒸
着工程を経て、Ｔｉ／Ｐｔ／Ａｕからなるゲート電極２
９をショットキ層２４上に形成する。
【００１０】次に図１６に示すように、フォトレジスト
１５でゲートのドレイン端に開口を持つパターンを形成
し、ゲートのドレイン端直下のｎ型ＧａＡｓコンタクト
層２５をエッチングし、図１７に示すようなゲート・ド
レイン間の距離がゲート・ソース間の距離より長いＨＥ
ＭＴが構成される。
１５でゲートのドレイン端に開口を持つパターンを形成
し、ゲートのドレイン端直下のｎ型ＧａＡｓコンタクト
層２５をエッチングし、図１７に示すようなゲート・ド
レイン間の距離がゲート・ソース間の距離より長いＨＥ
ＭＴが構成される。
【００１１】しかしながら、現状のプロセス技術におけ
るリセスとショットキ電極（ゲート電極）の位置合わせ
のばらつきのため、ゲート・ソース間抵抗Ｒｓの大きな
ばらつきが生じて、高周波特性のばらつきが発生し、Ｉ
Ｃの高周波特性を改善するに至らない。
るリセスとショットキ電極（ゲート電極）の位置合わせ
のばらつきのため、ゲート・ソース間抵抗Ｒｓの大きな
ばらつきが生じて、高周波特性のばらつきが発生し、Ｉ
Ｃの高周波特性を改善するに至らない。
【００１２】これらのことから、ＨＥＭＴのより高性能
化のためには、低いゲート・ソース間抵抗Ｒｓを達成
し、かつ、ゲート・ドレイン間容量Ｃｇｄおよびゲート
リーク電流を低く抑えることが非常に重要であることが
わかる。
化のためには、低いゲート・ソース間抵抗Ｒｓを達成
し、かつ、ゲート・ドレイン間容量Ｃｇｄおよびゲート
リーク電流を低く抑えることが非常に重要であることが
わかる。
【００１３】低いゲート・ソース間抵抗Ｒｓを達成し、
かつ、ゲート・ドレイン間容量Ｃｇｄ、ゲートリーク電
流を低く抑え、高周波特性を改善する試みとして、たと
えばＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴの場合は、特開
平７−８６３０９号公報に記載された方法がある。
かつ、ゲート・ドレイン間容量Ｃｇｄ、ゲートリーク電
流を低く抑え、高周波特性を改善する試みとして、たと
えばＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴの場合は、特開
平７−８６３０９号公報に記載された方法がある。
【００１４】図１６において、ゲート電極２９を含む表
面にフォトレジスト１５を塗布してパターニングし、フ
ォトレジストおよびゲート電極２９をマスクとして、ｎ
型ＧａＡｓコンタクト層２５をエッチングする。このと
き、ｎ型ＡｌＧａＡｓショットキ層２４をほとんどエッ
チングすることなく、ｎ型ＧａＡｓコンタクト層２５を
エッチングする必要がある。このためには、ＧｓＡｓの
エッチングレートをＡｌＧａＡｓのエッチングレートの
１００倍程度以上にする（特開平７−８６３０９［００
２１］参照）。このｎ型ＧａＡｓコンタクト層２５のエ
ッチングにより、ゲートのドレイン端のチャネル層の電
子濃度を低下させる。これにより、低いゲート・ソース
間抵抗Ｒｓを達成し、かつ、ゲート・ドレイン間容量Ｃ
ｇｄ、ゲートリーク電流を低く抑える。
面にフォトレジスト１５を塗布してパターニングし、フ
ォトレジストおよびゲート電極２９をマスクとして、ｎ
型ＧａＡｓコンタクト層２５をエッチングする。このと
き、ｎ型ＡｌＧａＡｓショットキ層２４をほとんどエッ
チングすることなく、ｎ型ＧａＡｓコンタクト層２５を
エッチングする必要がある。このためには、ＧｓＡｓの
エッチングレートをＡｌＧａＡｓのエッチングレートの
１００倍程度以上にする（特開平７−８６３０９［００
２１］参照）。このｎ型ＧａＡｓコンタクト層２５のエ
ッチングにより、ゲートのドレイン端のチャネル層の電
子濃度を低下させる。これにより、低いゲート・ソース
間抵抗Ｒｓを達成し、かつ、ゲート・ドレイン間容量Ｃ
ｇｄ、ゲートリーク電流を低く抑える。
【００１５】
【発明が解決しようとする課題】ＡｌＩｎＡｓ／ＧａＩ
ｎＡｓ系においては、上述と同様のプロセスを適用する
のであれば、ＧａＩｎＡｓのエッチングレートをＡｌＩ
ｎＡｓのエッチングレートの１００倍以上にする必要が
ある。しかし、この系のドライエッチングでは、ＡｌＧ
ａＡｓ／ＧａＡｓ系と異なり、これほどの選択比を得ら
れていない。このため、ＡｌＩｎＡｓの一部をエッチン
グするためエッチング時間の管理が難しくなり、この系
のドライエッチングは安定性に欠ける。
ｎＡｓ系においては、上述と同様のプロセスを適用する
のであれば、ＧａＩｎＡｓのエッチングレートをＡｌＩ
ｎＡｓのエッチングレートの１００倍以上にする必要が
ある。しかし、この系のドライエッチングでは、ＡｌＧ
ａＡｓ／ＧａＡｓ系と異なり、これほどの選択比を得ら
れていない。このため、ＡｌＩｎＡｓの一部をエッチン
グするためエッチング時間の管理が難しくなり、この系
のドライエッチングは安定性に欠ける。
【００１６】また、我々の実験においては、クエン酸系
のエッチング液を用いたウェットエッチングでは、温
度、時間により仕上がりに大きな差が生じやすく、ＩＣ
の均一性、再現性を要求されたプロセスにおいては、制
御性が悪い方法であることがわかった。
のエッチング液を用いたウェットエッチングでは、温
度、時間により仕上がりに大きな差が生じやすく、ＩＣ
の均一性、再現性を要求されたプロセスにおいては、制
御性が悪い方法であることがわかった。
【００１７】このため、ＡｌＩｎＡｓ／ＧａＩｎＡｓ系
においてはｎ型ＧａＩｎＡｓコンタクト層のエッチング
以外の方法で、ゲートのドレイン端のチャネル層の電子
濃度を低下させる必要がある。
においてはｎ型ＧａＩｎＡｓコンタクト層のエッチング
以外の方法で、ゲートのドレイン端のチャネル層の電子
濃度を低下させる必要がある。
【００１８】また、従来は、ＡｌＩｎＡｓ／ＧａＩｎＡ
ｓ系ＨＥＭＴにおいては、酸素あるいはフッ素が半導体
層中に混入し、その後熱処理を受けることによりｎ- Ａ
ｌＩｎＡｓ層の電子濃度が低下することが知られてお
り、酸素あるいはフッ素の混入を最小限に抑えることに
注力してきた。しかしながら、その混入を制御する条件
については検討されていなかった。
ｓ系ＨＥＭＴにおいては、酸素あるいはフッ素が半導体
層中に混入し、その後熱処理を受けることによりｎ- Ａ
ｌＩｎＡｓ層の電子濃度が低下することが知られてお
り、酸素あるいはフッ素の混入を最小限に抑えることに
注力してきた。しかしながら、その混入を制御する条件
については検討されていなかった。
【００１９】
【課題を解決するための手段】本発明者は、いくつかの
実験により、酸素あるいはフッ素の混入経路を明らかに
した。そしてその実験により、酸素あるいはフッ素を意
図的に混入させ、その後熱処理により制御性よくｎ- Ａ
ｌＩｎＡｓ層の電子濃度を低下させる条件を見出した。
実験により、酸素あるいはフッ素の混入経路を明らかに
した。そしてその実験により、酸素あるいはフッ素を意
図的に混入させ、その後熱処理により制御性よくｎ- Ａ
ｌＩｎＡｓ層の電子濃度を低下させる条件を見出した。
【００２０】半導体基板上にエピタキシャル成長された
ＡｌＩｎＡｓ／ＧａＩｎＡｓ系ＨＥＭＴにおいて、その
ゲート・ドレイン間の電子供給層中に酸素またはフッ素
の導入層を形成し、熱処理を行なう。酸素を導入した場
合の熱処理は２２０℃から４８０℃であり、フッ素を導
入した場合の熱処理温度は３５０℃から４８０℃であ
る。
ＡｌＩｎＡｓ／ＧａＩｎＡｓ系ＨＥＭＴにおいて、その
ゲート・ドレイン間の電子供給層中に酸素またはフッ素
の導入層を形成し、熱処理を行なう。酸素を導入した場
合の熱処理は２２０℃から４８０℃であり、フッ素を導
入した場合の熱処理温度は３５０℃から４８０℃であ
る。
【００２１】このような酸素あるいはフッ素を導入する
工程をＨＥＭＴ製造工程中に組込むことにより、ｎ- Ａ
ｌＩｎＡｓ電子供給層中の電子濃度が低減されることに
より、チャネル層中の電子濃度も低減し、低いゲート・
ソース間抵抗を維持しつつ、低いゲート・ドレイン間容
量を確保することができる。
工程をＨＥＭＴ製造工程中に組込むことにより、ｎ- Ａ
ｌＩｎＡｓ電子供給層中の電子濃度が低減されることに
より、チャネル層中の電子濃度も低減し、低いゲート・
ソース間抵抗を維持しつつ、低いゲート・ドレイン間容
量を確保することができる。
【００２２】
【発明の実施の形態】まず、酸素を導入する第１の実施
例について説明する。
例について説明する。
【００２３】図１に示すように、ＭＢＥ法により半絶縁
性ＩｎＰ基板１上に、２５０ｎｍ厚のアンドープＡｌＩ
ｎＡｓよりなるバッファ層２を成長させ、その上に２０
ｎｍ厚のアンドープＧａＩｎＡｓよりなるチャネル層３
を成長させ、さらにその上に５ｎｍ厚のＳｉを５×１０
18ｃｍ-3ドーピングしたＳｉドープＡｌＩｎＡｓよりな
る電子供給層４を成長させ、その上に２０ｎｍ厚のアン
ドープＡｌＩｎＡｓよりなるショットキ層５を成長さ
せ、その上に２０ｎｍ厚のＳｉを５×１０18ｃｍ -3ドー
ピングしたＳｉドープＧａＩｎＡｓよりなるコンタクト
層６を成長させる。
性ＩｎＰ基板１上に、２５０ｎｍ厚のアンドープＡｌＩ
ｎＡｓよりなるバッファ層２を成長させ、その上に２０
ｎｍ厚のアンドープＧａＩｎＡｓよりなるチャネル層３
を成長させ、さらにその上に５ｎｍ厚のＳｉを５×１０
18ｃｍ-3ドーピングしたＳｉドープＡｌＩｎＡｓよりな
る電子供給層４を成長させ、その上に２０ｎｍ厚のアン
ドープＡｌＩｎＡｓよりなるショットキ層５を成長さ
せ、その上に２０ｎｍ厚のＳｉを５×１０18ｃｍ -3ドー
ピングしたＳｉドープＧａＩｎＡｓよりなるコンタクト
層６を成長させる。
【００２４】次に、図２に示すように、素子分離のため
に、素子の不要な部分は表面の成長層をエッチングし、
ＩｎＰ基板１を露出させる。
に、素子の不要な部分は表面の成長層をエッチングし、
ＩｎＰ基板１を露出させる。
【００２５】次に、図３に示すように、オーミック性電
極を形成するために通常のフォト工程と蒸着工程とアロ
イ工程を経て、ＡｕＧｅ／Ｎｉ／Ａｕからなるソース電
極７およびドレイン電極８を形成する。
極を形成するために通常のフォト工程と蒸着工程とアロ
イ工程を経て、ＡｕＧｅ／Ｎｉ／Ａｕからなるソース電
極７およびドレイン電極８を形成する。
【００２６】次に、図４に示すように、ショットキ電極
を形成するために、通常工程によりゲート電極形成パタ
ーンをフォト工程により形成し、成長層表面のＳｉドー
プＧａＩｎＡｓコンタクト層６を、そのフォトレジスト
をマスクにエッチングし、蒸着工程を経て、Ｔｉ／Ｐｔ
／Ａｕからなるゲート電極９を、アンドープＡｌＩｎＡ
ｓショットキ層５上に形成する。
を形成するために、通常工程によりゲート電極形成パタ
ーンをフォト工程により形成し、成長層表面のＳｉドー
プＧａＩｎＡｓコンタクト層６を、そのフォトレジスト
をマスクにエッチングし、蒸着工程を経て、Ｔｉ／Ｐｔ
／Ａｕからなるゲート電極９を、アンドープＡｌＩｎＡ
ｓショットキ層５上に形成する。
【００２７】次に図５に示すように、フォトレジスト１
５でゲートのドレイン端に開口を持ったパターンを形成
し、ゲートのドレイン端直下のＳｉドープＡｌＩｎＡｓ
電子供給層４中の電子濃度を低下させるため、半導体プ
ロセスで一般的に用いられているオゾンアッシング装置
を用い、ＳｉドープＡｌＩｎＡｓ電子供給層４中に酸素
を導入する（基板温度７０℃、大気圧、１５分）。その
後フォトレジスト１５を剥離し、４００℃５分間の熱処
理を行なうことで、ＳｉドープＡｌＩｎＡｓ電子供給層
４中に酸素を導入層１０を形成し、ＳｉドープＡｌＩｎ
Ａｓ電子供給層４中の電子濃度を低下させる。
５でゲートのドレイン端に開口を持ったパターンを形成
し、ゲートのドレイン端直下のＳｉドープＡｌＩｎＡｓ
電子供給層４中の電子濃度を低下させるため、半導体プ
ロセスで一般的に用いられているオゾンアッシング装置
を用い、ＳｉドープＡｌＩｎＡｓ電子供給層４中に酸素
を導入する（基板温度７０℃、大気圧、１５分）。その
後フォトレジスト１５を剥離し、４００℃５分間の熱処
理を行なうことで、ＳｉドープＡｌＩｎＡｓ電子供給層
４中に酸素を導入層１０を形成し、ＳｉドープＡｌＩｎ
Ａｓ電子供給層４中の電子濃度を低下させる。
【００２８】図６は、フォトレジスト層を除去した後の
ＨＥＭＴの略断面図である。同じウェハ内にオゾンアッ
シング処理なしのＨＥＭＴも同時に作製した。その結
果、ゲート・ソース間抵抗はいずれも０．２Ω／ｍｍで
オゾンアッシング処理の有無の差がなく、ゲート・ドレ
イン間容量は、オゾンアッシング処理しないものが２１
１ｆＦ／ｍｍであったが、オゾンアッシング処理により
１５６ｆＦ／ｍｍに低下した。また、ゲート・ドレイン
間耐圧（Ｉｄｇ＝１０ｍＡ／ｍｍ）がオゾンアッシング
処理なしの場合７Ｖであったものがオゾンアッシング処
理により２１Ｖに向上し、低ゲート・ドレイン間容量Ｃ
ｇｄ、高ゲート・ドレイン間耐圧のＨＥＭＴが得られ
た。
ＨＥＭＴの略断面図である。同じウェハ内にオゾンアッ
シング処理なしのＨＥＭＴも同時に作製した。その結
果、ゲート・ソース間抵抗はいずれも０．２Ω／ｍｍで
オゾンアッシング処理の有無の差がなく、ゲート・ドレ
イン間容量は、オゾンアッシング処理しないものが２１
１ｆＦ／ｍｍであったが、オゾンアッシング処理により
１５６ｆＦ／ｍｍに低下した。また、ゲート・ドレイン
間耐圧（Ｉｄｇ＝１０ｍＡ／ｍｍ）がオゾンアッシング
処理なしの場合７Ｖであったものがオゾンアッシング処
理により２１Ｖに向上し、低ゲート・ドレイン間容量Ｃ
ｇｄ、高ゲート・ドレイン間耐圧のＨＥＭＴが得られ
た。
【００２９】図５の酸素導入の工程において、上記のオ
ゾンにさらす方法以外に、酸素プラズマにさらす方法が
可能であり、半導体プロセスで一般的に用いられている
平行平板酸素アッシング装置、バレル型酸素アッシング
装置、リモートプラズマ型酸素アッシング装置が利用で
きる。
ゾンにさらす方法以外に、酸素プラズマにさらす方法が
可能であり、半導体プロセスで一般的に用いられている
平行平板酸素アッシング装置、バレル型酸素アッシング
装置、リモートプラズマ型酸素アッシング装置が利用で
きる。
【００３０】前記の熱処理での必要な温度は２２０〜４
８０℃である。２２０℃未満では、導入した酸素が電子
濃度を低下させる効果が不十分であり、４８０℃以上で
は熱拡散によりＡｌＩｎＡｓ／ＧａＩｎＡｓ層のヘテロ
接合の境界面が劣化し、特性を劣化させる。
８０℃である。２２０℃未満では、導入した酸素が電子
濃度を低下させる効果が不十分であり、４８０℃以上で
は熱拡散によりＡｌＩｎＡｓ／ＧａＩｎＡｓ層のヘテロ
接合の境界面が劣化し、特性を劣化させる。
【００３１】より好ましくは、３００〜４５０℃であ
る。３００℃未満では酸素導入によるダメージの回復が
遅く処理時間が長くかかり、４５０℃以上ではＳｉドー
プＡｌＩｎＡｓ層中のＳｉドナーの拡散が始まり、素子
特性を劣化させてしまう。
る。３００℃未満では酸素導入によるダメージの回復が
遅く処理時間が長くかかり、４５０℃以上ではＳｉドー
プＡｌＩｎＡｓ層中のＳｉドナーの拡散が始まり、素子
特性を劣化させてしまう。
【００３２】ダメージの回復を十分に行なわないと、酸
素を導入した部分がゲートリーク電流の電流経路とな
り、ゲート・ドレイン間耐圧の劣化が生じる。このこと
から、ダメージの比較的大きい上記平行平板酸素アッシ
ング装置や、後述のバレル型アッシング装置を使った場
合は、熱処理は３３０℃以上が望ましい。
素を導入した部分がゲートリーク電流の電流経路とな
り、ゲート・ドレイン間耐圧の劣化が生じる。このこと
から、ダメージの比較的大きい上記平行平板酸素アッシ
ング装置や、後述のバレル型アッシング装置を使った場
合は、熱処理は３３０℃以上が望ましい。
【００３３】次に述べる第２の実施例は、酸素を導入す
る他の一例であって、第１の実施例と異なるところは、
エピタキシャル層の成長方法がＭＯＣＶＤ法であること
と、酸素導入にバレル型酸素アッシング装置を用いるこ
とと、熱処理の条件等である。
る他の一例であって、第１の実施例と異なるところは、
エピタキシャル層の成長方法がＭＯＣＶＤ法であること
と、酸素導入にバレル型酸素アッシング装置を用いるこ
とと、熱処理の条件等である。
【００３４】まず、ＭＯＣＶＤ法により半絶縁性ＩｎＰ
基板上に、２５０ｎｍ厚のアンドープＡｌＩｎＡｓより
なるバッファ層、２０ｎｍ厚のアンドープＧａＩｎＡｓ
よりなるチャネル層、５ｎｍ厚のＳｉを５×１０18ｃｍ
-3ドーピングしたＳｉドープＡｌＩｎＡｓよりなる電子
供給層、２０ｎｍ厚のアンドープＡｌＩｎＡｓよりなる
ショットキ層、２０ｎｍ厚のＳｉを５×１０18ｃｍ-3ド
ーピングしたＳｉドープＧａＩｎＡｓよりなるコンタク
ト層を成長させる。これは図１と同様であるから図を省
略する。
基板上に、２５０ｎｍ厚のアンドープＡｌＩｎＡｓより
なるバッファ層、２０ｎｍ厚のアンドープＧａＩｎＡｓ
よりなるチャネル層、５ｎｍ厚のＳｉを５×１０18ｃｍ
-3ドーピングしたＳｉドープＡｌＩｎＡｓよりなる電子
供給層、２０ｎｍ厚のアンドープＡｌＩｎＡｓよりなる
ショットキ層、２０ｎｍ厚のＳｉを５×１０18ｃｍ-3ド
ーピングしたＳｉドープＧａＩｎＡｓよりなるコンタク
ト層を成長させる。これは図１と同様であるから図を省
略する。
【００３５】次に、素子分離のために素子の不要な部分
は表面の成長層をエッチングし、ＩｎＰ基板を露出させ
る。これは図２と同様であるから図を省略する。
は表面の成長層をエッチングし、ＩｎＰ基板を露出させ
る。これは図２と同様であるから図を省略する。
【００３６】次に、オーミック電極を形成するために通
常のフォト工程と蒸着とアロイ工程を経てＡｕＧｅ／Ｎ
ｉ／Ａｕからなるソース電極およびドレイン電極を形成
する。これは図３と同様であるから図を省略する。
常のフォト工程と蒸着とアロイ工程を経てＡｕＧｅ／Ｎ
ｉ／Ａｕからなるソース電極およびドレイン電極を形成
する。これは図３と同様であるから図を省略する。
【００３７】次に、ショットキ電極を形成するために、
通常工程によりゲート電極形成パターンをフォト工程に
より形成し、成長層表面のＳｉドープＧａＩｎＡｓコン
タクト層をそのフォトレジストをマスクにエッチング
し、蒸着工程を経て、Ｔｉ／Ｐｔ／Ａｕからなるゲート
電極をアンドープＡｌＩｎＡｓショットキ層上に形成す
る。これは図４と同様であるから図を省略する。
通常工程によりゲート電極形成パターンをフォト工程に
より形成し、成長層表面のＳｉドープＧａＩｎＡｓコン
タクト層をそのフォトレジストをマスクにエッチング
し、蒸着工程を経て、Ｔｉ／Ｐｔ／Ａｕからなるゲート
電極をアンドープＡｌＩｎＡｓショットキ層上に形成す
る。これは図４と同様であるから図を省略する。
【００３８】次に、図７に示すように、フォトレジスト
でゲートのドレイン端に開口を持ったパターンを形成
し、ゲートのドレイン端直下のＳｉドープＡｌＩｎＡｓ
電子供給層４中の電子濃度を低下させるため、半導体プ
ロセスに一般的に用いられているバレル型酸素アッシン
グ装置を用い、酸素プラズマにより、ＳｉドープＡｌＩ
ｎＡｓ電子供給層４中に酸素を導入する（基板温度１０
０℃、酸素圧力０．７Ｔｏｒｒ、ＲＦ電力１００Ｗ、５
分間処理）。その後フォトレジストを剥離し、３５０℃
５分間の熱処理を行なうことで、酸素導入層を形成し、
ＳｉドープＡｌＩｎＡｓ電子供給層４中の電子濃度を低
下させる。この断面図は図６と同様であるから図を省略
する。
でゲートのドレイン端に開口を持ったパターンを形成
し、ゲートのドレイン端直下のＳｉドープＡｌＩｎＡｓ
電子供給層４中の電子濃度を低下させるため、半導体プ
ロセスに一般的に用いられているバレル型酸素アッシン
グ装置を用い、酸素プラズマにより、ＳｉドープＡｌＩ
ｎＡｓ電子供給層４中に酸素を導入する（基板温度１０
０℃、酸素圧力０．７Ｔｏｒｒ、ＲＦ電力１００Ｗ、５
分間処理）。その後フォトレジストを剥離し、３５０℃
５分間の熱処理を行なうことで、酸素導入層を形成し、
ＳｉドープＡｌＩｎＡｓ電子供給層４中の電子濃度を低
下させる。この断面図は図６と同様であるから図を省略
する。
【００３９】同じウェハ内に酸素アッシング処理なしの
ＨＥＭＴも同時に作製した。その結果、ゲート・ソース
間抵抗は、いずれも０．２Ω／ｍｍで酸素アッシング処
理の有無の差がなく、ゲート・ドレイン間容量は酸素ア
ッシング処理しないものが２１１ｆＦ／ｍｍであったも
のが、酸素アッシング処理により１１３ｆＦ／ｍｍに低
下した。また、ゲート・ドレイン間耐圧（Ｉｄｇ＝１０
ｍＡ／ｍｍ）が酸素アッシング処理なしの場合７Ｖであ
ったものが、酸素アッシング処理により２３Ｖに向上
し、低ゲート・ドレイン間容量Ｃｇｄ、高ゲート・ドレ
イン間耐圧のＨＥＭＴが得られた。
ＨＥＭＴも同時に作製した。その結果、ゲート・ソース
間抵抗は、いずれも０．２Ω／ｍｍで酸素アッシング処
理の有無の差がなく、ゲート・ドレイン間容量は酸素ア
ッシング処理しないものが２１１ｆＦ／ｍｍであったも
のが、酸素アッシング処理により１１３ｆＦ／ｍｍに低
下した。また、ゲート・ドレイン間耐圧（Ｉｄｇ＝１０
ｍＡ／ｍｍ）が酸素アッシング処理なしの場合７Ｖであ
ったものが、酸素アッシング処理により２３Ｖに向上
し、低ゲート・ドレイン間容量Ｃｇｄ、高ゲート・ドレ
イン間耐圧のＨＥＭＴが得られた。
【００４０】図１１は、バレル型酸素アッシング装置を
用い、基板温度１００℃、酸素圧０．７Ｔｏｒｒ、ＲＦ
電力１００Ｗ、で５分間処理し、その後３３０℃１分間
の熱処理を行なったときのＳＩＭＳ（２次イオン質量分
析計）分析した酸素のプロファイルを示す。図より明ら
かなように、Ｎ- ＡｌＩｎＡｓ層が存在する２３０〜２
８０Å付近に１Ｅ１８ｃｍ-3程度の酸素導入層が形成さ
れていることがわかる。また、同様に処理したｎ- Ａｌ
ＩｎＡｓ電子供給層の電子濃度は、ホール測定より７Ｅ
１８ｃｍ-3から５Ｅ１８ｃｍ-3に低下したことを確認し
た。
用い、基板温度１００℃、酸素圧０．７Ｔｏｒｒ、ＲＦ
電力１００Ｗ、で５分間処理し、その後３３０℃１分間
の熱処理を行なったときのＳＩＭＳ（２次イオン質量分
析計）分析した酸素のプロファイルを示す。図より明ら
かなように、Ｎ- ＡｌＩｎＡｓ層が存在する２３０〜２
８０Å付近に１Ｅ１８ｃｍ-3程度の酸素導入層が形成さ
れていることがわかる。また、同様に処理したｎ- Ａｌ
ＩｎＡｓ電子供給層の電子濃度は、ホール測定より７Ｅ
１８ｃｍ-3から５Ｅ１８ｃｍ-3に低下したことを確認し
た。
【００４１】第３の実施例は、フッ素を導入する一実施
例である。第１および第２の実施例と同様に、ＭＢＥ法
により半絶縁性ＩｎＰ基板上に、前述の各実施例と同様
な厚さの、バッファ層，チャネル層，電子供給層，ショ
ットキ層，コンタクト層を成長させる。
例である。第１および第２の実施例と同様に、ＭＢＥ法
により半絶縁性ＩｎＰ基板上に、前述の各実施例と同様
な厚さの、バッファ層，チャネル層，電子供給層，ショ
ットキ層，コンタクト層を成長させる。
【００４２】次に、第１および第２の実施例と同様に素
子分離のために素子の不要な部分は表面の成長層をエッ
チングし、ＩｎＰ基板を露出させる。
子分離のために素子の不要な部分は表面の成長層をエッ
チングし、ＩｎＰ基板を露出させる。
【００４３】次に前述の実施例と同様に、オーミック電
極を形成するために通常のフォト工程と蒸着工程とアロ
イ工程を経て、ＡｕＧｅ／Ｎｉ／Ａｕからなるソース電
極およびドレイン電極を形成する。
極を形成するために通常のフォト工程と蒸着工程とアロ
イ工程を経て、ＡｕＧｅ／Ｎｉ／Ａｕからなるソース電
極およびドレイン電極を形成する。
【００４４】次に、前述の実施例と同様に、ショットキ
電極を生成するために、通常工程によりゲート電極形成
パターンをフォト工程により形成し、成長層表面のコン
タクト層をそのフォトレジストをマスクにエッチング
し、蒸着工程を経てＴｉ／Ｐｔ／Ａｕからなるゲート電
極をショットキ層上に形成する。
電極を生成するために、通常工程によりゲート電極形成
パターンをフォト工程により形成し、成長層表面のコン
タクト層をそのフォトレジストをマスクにエッチング
し、蒸着工程を経てＴｉ／Ｐｔ／Ａｕからなるゲート電
極をショットキ層上に形成する。
【００４５】次に図８に示すように、フォトレジスト１
５でゲートのドレイン端に開口を持ったパターンを形成
し、ゲートのドレイン端直下のＳｉドープＡｌＩｎＡｓ
電子供給層４中の電子濃度を低下させるため、フッ酸で
２分間リンスする。エピタキシャル膜表面に十分フッ素
を吸着させ、水洗、乾燥後フォトレジスト１５を剥離
し、４００℃１５分間の熱処理を行なうことで、Ｓｉド
ープＡｌＩｎＡｓ電子供給層４中にフッ素導入層１１を
形成し、ＳｉドープＡｌＩｎＡｓ電子供給層４中の電子
濃度を低下させる。図９はその断面図である。図６の酸
素導入層１０がフッ素導入層１１となる。
５でゲートのドレイン端に開口を持ったパターンを形成
し、ゲートのドレイン端直下のＳｉドープＡｌＩｎＡｓ
電子供給層４中の電子濃度を低下させるため、フッ酸で
２分間リンスする。エピタキシャル膜表面に十分フッ素
を吸着させ、水洗、乾燥後フォトレジスト１５を剥離
し、４００℃１５分間の熱処理を行なうことで、Ｓｉド
ープＡｌＩｎＡｓ電子供給層４中にフッ素導入層１１を
形成し、ＳｉドープＡｌＩｎＡｓ電子供給層４中の電子
濃度を低下させる。図９はその断面図である。図６の酸
素導入層１０がフッ素導入層１１となる。
【００４６】同じウェハ内にフッ酸リンス処理なしのＨ
ＥＭＴも同時に作製した。その結果、ゲート・ソース間
抵抗はいずれも０．２Ω／ｍｍでフッ酸リンス処理の有
無の差がなく、ゲート・ドレイン間容量は、フッ酸リン
ス処理がない場合２１１ｆＦ／ｍｍであったものが、フ
ッ酸リンス処理により１３４ｆＦ／ｍｍに低下した。ま
た、ゲート・ドレイン間耐圧（Ｉｄｇ＝１０ｍＡ／ｍ
ｍ）がフッ酸リンス処理なしのとき７Ｖからフッ酸リン
ス処理により１８Ｖに向上し、高ゲート・ドレイン間耐
圧のＨＥＭＴが得られた。
ＥＭＴも同時に作製した。その結果、ゲート・ソース間
抵抗はいずれも０．２Ω／ｍｍでフッ酸リンス処理の有
無の差がなく、ゲート・ドレイン間容量は、フッ酸リン
ス処理がない場合２１１ｆＦ／ｍｍであったものが、フ
ッ酸リンス処理により１３４ｆＦ／ｍｍに低下した。ま
た、ゲート・ドレイン間耐圧（Ｉｄｇ＝１０ｍＡ／ｍ
ｍ）がフッ酸リンス処理なしのとき７Ｖからフッ酸リン
ス処理により１８Ｖに向上し、高ゲート・ドレイン間耐
圧のＨＥＭＴが得られた。
【００４７】フッ素導入の場合、熱処理での必要な温度
は３５０〜４８０℃である。３５０℃未満では導入した
フッ素が電子濃度を低下させる効果が不十分であり、４
８０℃以上では熱拡散によりＡｌＩｎＡｓ／ＧａＩｎＡ
ｓ層のヘテロ接合の境界面が劣化し、特性を劣化させ
る。より好ましくは、３８０〜４５０℃である。
は３５０〜４８０℃である。３５０℃未満では導入した
フッ素が電子濃度を低下させる効果が不十分であり、４
８０℃以上では熱拡散によりＡｌＩｎＡｓ／ＧａＩｎＡ
ｓ層のヘテロ接合の境界面が劣化し、特性を劣化させ
る。より好ましくは、３８０〜４５０℃である。
【００４８】３８０℃未満ではフッ素導入の処理時間が
長くかかり、４５０℃以上ではＳｉドープＡｌＩｎＡｓ
層中のＳｉドナーの拡散が始まり、素子特性を劣化させ
てしまう。
長くかかり、４５０℃以上ではＳｉドープＡｌＩｎＡｓ
層中のＳｉドナーの拡散が始まり、素子特性を劣化させ
てしまう。
【００４９】ＳｉドープＡｌＩｎＡｓ層中の電子濃度の
低下量は、フッ酸のリンス時間と熱処理温度、処理時間
をパラメータに任意に設定できる。
低下量は、フッ酸のリンス時間と熱処理温度、処理時間
をパラメータに任意に設定できる。
【００５０】第４の実施例はフッ素導入の他の実施例で
ある。第３の実施例と異なるところは、エピタキシャル
層の成長方法とフッ素導入方法である。
ある。第３の実施例と異なるところは、エピタキシャル
層の成長方法とフッ素導入方法である。
【００５１】まず、ＭＯＣＶＤ法により半絶縁性ＩｎＰ
基板上に、第１および第２の実施例と同様なバッファ
層，チャネル層，電子供給層，ショットキ層，コンタク
ト層を成長させる。
基板上に、第１および第２の実施例と同様なバッファ
層，チャネル層，電子供給層，ショットキ層，コンタク
ト層を成長させる。
【００５２】次に第１および第２の実施例と同様に素子
分離のために素子の不要な部分は表面の成長層をエッチ
ングしＩｎＰ基板を露出させる。
分離のために素子の不要な部分は表面の成長層をエッチ
ングしＩｎＰ基板を露出させる。
【００５３】次に、第１および第２の実施例と同様にオ
ーミック電極を形成するために通常のフォト工程と蒸着
工程とアロイ工程を経てＡｕＧｅ／Ｎｉ／Ａｕからなる
ソース電極およびドレイン電極を形成する。
ーミック電極を形成するために通常のフォト工程と蒸着
工程とアロイ工程を経てＡｕＧｅ／Ｎｉ／Ａｕからなる
ソース電極およびドレイン電極を形成する。
【００５４】次に、第１および第２の実施例と同様に、
ショットキ電極を形成するために、通常工程によりゲー
ト電極形成パターンをフォト工程により形成し、成長層
表面のコンタクト層をそのフォトレジストをマスクにエ
ッチングし、蒸着工程を経てＴｉ／Ｐｔ／Ａｕからなる
ゲート電極９をショットキ層上に形成する。
ショットキ電極を形成するために、通常工程によりゲー
ト電極形成パターンをフォト工程により形成し、成長層
表面のコンタクト層をそのフォトレジストをマスクにエ
ッチングし、蒸着工程を経てＴｉ／Ｐｔ／Ａｕからなる
ゲート電極９をショットキ層上に形成する。
【００５５】次に図１０に示すように、フォトレジスト
１５で、ゲートのドレイン端に開口を持ったパターンを
形成し、ゲートのドレイン端直下のＳｉドープＡｌＩｎ
Ａｓ電子供給層４中の電子濃度を低下させるため、半導
体プロセスで一般的に用いられているバレル型プラズマ
処理装置を用い、ＣＦ4 プラズマ処理によりＳｉドープ
ＡｌＩｎＡｓ電子供給層４中にフッ素を導入する（基板
温度１００℃フッ素圧０．４Ｔｏｒｒ、ＲＦ電力１００
Ｗ、５分間処理）ことによりフッ素導入層１１を形成
し、その後前記の実施例と同様な熱処理を行なう。これ
によりＳｉドープＡｌＩｎＡｓ電子供給層４中の電子濃
度を低下させる。その断面図は図９と同様であるから省
略する。
１５で、ゲートのドレイン端に開口を持ったパターンを
形成し、ゲートのドレイン端直下のＳｉドープＡｌＩｎ
Ａｓ電子供給層４中の電子濃度を低下させるため、半導
体プロセスで一般的に用いられているバレル型プラズマ
処理装置を用い、ＣＦ4 プラズマ処理によりＳｉドープ
ＡｌＩｎＡｓ電子供給層４中にフッ素を導入する（基板
温度１００℃フッ素圧０．４Ｔｏｒｒ、ＲＦ電力１００
Ｗ、５分間処理）ことによりフッ素導入層１１を形成
し、その後前記の実施例と同様な熱処理を行なう。これ
によりＳｉドープＡｌＩｎＡｓ電子供給層４中の電子濃
度を低下させる。その断面図は図９と同様であるから省
略する。
【００５６】同じウェハ内にＣＦ4 プラズマ処理なしの
ＨＥＭＴも同時に作製した。その結果、ゲート・ソース
間抵抗はいずれも０．２Ω／ｍｍでＣＦ4 プラズマ処理
の有無の差がなく、ゲート・ドレイン間容量はＣＦ4 プ
ラズマ処理なしの場合２１１ｆＦ／ｍｍだったものが、
ＣＦ4 プラズマ処理により１７３ｆＦ／ｍｍに低下し
た。また、ゲート・ドレイン間耐圧（Ｉｄｇ＝１０ｍＡ
／ｍｍ）がＣＦ4 プラズマ処理なしの場合７Ｖであった
ものがＣＦ4 プラズマ処理により１６Ｖに向上し、低ゲ
ート・ドレイン間容量Ｃｇｄ、高ゲート・ドレイン間耐
圧のＨＥＭＴが得られた。
ＨＥＭＴも同時に作製した。その結果、ゲート・ソース
間抵抗はいずれも０．２Ω／ｍｍでＣＦ4 プラズマ処理
の有無の差がなく、ゲート・ドレイン間容量はＣＦ4 プ
ラズマ処理なしの場合２１１ｆＦ／ｍｍだったものが、
ＣＦ4 プラズマ処理により１７３ｆＦ／ｍｍに低下し
た。また、ゲート・ドレイン間耐圧（Ｉｄｇ＝１０ｍＡ
／ｍｍ）がＣＦ4 プラズマ処理なしの場合７Ｖであった
ものがＣＦ4 プラズマ処理により１６Ｖに向上し、低ゲ
ート・ドレイン間容量Ｃｇｄ、高ゲート・ドレイン間耐
圧のＨＥＭＴが得られた。
【００５７】フッ素の導入には、ＣＦ4 プラズマにさら
す以外に、ＣＨＦ3 ，ＣＨ2 Ｆ2 ，Ｃ3 Ｆ8 およびＳＦ
6 のいずれかのプラズマにさらす方法が可能であり、半
導体プロセスで一般的に用いられている平行平板プラズ
マ装置、リモートプラズマ装置が利用できる。
す以外に、ＣＨＦ3 ，ＣＨ2 Ｆ2 ，Ｃ3 Ｆ8 およびＳＦ
6 のいずれかのプラズマにさらす方法が可能であり、半
導体プロセスで一般的に用いられている平行平板プラズ
マ装置、リモートプラズマ装置が利用できる。
【００５８】ＳｉドープＡｌＩｎＡｓ層中の電子濃度の
低下量は、フッ素化合物ガス種、ガスの分圧、プラズマ
処理時間をパラメータに任意に設定できる。
低下量は、フッ素化合物ガス種、ガスの分圧、プラズマ
処理時間をパラメータに任意に設定できる。
【００５９】
【発明の効果】以上のように、本発明によれば、高いゲ
ート・ドレイン間耐圧を確保しつつ、高電流密度動作可
能なＨＥＭＴおよびその製造方法を提供でき、ＨＥＭＴ
を用いたパワーアンプなどのＭＭＩＣの発展に寄与す
る。
ート・ドレイン間耐圧を確保しつつ、高電流密度動作可
能なＨＥＭＴおよびその製造方法を提供でき、ＨＥＭＴ
を用いたパワーアンプなどのＭＭＩＣの発展に寄与す
る。
【図１】本発明の第１の実施例の一工程の略断面図であ
る。
る。
【図２】本発明の第１の実施例の一工程の略断面図であ
る。
る。
【図３】本発明の第１の実施例の一工程の略断面図であ
る。
る。
【図４】本発明の第１の実施例の一工程の略断面図であ
る。
る。
【図５】本発明の第１の実施例の一工程の略断面図であ
る。
る。
【図６】本発明の第１の実施例の完成品の略断面図であ
る。
る。
【図７】本発明の第２の実施例の一工程の略断面図であ
る。
る。
【図８】本発明の第３の実施例の一工程の略断面図であ
る。
る。
【図９】本発明の第３の実施例の完成品の略断面図であ
る。
る。
【図１０】本発明の第４の実施例の一工程の略断面図で
ある。
ある。
【図１１】酸素導入層を設けた一例のＳＩＭＳプロファ
イル図である。
イル図である。
【図１２】従来のＨＥＭＴの一工程の略断面図である。
【図１３】従来のＨＥＭＴ製造の一工程の略断面図であ
る。
る。
【図１４】従来のＨＥＭＴ製造の一工程の略断面図であ
る。
る。
【図１５】従来のＨＥＭＴ製造の一工程の略断面図であ
る。
る。
【図１６】従来のＨＥＭＴ製造の一工程の略断面図であ
る。
る。
【図１７】従来のＨＥＭＴの一例の略断面図である。
１ 半絶縁性ＩｎＰ基板 ２ バッファ層 ３ チャネル層 ４ 電子供給層 ５，２４ ショットキ層 ６ コンタクト層 ７，２６ ソース電極 ８，２７ ドレイン電極 ９，２９ ゲート電極 １０ 酸素導入層 １１ フッ素導入層 １５ フォトレジスト ２１ 半絶縁性ＧａＡｓ基板 ２２ アンドープＡｌＧａＡｓバッファ層 ２３ アンドープＧａＡｓチャネル層 ２４ ｎ型ＡｌＧａＡｓショットキ層 ２５ ｎ型ＧａＡｓコンタクト層
Claims (12)
- 【請求項１】 半導体基板上にエピタキシャル成長され
たＡｌＩｎＡｓ／ＧａＩｎＡｓ系高電子移動度トランジ
スタにおいて、そのゲート・ドレイン間の電子供給層中
に酸素導入層が存在することを特徴とする高電子移動度
トランジスタ。 - 【請求項２】 半導体基板上にエピタキシャル成長され
たＡｌＩｎＡｓ／ＧａＩｎＡｓ系高電子移動度トランジ
スタにおいて、そのゲート・ドレイン間の電子供給層中
にフッ素導入層が存在することを特徴とする高電子移動
度トランジスタ。 - 【請求項３】 半導体基板上にエピタキシャル成長され
たＡｌＩｎＡｓ／ＧａＩｎＡｓ系高電子移動度トランジ
スタにおいて、そのゲート・ドレイン間に酸素を導入し
熱処理を行なうことによりそのゲート・ドレイン間の電
子供給層の電子濃度を減少させることを特徴とする高電
子移動度トランジスタの製造方法。 - 【請求項４】 半導体基板表面をオゾンにさらすことに
より酸素を導入することを特徴とする請求項３記載の高
電子移動度トランジスタの製造方法。 - 【請求項５】 半導体基板表面を酸素プラズマ処理する
ことにより酸素を導入することを特徴とする請求項３記
載の高電子移動度トランジスタの製造方法。 - 【請求項６】 酸素の導入後の熱処理が２２０℃から４
８０℃であることを特徴とする請求項３，４または５記
載の高電子移動度トランジスタの製造方法。 - 【請求項７】 半導体基板上にエピタキシャル成長され
たＡｌＩｎＡｓ／ＧａＩｎＡｓ系高電子移動度トランジ
スタにおいて、そのゲート・ドレイン間にフッ素を導入
し熱処理を行なうことにより、そのゲート・ドレイン間
の電子供給層の電子濃度を減少させることを特徴とする
高電子移動度トランジスタの製造方法。 - 【請求項８】 フッ酸リンスおよび熱処理によりフッ素
を導入することを特徴とする請求項７記載の高電子移動
度トランジスタの製造方法。 - 【請求項９】 フッ素化合物ガスのプラズマにさらすこ
とによりフッ素を導入することを特徴とする請求項７ま
たは８記載の高電子移動度トランジスタの製造方法。 - 【請求項１０】 フッ素化合物がＣＦ4 であることを特
徴とする請求項９記載の高電子移動度トランジスタの製
造方法。 - 【請求項１１】 フッ素化合物がＣＨＦ3 ，ＣＨ
2 Ｆ2 ，Ｃ3 Ｆ8 およびＳＦ6 のいずれかであることを
特徴とする請求項９記載の高電子移動度トランジスタの
製造方法。 - 【請求項１２】 フッ素の導入後の熱処理温度は３５０
℃から４８０℃であることを特徴とする請求項７〜１０
または１１記載の高電子移動度トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14769797A JP3380139B2 (ja) | 1997-06-05 | 1997-06-05 | 高電子移動度トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14769797A JP3380139B2 (ja) | 1997-06-05 | 1997-06-05 | 高電子移動度トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335638A true JPH10335638A (ja) | 1998-12-18 |
| JP3380139B2 JP3380139B2 (ja) | 2003-02-24 |
Family
ID=15436225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14769797A Expired - Fee Related JP3380139B2 (ja) | 1997-06-05 | 1997-06-05 | 高電子移動度トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3380139B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8263449B2 (en) | 2010-02-26 | 2012-09-11 | Samsung Electronics Co., Ltd. | Method of manufacturing high electron mobility transistor |
| US8878246B2 (en) | 2010-06-14 | 2014-11-04 | Samsung Electronics Co., Ltd. | High electron mobility transistors and methods of fabricating the same |
| US9041063B2 (en) | 2010-05-04 | 2015-05-26 | Samsung Electroncs Co., Ltd. | High electron mobility transistors and methods of manufacturing the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5715588B2 (ja) * | 2012-03-28 | 2015-05-07 | 株式会社東芝 | 半導体装置およびその製造方法 |
-
1997
- 1997-06-05 JP JP14769797A patent/JP3380139B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8263449B2 (en) | 2010-02-26 | 2012-09-11 | Samsung Electronics Co., Ltd. | Method of manufacturing high electron mobility transistor |
| US9041063B2 (en) | 2010-05-04 | 2015-05-26 | Samsung Electroncs Co., Ltd. | High electron mobility transistors and methods of manufacturing the same |
| US8878246B2 (en) | 2010-06-14 | 2014-11-04 | Samsung Electronics Co., Ltd. | High electron mobility transistors and methods of fabricating the same |
| US9859410B2 (en) | 2010-06-14 | 2018-01-02 | Samsung Electronics Co., Ltd. | High electron mobility transistors and methods of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3380139B2 (ja) | 2003-02-24 |
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