JP5715588B2 - 半導体装置およびその製造方法 - Google Patents
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Description
本発明の実施形態は、半導体装置およびその製造方法に関する。
窒化物半導体を用いたトランジスタやダイオードなどの半導体装置は、従来の半導体装置と比べて、動作電圧を高く、かつ電流密度を高くすることができる。そのため、出力電力密度を高くでき、動作周波数を高くすることが可能となり、電力制御や高周波の電力増幅器として用いることができる。
しかし、故障モードのひとつに、ＡｌＧａＮ層のクラック発生によるドレイン電流の低下がある。このクラック発生は、ゲートとドレインの間に電圧がかかると、ゲートのドレイン端で電界強度が強くなり、圧電現象により、応力が増大することが一因と考えられる。
J. Joh et al., Microelectronics Reliability 50, p.767 (2010)
本発明が解決しようとする課題は、ゲートのドレイン端での電界強度を緩和できる半導体装置およびその製造方法を提供することである。
実施形態の半導体装置は、第１の窒化物半導体からなる第１の層と、前記第１の層の上に設けられ、前記第１の窒化物半導体よりも広いバンドギャップを有するノンドープの第２の窒化物半導体からなる第２の層と、前記第２の層の上に設けられたソース電極およびドレイン電極と、前記第２の層に上において、前記ソース電極と前記ドレイン電極とのあいだに設けられたゲート電極と、を備える。前記第２の層のうちの前記ゲート電極の下の部分は、フッ素を含有しない。前記第２の層は、前記ゲート電極と前記ドレイン電極とのあいだにおいて前記第２の層の表面に選択的に設けられたフッ素を含有する深さ５ｎｍ以下の第１の領域を有する。前記第１の領域と前記ゲート電極との間の距離は、前記第１の領域と前記ドレイン電極との間の距離よりも短い。前記第１の領域は、前記第１の層に到達しない。
別の実施形態の半導体装置の製造方法は、第１の窒化物半導体からなる第１の層と、前記第１の層の上に設けられ前記第１の窒化物半導体よりも広いバンドギャップを有するノンドープの第２の窒化物半導体からなる第２の層と、を有する積層体の前記第２の層の上に、保護膜を形成する工程と、前記保護膜の一部を開口して、ソース電極とドレイン電極とを形成する工程と、ソース電極と前記ドレイン電極のあいだにおいて前記保護膜の一部を開口してゲート電極を形成する工程と、前記ゲート電極と前記ドレイン電極とのあいだにおいて前記第２の層の表面にフッ素を導入し、フッ素を含有する深さ５ｎｍ以下の第１の領域を形成する工程と、を備える。前記第２の層のうちの前記ゲート電極の下の部分は、フッ素を含有しない。前記第１の領域と前記ゲート電極との間の距離は、前記第１の領域と前記ドレイン電極との間の距離よりも短い。前記第１の領域は、前記第１の層に到達しない。
別の実施形態の半導体装置の製造方法は、第１の窒化物半導体からなる第１の層と、前記第１の層の上に設けられ前記第１の窒化物半導体よりも広いバンドギャップを有するノンドープの第２の窒化物半導体からなる第２の層と、を有する積層体の前記第２の層の上に、保護膜を形成する工程と、前記保護膜の一部を開口して、ソース電極とドレイン電極とを形成する工程と、ソース電極と前記ドレイン電極のあいだにおいて前記保護膜の一部を開口してゲート電極を形成する工程と、前記ゲート電極と前記ドレイン電極とのあいだにおいて前記第２の層の表面にフッ素を導入し、フッ素を含有する深さ５ｎｍ以下の第１の領域を形成する工程と、を備える。前記第２の層のうちの前記ゲート電極の下の部分は、フッ素を含有しない。前記第１の領域と前記ゲート電極との間の距離は、前記第１の領域と前記ドレイン電極との間の距離よりも短い。前記第１の領域は、前記第１の層に到達しない。
以下、図面を参照しつつ、実施形態について説明する。各図において、同様の構成要素には同一の符号を付し、その詳細な説明は適宜省略する。
図１は、第１実施形態に係る窒化物半導体装置の模式断面図である。
図１は、第１実施形態に係る窒化物半導体装置の模式断面図である。
第１実施形態に係る窒化物半導体装置１００は、電界効果型トランジスタであり、下地層１０と、下地層１０の上に設けられた第１の層２０と、第１の層２０の上に設けられた第２の層３０と、を備える。
第２の層３０上には、保護膜４０と、ソース電極５０およびドレイン電極６０と、が設けられている。そして、第２の層３０に上において、ソース電極５０とドレイン電極６０とのあいだに、ゲート電極７０が設けられている。ソース電極５０およびドレイン電極６０は、第２の層３０と、オーミック性の接合を形成している。ゲート電極７０は、第２の層３０に対して、ショットキー性の接合を形成している。なお、ソース電極５０、ドレイン電極６０、ゲート電極７０は、第２の層３０の主面に対して上方からみて、例えば、ストライプ状などの形状に形成できる。
また、ゲート電極７０としてショットキー性接合を形成するものを用いる代わりに、第２の層３０とゲート電極７０との間に図示しないゲート絶縁膜を設けた、いわゆるＭＩＳ（Metal-Insulator-Semiconductor）構造を採用してもよい。
第２の層３０上には、保護膜４０と、ソース電極５０およびドレイン電極６０と、が設けられている。そして、第２の層３０に上において、ソース電極５０とドレイン電極６０とのあいだに、ゲート電極７０が設けられている。ソース電極５０およびドレイン電極６０は、第２の層３０と、オーミック性の接合を形成している。ゲート電極７０は、第２の層３０に対して、ショットキー性の接合を形成している。なお、ソース電極５０、ドレイン電極６０、ゲート電極７０は、第２の層３０の主面に対して上方からみて、例えば、ストライプ状などの形状に形成できる。
また、ゲート電極７０としてショットキー性接合を形成するものを用いる代わりに、第２の層３０とゲート電極７０との間に図示しないゲート絶縁膜を設けた、いわゆるＭＩＳ（Metal-Insulator-Semiconductor）構造を採用してもよい。
下地層１０は、例えば、サファイア、ＳｉＣ、シリコン、窒化ガリウムなどの各種の基板や、その基板の上に形成されたバッファ層などを含む。あるいは、サファイアなどの基板の上にバッファ層を介して第１の層２０及び第２の層３０を成長させ、その後、基板とバッファ層の少なくとも一部を除去して、新たに支持基板などを貼り付けたものを下地層１０としてもよい。いずれにしても、実施形態において、下地層１０は、必須の構成要素ではない。
第１の層２０は、第１の窒化物半導体からなり、例えばキャリア走行層としての役割を有する。
第２の層３０は、第１の窒化物半導体よりも広いバンドギャップを有する第２の窒化物半導体からなり、例えば、障壁層としての役割を有する。
第２の層３０は、第１の窒化物半導体よりも広いバンドギャップを有する第２の窒化物半導体からなり、例えば、障壁層としての役割を有する。
本願明細書において「窒化物半導体」とは、ＩｎxＡｌyＧａ１−ｘ−ｙＮ（０≦ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
第１の層２０を構成する第１の窒化物半導体としては、例えば、ＧａＮを用いることができる。あるいは、ＩｎＧａＮや、ＡｌＧａＮやＩｎＡｌＧａＮを用いてもよい。
第２の層３０を構成する第２の窒化物半導体としては、第１の窒化物半導体よりも広いバンドギャップを有するノンドープもしくはｎ形のＡｌＸＧａ１−ＸＮ（０＜Ｘ≦１）、またはＩｎＹＡｌ１−ＹＮ（０＜Ｙ≦１）、または、ノンドープもしくはｎ形のＡｌＸＧａ１−ＸＮ（０＜Ｘ≦１）と、ＩｎＹＡｌ１−ＹＮ（０＜Ｙ≦１）と、の混合物、または、ノンドープもしくはｎ形のＡｌＸＧａ１−ＸＮ（０＜Ｘ≦１）と、ＩｎＹＡｌ１−ＹＮ（０＜Ｙ≦１）と、の積層体など、のいずれかを用いることができる。
第２の層３０膜厚は、例えば、５ｎｍから５０ｎｍ程度とすることができる。
第２の層３０膜厚は、例えば、５ｎｍから５０ｎｍ程度とすることができる。
このような積層構造において、第１の層２０内の第２の層３０との界面の付近には、２次元電子ガスが発生する。
ゲート電極７０に印加する電圧を調節することにより、その下の第２の層３０を空乏化し、２次元電子ガスを遮断できる。こうすることで、ソース電極５０とドレイン電極６０との間のスイッチングが実現できる。
ゲート電極７０に印加する電圧を調節することにより、その下の第２の層３０を空乏化し、２次元電子ガスを遮断できる。こうすることで、ソース電極５０とドレイン電極６０との間のスイッチングが実現できる。
そして、実施形態においては、第２の層３０は、表面に選択的に形成されたフッ素を含有する第１の領域８０を有する。第１の領域８０は、ゲート電極７０とドレイン電極６０とのあいだにおいて、ゲート電極７０に近接して形成されている。第１の領域８０とゲート電極７０とは、図１に例示したように、隣接していてもよく、あるいは、第１の領域８０の一部がゲート電極７０の下に設けられていてもよく、あるいは、第１の領域８０とゲート電極７０とが離間していてもよい。
第１の領域８０が含有するフッ素の濃度は、第２の層３０のゲート電極７０の下の部分におけるフッ素の濃度よりも高い。典型的には、ゲート電極７０の下において、第２の層３０は、フッ素を実質的には含有しない。
第１の領域８０が含有するフッ素の濃度は、第２の層３０のゲート電極７０の下の部分におけるフッ素の濃度よりも高い。典型的には、ゲート電極７０の下において、第２の層３０は、フッ素を実質的には含有しない。
第１の領域８０を設けることにより、ゲート電極７０の端部の電界を緩和できる。つまり、スイッチング装置としての半導体装置１００の動作に際して、ドレイン電極６０とゲート電極７０との間に電圧（ドレイン電圧）が印加される。ドレイン電圧による電界は、ゲート電極７０のドレイン電極６０側の端部において集中する傾向がある。第２の層３０において電界が集中すると、圧電効果により第２の層３０に応力が発生する。この効果は、第１の層２０と第２の層３０の結晶成長面が（０００１）面のときに、特に顕著となる。電界の強度が高くなると、応力も上昇し、第２の層３０に結晶欠陥が導入され、さらにはクラックなどの損傷が生ずる。このような結晶欠陥やクラックは、半導体装置の信頼性を低下させる要因となる。
これに対して、実施形態によれば、フッ素を含有する第１の領域８０を設ける。フッ素は、窒化物半導体の中において負の固定電荷を生ずる。負の固定電荷は、ドレイン電圧による電界を緩和し、第２の層３０に印加される応力を低減する。その結果として、ドレイン電圧の印加に起因する結晶欠陥やクラックなどの発生を抑制でき、信頼性の高い半導体装置１００を提供できる。
以下、具体例を参照しつつ、実施形態の効果についてさらに具体的に説明する。
図２は、参考例に係る半導体装置の模式断面図である。
本参考例の半導体装置９００は、ゲート電極７０の直下において、第２の層３０にフッ素を含有する領域９９０が設けられている。
図２は、参考例に係る半導体装置の模式断面図である。
本参考例の半導体装置９００は、ゲート電極７０の直下において、第２の層３０にフッ素を含有する領域９９０が設けられている。
図３は、参考例に係る半導体装置９００の領域９９０へのフッ素の導入の効果を例示するグラフ図である。
すなわち、同図の縦軸はゲートしきい値を表し、横軸は領域９９０のフッ素の含有量を表す。
ここでは、第２の層３０は、ＡｌＧａＮにより形成した。また、フッ素の導入方法として、ＳＦ６を含むガスを用いたＩＣＰ−ＲＩＥ（Inductively Coupled Plasma-Reactive Ion Etching）を採用した。第２の層３０へのフッ素の導入量は、ＩＣＰ−ＲＩＥの時間により調節した。なお、この方法によれば、第２の層３０はＩＣＰ−ＲＩＥにより殆どエッチングされない。
すなわち、同図の縦軸はゲートしきい値を表し、横軸は領域９９０のフッ素の含有量を表す。
ここでは、第２の層３０は、ＡｌＧａＮにより形成した。また、フッ素の導入方法として、ＳＦ６を含むガスを用いたＩＣＰ−ＲＩＥ（Inductively Coupled Plasma-Reactive Ion Etching）を採用した。第２の層３０へのフッ素の導入量は、ＩＣＰ−ＲＩＥの時間により調節した。なお、この方法によれば、第２の層３０はＩＣＰ−ＲＩＥにより殆どエッチングされない。
ＡｌＧａＮへのフッ素の導入の効果は、半導体電界効果トランジスタのドレイン電流のしきい値電圧を評価することで確認できる。図３から分かるように、第２の層３０のフッ素の含有量が増加するにつれて、しきい値電圧は上昇しており、フッ素の導入量が増えて、負の電荷量が増し、表面電位が増加することがわかる。
フッ素が導入された領域９９０の深さは、フッ素を導入した第２の層（ＡｌＧａＮ層）３０の表面を順次エッチングし、ここに形成したオーミック電極の接触抵抗の変化を調べることで知ることができる。
図４は、第２の層３０のエッチング時間と、オーミック電極の接触抵抗と、の関係を表すグラフ図である。
すなわち、ＳＦ６を含むガスを用いたＩＣＰ−ＲＩＥで、第２の層（ＡｌＧａＮ層）３０にフッ素を導入した後、第２の層（ＡｌＧａＮ層）３０の表面を塩素系のガスでエッチングして、エッチング深さに対する接触抵抗の変化を評価した。
図４から分かるように、フッ素を含む第２の層３０の表面を除去すると、接触抵抗は低減し、深さ５ｎｍで、抵抗の低減はほぼ停止する。この結果から、フッ素が導入されて表面電位を上げる効果を持つ領域９９０の深さは、ほぼ５ｎｍ程度であると推定できる。
図４は、第２の層３０のエッチング時間と、オーミック電極の接触抵抗と、の関係を表すグラフ図である。
すなわち、ＳＦ６を含むガスを用いたＩＣＰ−ＲＩＥで、第２の層（ＡｌＧａＮ層）３０にフッ素を導入した後、第２の層（ＡｌＧａＮ層）３０の表面を塩素系のガスでエッチングして、エッチング深さに対する接触抵抗の変化を評価した。
図４から分かるように、フッ素を含む第２の層３０の表面を除去すると、接触抵抗は低減し、深さ５ｎｍで、抵抗の低減はほぼ停止する。この結果から、フッ素が導入されて表面電位を上げる効果を持つ領域９９０の深さは、ほぼ５ｎｍ程度であると推定できる。
これらの結果から、第２の層３０の表面にフッ素を導入することにより、表面電位を上げることが可能であることが分かる。
本発明者は、２次元デバイスシミュレーションにより、図１に表した半導体装置１００において、ゲート電極７０のドレイン端での電界集中緩和の効果を確認した。
デバイスモデルは、図１に表した構造とし、第１の領域８０の表面電位が、フッ素を含まない場合よりも１ｅＶ上昇するように、表面から深さ５ｎｍまでの範囲に、フッ素によるアクセプタを含むものとした。
デバイスモデルは、図１に表した構造とし、第１の領域８０の表面電位が、フッ素を含まない場合よりも１ｅＶ上昇するように、表面から深さ５ｎｍまでの範囲に、フッ素によるアクセプタを含むものとした。
この半導体装置のドレイン電流の閾値電圧は−２．５Ｖであり、ドレイン電流がオフする条件として、ゲート電圧を−４Ｖ、またドレイン電圧が４０Ｖでの大信号動作で最大となるドレイン電圧１００Ｖでの電界強度分布を計算した。その結果、図１に表した半導体装置１００におけるゲート電極７０のゲート端での最大電界強度は、図２に表した参考例の半導体装置９００に比べて、縦方向で１１％ほど減少した。ドレイン電圧がさらに高くなると、領域８０を設けたことによる縦方向電界強度の減少の効果は、さらに顕著に得られる。
この結果から、図１に表した半導体装置１００においては、ドレイン電圧がかかった条件での応力が低減し、第２の層３０における結晶欠陥やクラック発生を防ぎ、より長寿命で、高い信頼性が得られることがわかる。
次に、図１に表した半導体装置１００の製造方法について説明する。
図５及び図６は、半導体装置１００の製造方法を表す工程断面図である。
まず、図５（ａ）に表したように、下地層１０の上に、厚さ１〜３μｍのＧａＮからなる第１の層２０と、厚さ５〜５０ｎｍのＡｌＧａＮからなる第２の層３０と、を、例えばＭＯＣＶＤ（Metal-Organic Chemical Vapour Deposition）法により結晶成長する。下地層１０は、例えばＳｉＣなどの基板の上に、ＡｌＮ層やＧａＮ／ＡｌＧａＮ超格子層などのバッファ層を適宜形成したものを用いることができる。
さらに、第２の層３０の上に保護膜４０として、例えばＰＥ−ＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition）法により、厚さ２０〜２００ｎｍのＳｉＮ膜を形成する。
図５及び図６は、半導体装置１００の製造方法を表す工程断面図である。
まず、図５（ａ）に表したように、下地層１０の上に、厚さ１〜３μｍのＧａＮからなる第１の層２０と、厚さ５〜５０ｎｍのＡｌＧａＮからなる第２の層３０と、を、例えばＭＯＣＶＤ（Metal-Organic Chemical Vapour Deposition）法により結晶成長する。下地層１０は、例えばＳｉＣなどの基板の上に、ＡｌＮ層やＧａＮ／ＡｌＧａＮ超格子層などのバッファ層を適宜形成したものを用いることができる。
さらに、第２の層３０の上に保護膜４０として、例えばＰＥ−ＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition）法により、厚さ２０〜２００ｎｍのＳｉＮ膜を形成する。
次に、図５（ｂ）に表したように、ソース電極５０とドレイン電極６０を形成する。すなわち、保護膜４０の一部をフォトリソグラフィ技術により開口し、例えばアルミニウム（Ａｌ）を含む積層膜を形成してソース電極５０とドレイン電極６０を形成する。
次に、図５（ｃ）に表したように、ソース電極５０とドレイン電極６０との間に、ゲート電極のための開口部４２を形成する。
次に、図５（ｃ）に表したように、ソース電極５０とドレイン電極６０との間に、ゲート電極のための開口部４２を形成する。
次に、図６（ａ）に表したように、開口部４２に、ゲート電極７０を形成する。ゲート電極７０としては、例えば、ニッケル（Ｎｉ）または白金（Ｐｔ）を含む積層膜を形成する。
次に、図６（ｂ）に表したように、フォトレジストなどのマスク９０を形成し、ゲート電極７０のドレイン端を含む領域を、フォトリソグラフィ技術で開口する。この開口部９２を、ＳＦ６を含むガスを用いたＩＣＰ−ＲＩＥでエッチングする。このエッチングにより、保護膜４０が除去される。さらに、保護膜４０が除去された後も、エッチングを続けることにより、フッ素を含む第１の領域８０を形成することができる。
次に、図６（ｂ）に表したように、フォトレジストなどのマスク９０を形成し、ゲート電極７０のドレイン端を含む領域を、フォトリソグラフィ技術で開口する。この開口部９２を、ＳＦ６を含むガスを用いたＩＣＰ−ＲＩＥでエッチングする。このエッチングにより、保護膜４０が除去される。さらに、保護膜４０が除去された後も、エッチングを続けることにより、フッ素を含む第１の領域８０を形成することができる。
この後、図６（ｃ）に表したように、マスク９０を除去し、さらに必要に応じて、ゲート抵抗低減のためのゲート電極形状形成プロセス、配線プロセス、表面保護膜形成プロセスなどを実施する。また、選択したそれらのプロセスに応じて、適切な段階に素子分離プロセスを実施する。
以上説明した方法により、図１に表した半導体装置１００を製造することができる。
以上説明した方法により、図１に表した半導体装置１００を製造することができる。
この方法によれば、図６（ｂ）に表したように、保護膜４０の除去と、フッ素の導入と、を同一のプロセスで実施できる点で、有利である。
また、ゲート電極７０の一部をマスクとして第２の層３０の表面にフッ素を導入できるので、ゲート電極７０に隣接して第１の領域８０をセルフアイライン的に形成できる点でも、有利である。
また、ゲート電極７０の一部をマスクとして第２の層３０の表面にフッ素を導入できるので、ゲート電極７０に隣接して第１の領域８０をセルフアイライン的に形成できる点でも、有利である。
なお、フッ素の導入に際して用いるガスとしては、ＳＦ６を含むガスの他にも、例えば、ＣＦ４を含むガスであってもよく、あるいは、その他のフッ素を含むガスであってもよい。
また、図６（ｂ）に表した工程において、保護膜４０をエッチングする条件と、その後、第２の層３０にフッ素を導入する条件と、を変えてもよい。具体的には、例えば、フッ素を含むガスの流量や圧力、プラズマ生成電力や印加電圧を変えてもよい。あるいは、保護膜４０を除去するプロセスではフッ素を含むガスを用いず、保護膜４０を除去した後にフッ素を含むガスを用いて第２の層３０にフッ素を導入してもよい。
また、図５及び図６に表した各工程は、技術的に可能な範囲で、順序を変えてもよく、このように各工程の順序を変えたものも、実施形態の範囲に包含される。
また、図５及び図６に表した各工程は、技術的に可能な範囲で、順序を変えてもよく、このように各工程の順序を変えたものも、実施形態の範囲に包含される。
図７は、第２実施形態に係る窒化物半導体装置の模式断面図である。第２実施形態以降の各実施形態については、既述した実施形態と同様の要素について図面に同一の符号を付して、詳細な説明は適宜省略する。
本実施形態の半導体装置２００においては、第２の層３０のうちのゲート電極７０の下の部分に、フッ素を含有する第２の領域８２が設けられている。第２の領域８２が含有するフッ素の濃度は、第１の領域８０が含有するフッ素の濃度よりも、低い。
第２の領域８２を設けることにより、ゲート下の電子濃度が低下し、ゲートリーク電流を低減することができる。
図８及び図９は、第２実施形態の半導体装置２００の製造方法を表す工程断面図である。
本実施形態においては、図８（ｃ）に表した工程において、保護膜４０を除去した後に、第２の層３０にフッ素を導入して第２の領域８２を形成する。この際にも、例えば、ＳＦ６を含むガスを用いたＩＣＰ−ＲＩＥを用いることができる。すなわち、ＳＦ６を含むガスを用いたＩＣＰ−ＲＩＥで保護膜４０をエッチングし、さらにＲＩＥを続けることにより、第２の領域８２を形成することができる。なお、フッ素を導入する方法としては、図１〜図７に関して前述した各種の方法を同様に採用することができる。
本実施形態の半導体装置２００においては、第２の層３０のうちのゲート電極７０の下の部分に、フッ素を含有する第２の領域８２が設けられている。第２の領域８２が含有するフッ素の濃度は、第１の領域８０が含有するフッ素の濃度よりも、低い。
第２の領域８２を設けることにより、ゲート下の電子濃度が低下し、ゲートリーク電流を低減することができる。
図８及び図９は、第２実施形態の半導体装置２００の製造方法を表す工程断面図である。
本実施形態においては、図８（ｃ）に表した工程において、保護膜４０を除去した後に、第２の層３０にフッ素を導入して第２の領域８２を形成する。この際にも、例えば、ＳＦ６を含むガスを用いたＩＣＰ−ＲＩＥを用いることができる。すなわち、ＳＦ６を含むガスを用いたＩＣＰ−ＲＩＥで保護膜４０をエッチングし、さらにＲＩＥを続けることにより、第２の領域８２を形成することができる。なお、フッ素を導入する方法としては、図１〜図７に関して前述した各種の方法を同様に採用することができる。
その後の工程は、図９（ａ）〜（ｃ）に表した如くであり、図６（ａ）〜（ｃ）に関して前述したものと同様とすることができる。
ただし、図９（ｂ）に表した工程において、第１の領域８０におけるフッ素の濃度が、第２の領域８２におけるフッ素の濃度よりも高くなるように、形成する。例えば、図８（ｃ）に表した工程と、図９（ｂ）に表した工程において、いずれも、ＳＦ６を含むガスを用い、バイアスパワー１０ワットから６０ワットのＩＣＰ−ＲＩＥを用いる場合には、図８（ｃ）におけるエッチング時間よりも、図９（ｂ）におけるエッチング時間のほうが長くなるようにすればよい。
ただし、図９（ｂ）に表した工程において、第１の領域８０におけるフッ素の濃度が、第２の領域８２におけるフッ素の濃度よりも高くなるように、形成する。例えば、図８（ｃ）に表した工程と、図９（ｂ）に表した工程において、いずれも、ＳＦ６を含むガスを用い、バイアスパワー１０ワットから６０ワットのＩＣＰ−ＲＩＥを用いる場合には、図８（ｃ）におけるエッチング時間よりも、図９（ｂ）におけるエッチング時間のほうが長くなるようにすればよい。
その他、例えば、フッ素を含有するガスの濃度や種類、あるいはその他の条件を適宜変えることにより、第２の領域８２よりも第１の領域８０におけるフッ素の濃度を高くすることも可能である。
図１０は、第３実施形態に係る窒化物半導体装置の模式断面図である。
本実施形態の半導体装置３００においては、第２の層３０のうちの、ゲート電極７０よりもソース電極５０の側の表面に、フッ素を含有する第３の領域８４が設けられている。第３の領域８４におけるフッ素の濃度は、第１の領域８０におけるフッ素の濃度と、同一とすることができる。
本実施形態の半導体装置３００においては、第２の層３０のうちの、ゲート電極７０よりもソース電極５０の側の表面に、フッ素を含有する第３の領域８４が設けられている。第３の領域８４におけるフッ素の濃度は、第１の領域８０におけるフッ素の濃度と、同一とすることができる。
ゲートに大きな負電圧がかかる動作条件においては、ゲートのソース側の端部においても、電界強度が高くなり、強い応力が発生する。これに対して、領域８４を設けることにより、その応力を軽減することができる。
図１１は、本実施形態の半導体装置３００の製造工程の一部を表す模式断面図である。すなわち、図１１は、図９（ｂ）に表した工程に対応する。
図９（ｂ）に関して前述したように、第１の領域８０を形成するに際して、ゲート電極７０をマスクとしてフッ素をセルフアライン的に第２の層３０に導入することができる。
図９（ｂ）に関して前述したように、第１の領域８０を形成するに際して、ゲート電極７０をマスクとしてフッ素をセルフアライン的に第２の層３０に導入することができる。
本実施形態においては、この工程において、マスク９０の開口部９２をもっと広く形成し、ゲート電極７０のソース電極５０の側の第２の層３０の表面も露出させる。このような開口部９２にフッ素を導入すれば、やはりゲート電極７０をマスクとしてセルフアライン的に第３の領域８４を形成することが可能となる。また、第１の領域８０と第３の領域８４におけるフッ素の濃度を等しくすることができる。
半導体装置のオン抵抗を低下させたり、高周波動作させるためには、ゲート長を短くすることが有効である。しかし、ゲート長を短くすると、図９（ｂ）に例示したように開口部９２の一端をゲート電極７０の上に重ねて形成することが、困難になってくる。
これに対して、本実施形態においては、ゲート電極７０を含むように開口部９２を形成すればよいので、高い位置制御が必要とされず、製造しやすいという効果も得られる。
これに対して、本実施形態においては、ゲート電極７０を含むように開口部９２を形成すればよいので、高い位置制御が必要とされず、製造しやすいという効果も得られる。
図１２は、第４実施形態に係る窒化物半導体装置の模式断面図である。
本実施形態の半導体装置４００においては、第１の領域８０が、第２の層３０の表面において、ゲート電極７０からやや離間して設けられている。
本実施形態の半導体装置４００においては、第１の領域８０が、第２の層３０の表面において、ゲート電極７０からやや離間して設けられている。
図１３は、本実施形態の半導体装置４００の製造工程の一部を表す模式断面図である。すなわち、図１３は、図９（ｂ）に表した工程に対応する。
第３実施形態に関して前述したように、ゲート長を短くすると、図９（ｂ）に例示したように開口部９２の一端をゲート電極７０の上に重ねて形成することが、困難になってくる。 これに対して、本実施形態においては、ゲート電極７０の外側に開口部９２を形成すればよいので、ゲート長が短くなった場合でも、高い位置制御が必要とされず、製造しやすいという効果も得られる。
第３実施形態に関して前述したように、ゲート長を短くすると、図９（ｂ）に例示したように開口部９２の一端をゲート電極７０の上に重ねて形成することが、困難になってくる。 これに対して、本実施形態においては、ゲート電極７０の外側に開口部９２を形成すればよいので、ゲート長が短くなった場合でも、高い位置制御が必要とされず、製造しやすいという効果も得られる。
図１４は、第５実施形態に係る窒化物半導体装置の模式断面図である。
本実施形態の半導体装置５００においては、第１の領域８０の上に絶縁膜４８が設けられている。そして、ゲート電極７０は、この絶縁膜４８の上において、ドレイン電極６０の方向に延びる延在部７２を有する。延在部７２は、フィールドプレートとして作用する。すなわち、延在部７２を設けることにより、ゲート電極７０の直下の第２の層３０において、ドレイン端の電界を緩和することができる。
その結果として、第１の領域８０により得られる電界の緩和効果と、延在部７２のフィールドプレート効果による電界の緩和効果と、を相乗的に得ることが可能となる。
本実施形態の半導体装置５００においては、第１の領域８０の上に絶縁膜４８が設けられている。そして、ゲート電極７０は、この絶縁膜４８の上において、ドレイン電極６０の方向に延びる延在部７２を有する。延在部７２は、フィールドプレートとして作用する。すなわち、延在部７２を設けることにより、ゲート電極７０の直下の第２の層３０において、ドレイン端の電界を緩和することができる。
その結果として、第１の領域８０により得られる電界の緩和効果と、延在部７２のフィールドプレート効果による電界の緩和効果と、を相乗的に得ることが可能となる。
本実施形態の半導体装置５００の製造方法は、例えば、以下の如くである。
すなわち、図８（ａ）から図９（ｃ）に関して前述した工程を経た後に、第１の領域８０の上に絶縁膜４８を形成する。しかる後に、金属などの導電材料を堆積し、パターニングすることにより、ゲート電極７０に接続された延在部７２を形成することができる。
すなわち、図８（ａ）から図９（ｃ）に関して前述した工程を経た後に、第１の領域８０の上に絶縁膜４８を形成する。しかる後に、金属などの導電材料を堆積し、パターニングすることにより、ゲート電極７０に接続された延在部７２を形成することができる。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 下地層、２０ 第１の層、３０ 第２の層、４０ 保護膜、４２ 開口部、４８ 絶縁膜、５０ ソース電極、６０ ドレイン電極、７０ ゲート電極、７２ 延在部、８０ 第１の領域、８２ 第２の領域、８４ 第３の領域、９０ マスク、９２ 開口部、１００ 半導体装置、２００ 半導体装置、３００ 半導体装置、４００ 半導体装置、５００ 半導体装置、９００ 半導体装置
Claims (8)
- 第１の窒化物半導体からなる第１の層と、
前記第１の層の上に設けられ、前記第１の窒化物半導体よりも広いバンドギャップを有するノンドープの第２の窒化物半導体からなる第２の層と、
前記第２の層の上に設けられたソース電極およびドレイン電極と、
前記第２の層に上において、前記ソース電極と前記ドレイン電極とのあいだに設けられたゲート電極と、
を備え、
前記第２の層のうちの前記ゲート電極の下の部分は、フッ素を含有せず、
前記第２の層は、前記ゲート電極と前記ドレイン電極とのあいだにおいて前記第２の層の表面に選択的に設けられたフッ素を含有する深さ５ｎｍ以下の第１の領域を有し、
前記第１の領域と前記ゲート電極との間の距離は、前記第１の領域と前記ドレイン電極との間の距離よりも短く、
前記第１の領域は、前記第１の層に到達しない半導体装置。 - 前記第２の層は、前記ゲート電極と前記ソース電極とのあいだにおいて前記第２の層の表面に選択的に設けられたフッ素を含有する領域をさらに有する請求項１記載の半導体装置。
- 前記第１の領域が含有するフッ素の濃度と、前記ゲート電極と前記ソース電極とのあいだにおいて前記第２の層の表面に選択的に設けられたフッ素を含有する前記領域が含有するフッ素の濃度と、は、同一である請求項２記載の半導体装置。
- 前記第１の領域は、前記ゲート電極から離間して設けられた請求項１〜３のいずれか１つに記載の半導体装置。
- 前記ゲート電極は、前記第２の層の上に設けられた絶縁膜の上において前記ドレイン電極の方向に延在する延在部を有する請求項１〜４のいずれか１つに記載の半導体装置。
- 第１の窒化物半導体からなる第１の層と、前記第１の層の上に設けられ前記第１の窒化物半導体よりも広いバンドギャップを有するノンドープの第２の窒化物半導体からなる第２の層と、を有する積層体の前記第２の層の上に、保護膜を形成する工程と、
前記保護膜の一部を開口して、ソース電極とドレイン電極とを形成する工程と、
前記ソース電極と前記ドレイン電極のあいだにおいて前記保護膜の一部を開口してゲート電極を形成する工程と、
前記ゲート電極と前記ドレイン電極とのあいだにおいて前記第２の層の表面にフッ素を導入し、フッ素を含有する深さ５ｎｍ以下の第１の領域を形成する工程と、
を備え、
前記第２の層のうちの前記ゲート電極の下の部分は、フッ素を含有せず、
前記第１の領域と前記ゲート電極との間の距離は、前記第１の領域と前記ドレイン電極との間の距離よりも短く、
前記第１の領域は、前記第１の層に到達しない半導体装置の製造方法。 - 前記第１の領域を形成する工程は、フッ素を含むガスのプラズマを用いて前記フッ素を導入する工程を含む請求項６記載の半導体装置の製造方法。
- 前記第１の領域を形成する工程は、前記フッ素を含むガスのプラズマを用いて前記第１の領域となる部分の上の前記保護膜を開口する工程を含む請求項７記載の半導体装置の製造方法。
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| JP5501618B2 (ja) * | 2005-09-07 | 2014-05-28 | クリー インコーポレイテッド | 高電子移動トランジスタ（ｈｅｍｔ）、半導体デバイスおよびその製造方法 |
| WO2007059220A2 (en) * | 2005-11-15 | 2007-05-24 | The Regents Of The University Of California | Methods to shape the electric field in electron devices, passivate dislocations and point defects, and enhance the luminescence efficiency of optical devices |
| US7419892B2 (en) * | 2005-12-13 | 2008-09-02 | Cree, Inc. | Semiconductor devices including implanted regions and protective layers and methods of forming the same |
| US7408208B2 (en) * | 2006-03-20 | 2008-08-05 | International Rectifier Corporation | III-nitride power semiconductor device |
| TW200830550A (en) * | 2006-08-18 | 2008-07-16 | Univ California | High breakdown enhancement mode gallium nitride based high electron mobility transistors with integrated slant field plate |
| JP2008172055A (ja) * | 2007-01-12 | 2008-07-24 | Sharp Corp | 窒化物半導体装置及びそれを用いた電力変換装置 |
| JP5416399B2 (ja) * | 2008-02-13 | 2014-02-12 | 株式会社東芝 | 半導体装置 |
| US8497527B2 (en) * | 2008-03-12 | 2013-07-30 | Sensor Electronic Technology, Inc. | Device having active region with lower electron concentration |
| JP2010186943A (ja) * | 2009-02-13 | 2010-08-26 | Sharp Corp | 窒化物半導体装置 |
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