JPH023925A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH023925A JPH023925A JP15317288A JP15317288A JPH023925A JP H023925 A JPH023925 A JP H023925A JP 15317288 A JP15317288 A JP 15317288A JP 15317288 A JP15317288 A JP 15317288A JP H023925 A JPH023925 A JP H023925A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ＧａＡｓ系化合物半導体層のエツチング方法に関し、ス
レーショルド電圧（Ｖｔｈ）を安定させることを目的と
し、 ＡｌＧａＡｓ層からなる第１半導体層とＧａＡｓ層から
なる第２半導体層から構成されるヘテロ接合構造を有す
る半導体装置に前記第１半導体層に対して前記第２半導
体層を選択的にエツチングするエツチング処理工程にお
いて、紫外線を照射しながら、塩酸ガスを含む減圧雰囲
気中で前記第２半導体層を選択的にエツチングして、前
記第１半導体層を残存させる工程が含まれてなることを
特徴とする。
レーショルド電圧（Ｖｔｈ）を安定させることを目的と
し、 ＡｌＧａＡｓ層からなる第１半導体層とＧａＡｓ層から
なる第２半導体層から構成されるヘテロ接合構造を有す
る半導体装置に前記第１半導体層に対して前記第２半導
体層を選択的にエツチングするエツチング処理工程にお
いて、紫外線を照射しながら、塩酸ガスを含む減圧雰囲
気中で前記第２半導体層を選択的にエツチングして、前
記第１半導体層を残存させる工程が含まれてなることを
特徴とする。
［産業上の利用分野］
本発明は半導体装置の製造方法のうち、特に、ＧａＡｓ
系化合物半導体層のエツチング方法に関する。
系化合物半導体層のエツチング方法に関する。
例えば、ＨＥＭＴ （高電子移動度トランジスタ）は超
高速素子として知られているが、そのようなデバイス素
子はリセス（ｒｅｃｅｓｓ ；窪み）構造に形成される
ことが多く、そのリセス構造は素子特性への影響が大き
いために、その形成法は十分に検討されねばならない。
高速素子として知られているが、そのようなデバイス素
子はリセス（ｒｅｃｅｓｓ ；窪み）構造に形成される
ことが多く、そのリセス構造は素子特性への影響が大き
いために、その形成法は十分に検討されねばならない。
［従来の技術］
さて、リセス構造はゲート電極下の活性層の厚みに比ベ
ソース電極、ドレイン電極下の活性層が厚く、その部分
の抵抗を減少させることができる構造であるから、高周
波動作特性を向上させる利点のある構造である。
ソース電極、ドレイン電極下の活性層が厚く、その部分
の抵抗を減少させることができる構造であるから、高周
波動作特性を向上させる利点のある構造である。
第４図はリセス構造を有するＨＥＭＴの断面図を示して
おり、１は半絶縁性ＧａＡｓ基板、２はｉ −ＧａＡｓ
層からなるバッファ層、３はｎ −ＡｌＧａＡｓ層から
なる電子供給層、４はｎ−ＧａＡｓＮからなるコンタク
ト層、５はアルミニウムからなるゲート電極６は５ｉＯ
Ｎ（シリコンオキシナイトライド）膜からなるスペーサ
用絶縁膜、７はＡｕＧｅ （金ゲルマニウム）を介して
Ａｕ （金）を被着したＡｕＧｅ／Ａｕからなるソース
電極およびドレイン電極、８はリセス部で、このリセス
部にシシソトキー接合が形成されており、この動作原理
は伝導帯のエネルギーレベルがＧａＡｓＪｉよりもへ１
ＧａＡｓ層の方が高し）ため、ｎ−ＡｌＧａＡｓ層から
１−ＧａＡｓ層へ電子が移動して、１−ＧａＡｓ層 ｎ
−ＡｌＧａＡｓ界面のｉ −ＧａＡｓ層４ｉ側に二次元
電子ガス（電子チャネル；点線で示す）が発生し、それ
がゲート電圧の制御下に極めて高速に動作するものであ
る。
おり、１は半絶縁性ＧａＡｓ基板、２はｉ −ＧａＡｓ
層からなるバッファ層、３はｎ −ＡｌＧａＡｓ層から
なる電子供給層、４はｎ−ＧａＡｓＮからなるコンタク
ト層、５はアルミニウムからなるゲート電極６は５ｉＯ
Ｎ（シリコンオキシナイトライド）膜からなるスペーサ
用絶縁膜、７はＡｕＧｅ （金ゲルマニウム）を介して
Ａｕ （金）を被着したＡｕＧｅ／Ａｕからなるソース
電極およびドレイン電極、８はリセス部で、このリセス
部にシシソトキー接合が形成されており、この動作原理
は伝導帯のエネルギーレベルがＧａＡｓＪｉよりもへ１
ＧａＡｓ層の方が高し）ため、ｎ−ＡｌＧａＡｓ層から
１−ＧａＡｓ層へ電子が移動して、１−ＧａＡｓ層 ｎ
−ＡｌＧａＡｓ界面のｉ −ＧａＡｓ層４ｉ側に二次元
電子ガス（電子チャネル；点線で示す）が発生し、それ
がゲート電圧の制御下に極めて高速に動作するものであ
る。
ところで、このように構成するための従来の形成方法の
概要を説明すると、半絶縁性ＧａＡｓ基板１上にバッフ
ァ層２．電子供給層３．コンタクト層４をエピタキシャ
ル成長し、その表面に５ｉＯＮ膜６ （スペーサ用絶縁
膜）を被覆した後、フォトプロセスを用いてｓｉｏＮＭ
６を選択的に除去し、除去部分にソース電極およびドレ
イン電極７を形成する。次いで、リセス部を形成してゲ
ート電極を被着するが、その形成途中工程の断面図を第
５図に示している。即ち、第５図に示すように、リセス
部８を窓開けするレジスト膜マスク９を被覆し、露出し
な５ｉＯＮ膜６を弗素系ガス、例えば、ＣＦ４を反応ガ
スとして反応性イオンエツチング（ＲＩＥ）法によって
窓開けした後、同じ＜ＲＩＥ法によってコンタクト層４
をエツチングしてリセス部８を形成する。このリセス部
のＲＩＥ法はＲＩＥ ＶｉＴｌを用い、ＣＣｌ２ Ｆ２
とＨｅとの混合ガスを反応ガスとして導入し、１３．５
６Ｍ）ＩＺの高周波電力を印加して高周波放電によって
反応ガスを励起させて、ｎ−ＧａＡｓ層４ （コンタク
ト層〉を選択的にエツチングする方法である。
概要を説明すると、半絶縁性ＧａＡｓ基板１上にバッフ
ァ層２．電子供給層３．コンタクト層４をエピタキシャ
ル成長し、その表面に５ｉＯＮ膜６ （スペーサ用絶縁
膜）を被覆した後、フォトプロセスを用いてｓｉｏＮＭ
６を選択的に除去し、除去部分にソース電極およびドレ
イン電極７を形成する。次いで、リセス部を形成してゲ
ート電極を被着するが、その形成途中工程の断面図を第
５図に示している。即ち、第５図に示すように、リセス
部８を窓開けするレジスト膜マスク９を被覆し、露出し
な５ｉＯＮ膜６を弗素系ガス、例えば、ＣＦ４を反応ガ
スとして反応性イオンエツチング（ＲＩＥ）法によって
窓開けした後、同じ＜ＲＩＥ法によってコンタクト層４
をエツチングしてリセス部８を形成する。このリセス部
のＲＩＥ法はＲＩＥ ＶｉＴｌを用い、ＣＣｌ２ Ｆ２
とＨｅとの混合ガスを反応ガスとして導入し、１３．５
６Ｍ）ＩＺの高周波電力を印加して高周波放電によって
反応ガスを励起させて、ｎ−ＧａＡｓ層４ （コンタク
ト層〉を選択的にエツチングする方法である。
しかる後、アルミニウム膜からなるゲート電極５をリセ
ス部に形成する。
ス部に形成する。
以上が従来からのＨＥＭＴの形成方法である。
なお、上記のように、ソース電極、ドレイン電極７を最
初に形成した後に、リセス部７とゲート電極６を形成す
る理由はソース・ドレイン電極形成後の熱処理がＦＥＴ
の特性に大きな影響を与えるからである。
初に形成した後に、リセス部７とゲート電極６を形成す
る理由はソース・ドレイン電極形成後の熱処理がＦＥＴ
の特性に大きな影響を与えるからである。
［発明が解決しようとする課題］
ところが、上記のような形成方法において、リセス部８
をＲＩＥ法によって形成する場合、高周波放電をおこな
うために、イオン等の荷電粒子の衝撃によってリセス部
８がダメージ（損傷）を受け、また、エツチング面にＣ
（炭素）、Ｆ（弗素）が残って汚染層が形成される欠点
がある。従って、所望のスレーショルド電圧（Ｖｔｈ）
を安定して得ることが困難で、その製造歩留を低下させ
ている。
をＲＩＥ法によって形成する場合、高周波放電をおこな
うために、イオン等の荷電粒子の衝撃によってリセス部
８がダメージ（損傷）を受け、また、エツチング面にＣ
（炭素）、Ｆ（弗素）が残って汚染層が形成される欠点
がある。従って、所望のスレーショルド電圧（Ｖｔｈ）
を安定して得ることが困難で、その製造歩留を低下させ
ている。
本発明はこのような問題点を軽減させて、ｖｔｈを安定
させることを目的とした半導体装置の製造方法を提案す
るものである。
させることを目的とした半導体装置の製造方法を提案す
るものである。
［課題を解決するための手段］
その目的は、ＡｌＧａＡｓ層（第１半導体層）とＧａＡ
ｓ層（第２半導体層）とのへテロ接合層を選択的にエツ
チングするエツチング処理工程において、紫外線を照射
しながら、塩酸’（ＨＣＩ ）ガスを含む減圧雰囲気中
で前記ＧａＡｓ層を選択的にエツチングして、前記Ａｌ
ＧａＡｓ層を残存させる工程が含まれる製造方法によっ
て達成される。
ｓ層（第２半導体層）とのへテロ接合層を選択的にエツ
チングするエツチング処理工程において、紫外線を照射
しながら、塩酸’（ＨＣＩ ）ガスを含む減圧雰囲気中
で前記ＧａＡｓ層を選択的にエツチングして、前記Ａｌ
ＧａＡｓ層を残存させる工程が含まれる製造方法によっ
て達成される。
［作用１
即ち、本発明にかかる製造方法は光エネルギーを利用し
て、ＨＣＩガスによって選択的にＧａＡｓ層をエツチン
グする方法である。そうすると、ダメージをＡｌＧａＡ
ｓ層面に与えることなくエツチングできて、ｖｔｈの安
定化に役立つ。
て、ＨＣＩガスによって選択的にＧａＡｓ層をエツチン
グする方法である。そうすると、ダメージをＡｌＧａＡ
ｓ層面に与えることなくエツチングできて、ｖｔｈの安
定化に役立つ。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図（ａ）〜（ｄ＋は本発明にかかる形成方法の工程
順断面図を示しており、順を追って説明する。
順断面図を示しており、順を追って説明する。
第１図（ａｌ参照；まず、半絶縁性ＧａＡｓ基板１上に
ｉ−ＧａＡｓ層２ （バッファ層；膜厚５００ｎｍ ）
、 ｎ−ＡｌＧａＡｓ層３ （電子供給層；膜厚４
０ｎｍ） 、 ｎ −ＧａＡｓ層４ （コンタクト層
；膜厚１１００ｎ ）をＭＯＣＶＤ法やＭＢＥ法によっ
てエピタキシャル成長し、その表面に５ｉＯＮ膜６ （
スペーサ用絶縁膜；膜厚３００〜４００ｎｍ ）を被覆
した後、フォトプロセスを用いて５ｉＯＮ膜６を選択的
に除去し、除去部分にＡｕＧｅ／Ａｕからなるソース電
極およびドレイン電極７を形成する。向、このスペーサ
用絶縁膜はＳｉＣ２膜などを使用しても良い。
ｉ−ＧａＡｓ層２ （バッファ層；膜厚５００ｎｍ ）
、 ｎ−ＡｌＧａＡｓ層３ （電子供給層；膜厚４
０ｎｍ） 、 ｎ −ＧａＡｓ層４ （コンタクト層
；膜厚１１００ｎ ）をＭＯＣＶＤ法やＭＢＥ法によっ
てエピタキシャル成長し、その表面に５ｉＯＮ膜６ （
スペーサ用絶縁膜；膜厚３００〜４００ｎｍ ）を被覆
した後、フォトプロセスを用いて５ｉＯＮ膜６を選択的
に除去し、除去部分にＡｕＧｅ／Ａｕからなるソース電
極およびドレイン電極７を形成する。向、このスペーサ
用絶縁膜はＳｉＣ２膜などを使用しても良い。
第１図（ｂ）参照；次いで、フォトプロセスによって、
リセス形成部を窓開けしたレジスト膜マスク９を被覆し
、弗素系ガスを反応ガスとして、窓部に露出しな５ｉＯ
ＮＷＩＡ６をドライエツチングしてリセス形成部を窓開
けする。なお、このドライエツチングにはＲＩＥ法を用
いる。
リセス形成部を窓開けしたレジスト膜マスク９を被覆し
、弗素系ガスを反応ガスとして、窓部に露出しな５ｉＯ
ＮＷＩＡ６をドライエツチングしてリセス形成部を窓開
けする。なお、このドライエツチングにはＲＩＥ法を用
いる。
第１図（Ｃ）参照；次いで、本発明にかかる光照射エツ
チングをおこない、ｎ−ＧａＡｓ層４を選択的にエツチ
ングしてリセス部１８を形成する。この光照射エツチン
グ法は次の第２図を参照して詳しく説明する。
チングをおこない、ｎ−ＧａＡｓ層４を選択的にエツチ
ングしてリセス部１８を形成する。この光照射エツチン
グ法は次の第２図を参照して詳しく説明する。
第１図Ｆｄｌ参照；次いで、アルミニウム膜からなるゲ
ート電極５を形成する。その形成法はレジスト膜マスク
９の上からアルミニウム膜を蒸着法で被着し、レジスト
膜マスク９と共に余分のアルミニウム膜を除去するリフ
トオフ法によって形成する。
ート電極５を形成する。その形成法はレジスト膜マスク
９の上からアルミニウム膜を蒸着法で被着し、レジスト
膜マスク９と共に余分のアルミニウム膜を除去するリフ
トオフ法によって形成する。
次に、第２図は本発明にかかる光照射エツチング装置の
概要図に示しており、図中の１１は被エツチング基板、
１２は真空チャンバ、１３は高圧水銀ランプを備えた光
源、１４は透過窓、１５は反応ガス流入口、１６は排気
口である。処理は、反応ガス流入口１５から塩酸（ＨＣ
Ｉ）ガス、又は、希釈した塩酸ガスを導入し、排気口１
６から真空排気して真空チャンバ１２の内部を２０Ｔｏ
ｒｒ程度の減圧下にし、透過窓１４を透過させて光源１
３から紫外線を投光する。
概要図に示しており、図中の１１は被エツチング基板、
１２は真空チャンバ、１３は高圧水銀ランプを備えた光
源、１４は透過窓、１５は反応ガス流入口、１６は排気
口である。処理は、反応ガス流入口１５から塩酸（ＨＣ
Ｉ）ガス、又は、希釈した塩酸ガスを導入し、排気口１
６から真空排気して真空チャンバ１２の内部を２０Ｔｏ
ｒｒ程度の減圧下にし、透過窓１４を透過させて光源１
３から紫外線を投光する。
そうすると、ｎ−ＧａＡｓ層４が選択的にエツチングさ
れ、ｎ ＡｌＧａＡｓ層３はエツチングされない、所
謂、選択エツチングがおこなわれる。
れ、ｎ ＡｌＧａＡｓ層３はエツチングされない、所
謂、選択エツチングがおこなわれる。
この光照射エツチング法においては塩酸を励起させる波
長の光を照射する必要があり、用いる光ｔＸ１３として
は波長２８０ｎｍ以下の波長成分を発光する光源を用い
る。また、塩酸ガスの希釈にはＡｒ１１ｅなどの不活性
ガスや水素ガスを混入し、真空度は１〜１００ Ｔｏｒ
ｒ程度にする。
長の光を照射する必要があり、用いる光ｔＸ１３として
は波長２８０ｎｍ以下の波長成分を発光する光源を用い
る。また、塩酸ガスの希釈にはＡｒ１１ｅなどの不活性
ガスや水素ガスを混入し、真空度は１〜１００ Ｔｏｒ
ｒ程度にする。
第３図は本発明にかかる光照射エツチング法を適用した
エツチング深さとエツチング時間の関係図を示している
。本図の−・−は膜厚３ｎｍのｎＡｌＧａＡｓ層３上に
膜厚２２ｎｍのｎ ＧａＡｓ層４を積層し、それをエ
ツチングしたエツチング曲線、−〇−は膜厚２００ｎｍ
のｎ−ＧａＡｓ層４のみのエツチング曲線である。これ
より、塩酸ガスによって膜厚１５０ｎｍのｎ−ＧａＡｓ
層が１０分程度でエツチングされ、一方のｎ−ＡｌＧａ
Ａｓ層は殆どエツチングされず、従って、ｎ−ＡｌＧａ
Ａｓに対するｎ−ＧａＡｓのエツチング選択性の高いこ
とが判る。なお、塩素（ＣＩ２ ）ガスにはこのような
エツチング選択性は見られない。
エツチング深さとエツチング時間の関係図を示している
。本図の−・−は膜厚３ｎｍのｎＡｌＧａＡｓ層３上に
膜厚２２ｎｍのｎ ＧａＡｓ層４を積層し、それをエ
ツチングしたエツチング曲線、−〇−は膜厚２００ｎｍ
のｎ−ＧａＡｓ層４のみのエツチング曲線である。これ
より、塩酸ガスによって膜厚１５０ｎｍのｎ−ＧａＡｓ
層が１０分程度でエツチングされ、一方のｎ−ＡｌＧａ
Ａｓ層は殆どエツチングされず、従って、ｎ−ＡｌＧａ
Ａｓに対するｎ−ＧａＡｓのエツチング選択性の高いこ
とが判る。なお、塩素（ＣＩ２ ）ガスにはこのような
エツチング選択性は見られない。
以上のように、本発明にかかる製造方法はＨＥＭＴなど
のリセス部のエツチングに利用して効果が大きく、その
部分のダメージを解消でき、ｖｔｈの安定化に役立つも
のである。
のリセス部のエツチングに利用して効果が大きく、その
部分のダメージを解消でき、ｖｔｈの安定化に役立つも
のである。
なお、上記はＨＥＭＴで説明したが、その他のＧａＡｓ
ＭＥＳ Ｆ ＥＴ （ガリウム砒素金属半導体電界効果
トランジスタ）などのリセス部エツチングにも適用でき
ることは云うまでもない。
ＭＥＳ Ｆ ＥＴ （ガリウム砒素金属半導体電界効果
トランジスタ）などのリセス部エツチングにも適用でき
ることは云うまでもない。
［発明の効果］
上記の実施例の説明から明らかなように、本発明によれ
ば、特にリセス部を有するＧａＡｓデバイスにおいて、
そのデバイス特性を改善し、製造歩留の向上に顕著な効
果が得られるものである。
ば、特にリセス部を有するＧａＡｓデバイスにおいて、
そのデバイス特性を改善し、製造歩留の向上に顕著な効
果が得られるものである。
第１図（ａ）〜ｆｄｌは本発明にかかる形成方法の工程
順断面図、 第２図は光照射エツチング装置の概要図、第３図はエツ
チング深さとエツチング時間の関係図、 第４図はＨＥＭＴの断面図、 第５図は従来の形成途中工程の断面図である。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はｉ −ＧａＡｓｌｉｉからなるバッファ層、３はｎ
−ＡＩＧａＡｓＪｉｉからなる電子供給層、４はｎ−
ＧａＡｓ層からなるコンタクト層、５はアルミニウムか
らなるゲート電極、６は５ｉＯＮ膜（スペーサ用絶縁膜
）、７はソース１掻およびドレイン電極、 ８．１８はリセス部、 ９はレジスト膜マスク を示している。 Ｊ−ＩＥ阿ＴｑＦｌケ旬（２） 第４図 ６５表の温域“ｆ中五ガ／）跡ｍ１岩 第５図
順断面図、 第２図は光照射エツチング装置の概要図、第３図はエツ
チング深さとエツチング時間の関係図、 第４図はＨＥＭＴの断面図、 第５図は従来の形成途中工程の断面図である。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はｉ −ＧａＡｓｌｉｉからなるバッファ層、３はｎ
−ＡＩＧａＡｓＪｉｉからなる電子供給層、４はｎ−
ＧａＡｓ層からなるコンタクト層、５はアルミニウムか
らなるゲート電極、６は５ｉＯＮ膜（スペーサ用絶縁膜
）、７はソース１掻およびドレイン電極、 ８．１８はリセス部、 ９はレジスト膜マスク を示している。 Ｊ−ＩＥ阿ＴｑＦｌケ旬（２） 第４図 ６５表の温域“ｆ中五ガ／）跡ｍ１岩 第５図
Claims (1)
- ＡｌＧａＡｓ層からなる第１半導体層とＧａＡｓ層から
なる第２半導体層から構成されるヘテロ接合構造を有す
る半導体装置に前記第１半導体層に対して前記第２半導
体層を選択的にエッチングするエッチング処理工程にお
いて、紫外線を照射しながら、塩酸ガスを含む減圧雰囲
気中で前記第２半導体層を選択的にエッチングして、前
記第１半導体層を残存させる工程が含まれてなることを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15317288A JPH023925A (ja) | 1988-06-20 | 1988-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15317288A JPH023925A (ja) | 1988-06-20 | 1988-06-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023925A true JPH023925A (ja) | 1990-01-09 |
Family
ID=15556628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15317288A Pending JPH023925A (ja) | 1988-06-20 | 1988-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023925A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521473A (ja) * | 1991-07-11 | 1993-01-29 | Nec Corp | 電界効果トランジスタの製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220323A (ja) * | 1985-07-18 | 1987-01-28 | Nec Corp | 半導体素子の製造方法 |
| JPS6394629A (ja) * | 1986-10-09 | 1988-04-25 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-06-20 JP JP15317288A patent/JPH023925A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220323A (ja) * | 1985-07-18 | 1987-01-28 | Nec Corp | 半導体素子の製造方法 |
| JPS6394629A (ja) * | 1986-10-09 | 1988-04-25 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521473A (ja) * | 1991-07-11 | 1993-01-29 | Nec Corp | 電界効果トランジスタの製造方法 |
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