JPS62115831A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62115831A JPS62115831A JP25594885A JP25594885A JPS62115831A JP S62115831 A JPS62115831 A JP S62115831A JP 25594885 A JP25594885 A JP 25594885A JP 25594885 A JP25594885 A JP 25594885A JP S62115831 A JPS62115831 A JP S62115831A
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- Japan
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- gaas layer
- gate electrode
- gaas
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
この発明は、ＡｌＧａＡｓ層上のＧａＡｓ層の選択的除
去方法にかかり、 高真空中でＡｓ分子線を照射しつつ、ＧａＡｓ層面から
Ｇａが脱離する温度以上に加熱してＧａＡｓ層を除去す
ることにより、 ＡｌＧａＡｓ層に損傷を与えることなく、かつ十分な選
択性をもってＧａＡｓｆｉのみを除去するものである。
去方法にかかり、 高真空中でＡｓ分子線を照射しつつ、ＧａＡｓ層面から
Ｇａが脱離する温度以上に加熱してＧａＡｓ層を除去す
ることにより、 ＡｌＧａＡｓ層に損傷を与えることなく、かつ十分な選
択性をもってＧａＡｓｆｉのみを除去するものである。
本発明は半導体装置の製造方法、特に砒化ガリウム（Ｇ
ａＡｓ）／砒化アルミニウムガリウム（ＡＩＧａＡｓ）
へテロ接合を有する半導体装置の製造方法の改善に関す
る。
ａＡｓ）／砒化アルミニウムガリウム（ＡＩＧａＡｓ）
へテロ接合を有する半導体装置の製造方法の改善に関す
る。
半導体装置の高速化等を目的としてＧａＡｓ系化合物半
導体の実用化が進められ、特にヘテロ接合電界効果トラ
ンジスタ、ヘテロ接合ノ１イボーラトランジスタ、ホッ
トエレクトロントランジスタ等のＧａＡｓ／ＡｌＧａＡ
ｓヘテロ接合を有する半導体装置が開発されている。
導体の実用化が進められ、特にヘテロ接合電界効果トラ
ンジスタ、ヘテロ接合ノ１イボーラトランジスタ、ホッ
トエレクトロントランジスタ等のＧａＡｓ／ＡｌＧａＡ
ｓヘテロ接合を有する半導体装置が開発されている。
これらの半導体装置のへテロ接合構造にはしばしば極め
て薄い半導体層が含まれ、製造プロセスにおいてその損
傷を防止することが極めて重要である。
て薄い半導体層が含まれ、製造プロセスにおいてその損
傷を防止することが極めて重要である。
ＧａＡｓ／ＡｌＧａＡｓヘテロ接合を有する半導体装置
の一例として、ヘテロ接合電界効果トランジスタの模式
側断面図を第２図に示す。
の一例として、ヘテロ接合電界効果トランジスタの模式
側断面図を第２図に示す。
本従来例では半絶縁性ＧａＡｓ基板２１の（１００）面
上に、ノンドープのｉ型ＧａＡｓ層２２、これより電子
親和力が小さいｎ型Ａ ｌ ｘＧａ Ｉ−えＡｓ電子供
給層２３、及び不純物濃度が例えば１×１０Ｉ８０Ｉｎ
−３程度のｎ型ＧａＡｓキャップ層２４が設けられて、
ｉ型ＧａＡｓ層２２はバッファ層並びにチャネル層とし
て機能する。ｎ型ＡｌＧａＡｓ層２３は例えば濃度Ｉ
Ｘｌ０１８ｅ１１−”程度のドナー不純物を含んで、こ
の層からｉ型ＧａＡｓ層２２へ遷移した電子によって、
ヘテロ接合界面近傍に２次元電子ガス２２ｅが形成され
る。なおｉ型ＧａＡｓ層２２とｎ型ＡｌＧａＡｓ層２３
との間には厚さ数冊程度のノンドープのＡｌＧａＡｓ層
が設けられることもある。
上に、ノンドープのｉ型ＧａＡｓ層２２、これより電子
親和力が小さいｎ型Ａ ｌ ｘＧａ Ｉ−えＡｓ電子供
給層２３、及び不純物濃度が例えば１×１０Ｉ８０Ｉｎ
−３程度のｎ型ＧａＡｓキャップ層２４が設けられて、
ｉ型ＧａＡｓ層２２はバッファ層並びにチャネル層とし
て機能する。ｎ型ＡｌＧａＡｓ層２３は例えば濃度Ｉ
Ｘｌ０１８ｅ１１−”程度のドナー不純物を含んで、こ
の層からｉ型ＧａＡｓ層２２へ遷移した電子によって、
ヘテロ接合界面近傍に２次元電子ガス２２ｅが形成され
る。なおｉ型ＧａＡｓ層２２とｎ型ＡｌＧａＡｓ層２３
との間には厚さ数冊程度のノンドープのＡｌＧａＡｓ層
が設けられることもある。
前記２次元電子ガス２２ｅの面濃度をゲート電極２８で
制御することによりトランジスタ動作が得られるが、闇
値電圧はゲート電極２８と前記へテロ接合界面間の距離
、キャリア濃度等によって制御することができ、エンハ
ンスメントモードとディプリーションモードの何れも可
能である。
制御することによりトランジスタ動作が得られるが、闇
値電圧はゲート電極２８と前記へテロ接合界面間の距離
、キャリア濃度等によって制御することができ、エンハ
ンスメントモードとディプリーションモードの何れも可
能である。
前記の如きヘテロ接合電界効果トランジスタの製造方法
としては、各半導体層を通常分子線エピタキシャル成長
方法（ＭＩｌＥ法）で、ＡｌＧａＡｓ電子供給層２３の
上面にゲート電極２８を設ければ所要の闇値電圧が得ら
れる様に制御して成長し、例えばジクロロジフルオロメ
タン（ＣＣ１ｚＦｚ）によるプラズマエツチング法で、
ゲート電極を形成する領域のＧａＡｓキャップ層２４を
選択的に除去している。
としては、各半導体層を通常分子線エピタキシャル成長
方法（ＭＩｌＥ法）で、ＡｌＧａＡｓ電子供給層２３の
上面にゲート電極２８を設ければ所要の闇値電圧が得ら
れる様に制御して成長し、例えばジクロロジフルオロメ
タン（ＣＣ１ｚＦｚ）によるプラズマエツチング法で、
ゲート電極を形成する領域のＧａＡｓキャップ層２４を
選択的に除去している。
従来のＣＣｈｈによるＧａＡｓキャップ層２４の選択的
エツチング法はＧａＡｓとＡｌＧａＡｓとの間の選択性
はよいものの、プラズマエネルギ− 子供給層２３に損傷を生じ、ヘテロ接合電界効果トラン
ジスタの信頼性を低下させる要因の一つとなっている。
エツチング法はＧａＡｓとＡｌＧａＡｓとの間の選択性
はよいものの、プラズマエネルギ− 子供給層２３に損傷を生じ、ヘテロ接合電界効果トラン
ジスタの信頼性を低下させる要因の一つとなっている。
前記問題点は、砒化アルミニウムガリウム半導体層上に
砒化ガリウム半導体層を備える半導体基体を、真空中で
砒素分子線を照射しつつ、該砒化ガリウム半導体層面か
らガリウムが脱離する温度以上に加熱し、該砒化ガリウ
ム半導体層を選択的に除去して、該砒化アルミニウムガ
リウム半導体層を表出せしめる本発明による半導体装置
の製造方法により解決される。
砒化ガリウム半導体層を備える半導体基体を、真空中で
砒素分子線を照射しつつ、該砒化ガリウム半導体層面か
らガリウムが脱離する温度以上に加熱し、該砒化ガリウ
ム半導体層を選択的に除去して、該砒化アルミニウムガ
リウム半導体層を表出せしめる本発明による半導体装置
の製造方法により解決される。
本発明によれば、いわゆるサーマルエツチング法でＡｌ
ＧａＡｓ層上のＧａＡｓ層を選択的に除去する。
ＧａＡｓ層上のＧａＡｓ層を選択的に除去する。
すなわち、所要のマスクを設けた半導体基体を１０−
” Ｔｏｒｒ程度の高真空中におき、Ａｓ分子線を照射
してＡｓの急速な脱離を防ぎつつ、ＧａＡｓ層を構成す
る材料の中で脱離し難いガリウムが脱離する温度以上、
例えば温度７５０”Ｃ程度に加熱する。
” Ｔｏｒｒ程度の高真空中におき、Ａｓ分子線を照射
してＡｓの急速な脱離を防ぎつつ、ＧａＡｓ層を構成す
る材料の中で脱離し難いガリウムが脱離する温度以上、
例えば温度７５０”Ｃ程度に加熱する。
この処理によるエツチング速度は、ＧａＡｓ層が数人／
秒程度で原子層オーダーの制御性があるのみナラず、Ａ
ｌＧａＡｓ層はソノｌ／１ｏ乃至１／１００程度（組成
により異なる）で十分な選択性が得られる。なおエツチ
ング面の原子配列状態は反射高速電子線回折（ＲＨＥＥ
Ｄ）像によってモニターすることも可能である。
秒程度で原子層オーダーの制御性があるのみナラず、Ａ
ｌＧａＡｓ層はソノｌ／１ｏ乃至１／１００程度（組成
により異なる）で十分な選択性が得られる。なおエツチ
ング面の原子配列状態は反射高速電子線回折（ＲＨＥＥ
Ｄ）像によってモニターすることも可能である。
この処理によって形成される表面は物理的損傷が極めて
少なくかつ清浄であり、ここにゲート電極等を形成すれ
ば、特性が安定し信頼性が優れた半導体装置が実現され
る。
少なくかつ清浄であり、ここにゲート電極等を形成すれ
ば、特性が安定し信頼性が優れた半導体装置が実現され
る。
なおこの効果をよりよく発揮するために、本発明による
エツチング処理後その真空系内で電極材料等を被着する
ことが望ましい。
エツチング処理後その真空系内で電極材料等を被着する
ことが望ましい。
以下本発明を実施例により具体的に説明する。
第１図はエンハンスメントモードとディプリーションモ
ードのへテロ接合電界効果トランジスタ素子を有する半
導体装置を、本発明を適用して製造する実施例を示す工
程順模式側断面図である。
ードのへテロ接合電界効果トランジスタ素子を有する半
導体装置を、本発明を適用して製造する実施例を示す工
程順模式側断面図である。
第１図（ａｌ参照ｕ ＭＢＥ法によって半絶縁性Ｇ
ａＡｓ基板１上に下記の各半導体層を成長する。
ａＡｓ基板１上に下記の各半導体層を成長する。
すなわち、２は厚さ０．５〜１ｐＩＩ＋程度のノンドー
プのＧａＡｓ層でバッファ層及びチャネル層となる。
プのＧａＡｓ層でバッファ層及びチャネル層となる。
３はｎ型Ａｌｏ、 ３Ｇａｏ、 Ｊｓ電子供給層で濃度
ｌＸｌ０”ｃｍ−３程度にシリコン（Ｓｔ）をドープし
、その厚さをエンハンスメントモード素子の目的とする
閾値電圧が上面にゲート電極を設ければ得られる値に制
御している。
ｌＸｌ０”ｃｍ−３程度にシリコン（Ｓｔ）をドープし
、その厚さをエンハンスメントモード素子の目的とする
閾値電圧が上面にゲート電極を設ければ得られる値に制
御している。
４はｎ型ＧａＡｓ層、５は厚さ２〜３ｎｍ程度のｎ型Ａ
ｌｅ、 ：＋Ｇａｏ、 ｑ八Ｓ層で、濃度Ｉ ＸＩＯ”
ｃ＋ａ−３程度にＳｉをドープし、ｎ型ＡｌＧａＡｓ層
５の上面にゲート電極を設ければディプリーションモー
ド素子の目的とする闇値電圧が得られる値にｎ型ＧａＡ
ｓＪｌ！４の厚さを制御している。また６は例えば厚さ
５０ｎｍ程度、不純物濃度Ｉ ＸＩＯ”ｃｍ−’程度の
ｎ型ＧａＡｓ層であり、２ｅは２次元電子ガスである。
ｌｅ、 ：＋Ｇａｏ、 ｑ八Ｓ層で、濃度Ｉ ＸＩＯ”
ｃ＋ａ−３程度にＳｉをドープし、ｎ型ＡｌＧａＡｓ層
５の上面にゲート電極を設ければディプリーションモー
ド素子の目的とする闇値電圧が得られる値にｎ型ＧａＡ
ｓＪｌ！４の厚さを制御している。また６は例えば厚さ
５０ｎｍ程度、不純物濃度Ｉ ＸＩＯ”ｃｍ−’程度の
ｎ型ＧａＡｓ層であり、２ｅは２次元電子ガスである。
エンハンスメントモード素子のゲート電極形成領域に開
口を形成したマスク７をこの半導体基体上に設けて、任
意のエツチング法によりｎ型ＧａＡｓ層４に達する深さ
までエツチングする。
口を形成したマスク７をこの半導体基体上に設けて、任
意のエツチング法によりｎ型ＧａＡｓ層４に達する深さ
までエツチングする。
次いでマスク７に、ディプリーションモード素子のゲー
ト電極形成領域にも開口を形成する。
ト電極形成領域にも開口を形成する。
第１図ｆｂ）参照： この半導体基体を洗浄して例えば
ＭＢＥ成長装置内に装着し、１０− ” Ｔｏｒｒ程度
に排気した後、これにＡｓ分子線を照射して１０−８〜
１０− ’Ｔｏｒｒ程度の篩雰囲気として温度７５０℃
程度に加熱すれば、エンハンスメントモード素子のゲー
ト電極形成領域ではｎ型ＧａＡｓ層４、ディプリーショ
ンモード素子のゲート電極形成領域ではｎ型ＧａＡｓ層
６が前記の如くサーマルエツチングされ、それぞれｎ型
ＡｌＧａＡｓ層３又はｎ型ＡｌＧａＡｓ層５を表出して
停止する。
ＭＢＥ成長装置内に装着し、１０− ” Ｔｏｒｒ程度
に排気した後、これにＡｓ分子線を照射して１０−８〜
１０− ’Ｔｏｒｒ程度の篩雰囲気として温度７５０℃
程度に加熱すれば、エンハンスメントモード素子のゲー
ト電極形成領域ではｎ型ＧａＡｓ層４、ディプリーショ
ンモード素子のゲート電極形成領域ではｎ型ＧａＡｓ層
６が前記の如くサーマルエツチングされ、それぞれｎ型
ＡｌＧａＡｓ層３又はｎ型ＡｌＧａＡｓ層５を表出して
停止する。
なお本プロセスは７００℃〜７８０℃程度の温度範囲で
実施することが可能であり、これより低温では進行速度
が極めて遅く、この範囲を越えればエツチングされた表
面の荒れなどを生ずる。
実施することが可能であり、これより低温では進行速度
が極めて遅く、この範囲を越えればエツチングされた表
面の荒れなどを生ずる。
第１図（Ｃ）参照： この半導体基体にゲート電極８Ｅ
及び８Ｄ、ソース及びドレイン電極９Ｅ及び９Ｄを形成
し、例えば酸素イオン（０゛）を注入して素子間分離領
域１０を形成する。
及び８Ｄ、ソース及びドレイン電極９Ｅ及び９Ｄを形成
し、例えば酸素イオン（０゛）を注入して素子間分離領
域１０を形成する。
これらのプロセスは従来技術によって実施可能であるが
、ゲート電極８Ｅ及び８Ｄの被着をサーマルエツチング
を行った真空系内で実施すれば最も良好な結果が得られ
る。
、ゲート電極８Ｅ及び８Ｄの被着をサーマルエツチング
を行った真空系内で実施すれば最も良好な結果が得られ
る。
木実施例の各素子は従来例に比較して顕著な均一性、再
現性の向上を実証したが、本発明はへテロ接合電界効果
トランジスタに限られるものではなく、例えばヘテロ接
合バイポーラトランジスタ、ホットエレクトロントラン
ジスタ等についても同様の効果が得られる。
現性の向上を実証したが、本発明はへテロ接合電界効果
トランジスタに限られるものではなく、例えばヘテロ接
合バイポーラトランジスタ、ホットエレクトロントラン
ジスタ等についても同様の効果が得られる。
以上説明した如く本発明によれば、ＡｌＧａＡｓ層上の
ＧａＡｓ層を半導体基体に損傷を与えることなく、かつ
十分な選択性をもって除去することができ、ＧａＡｓ／
ＡｌＧａＡｓヘテロ接合を有する半導体装置の進歩に大
きい効果が得られる。
ＧａＡｓ層を半導体基体に損傷を与えることなく、かつ
十分な選択性をもって除去することができ、ＧａＡｓ／
ＡｌＧａＡｓヘテロ接合を有する半導体装置の進歩に大
きい効果が得られる。
第１図は本発明の実施例の工程順模式側断面図、第２図
はへテロ接合電界効果トランジスタの模式側断面図であ
る。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はノンドープのＧａＡｓ層、 ２ｅは２次元電子ガス、 ３はｎ型ＡｌＧａＡｓ電子供給層、 ４はｎ型ＧａＡｓ層、 ５はｎ型ＡｌＧａＡｓ層、 ６はｎ型ＧａＡｓ層、 ８Ｉｌ！及び８Ｄはゲート電極、 ９ε及び９Ｄはソース及びドレイン電極、１０は素子間
分離領域を示す。
はへテロ接合電界効果トランジスタの模式側断面図であ
る。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はノンドープのＧａＡｓ層、 ２ｅは２次元電子ガス、 ３はｎ型ＡｌＧａＡｓ電子供給層、 ４はｎ型ＧａＡｓ層、 ５はｎ型ＡｌＧａＡｓ層、 ６はｎ型ＧａＡｓ層、 ８Ｉｌ！及び８Ｄはゲート電極、 ９ε及び９Ｄはソース及びドレイン電極、１０は素子間
分離領域を示す。
Claims (1)
- 砒化アルミニウムガリウム半導体層上に砒化ガリウム半
導体層を備える半導体基体を、真空中で砒素分子線を照
射しつつ、該砒化ガリウム半導体層面からガリウムが脱
離する温度以上に加熱し、該砒化ガリウム半導体層を選
択的に除去して、該砒化アルミニウムガリウム半導体層
を表出せしめることを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25594885A JPS62115831A (ja) | 1985-11-15 | 1985-11-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25594885A JPS62115831A (ja) | 1985-11-15 | 1985-11-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62115831A true JPS62115831A (ja) | 1987-05-27 |
Family
ID=17285801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25594885A Pending JPS62115831A (ja) | 1985-11-15 | 1985-11-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62115831A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63202916A (ja) * | 1987-02-09 | 1988-08-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 化合物半導体の形成方法 |
| JPH01238114A (ja) * | 1988-03-18 | 1989-09-22 | Rikagaku Kenkyusho | 半導体量子細線作成方法 |
-
1985
- 1985-11-15 JP JP25594885A patent/JPS62115831A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63202916A (ja) * | 1987-02-09 | 1988-08-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 化合物半導体の形成方法 |
| JPH01238114A (ja) * | 1988-03-18 | 1989-09-22 | Rikagaku Kenkyusho | 半導体量子細線作成方法 |
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