JPS59110111A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59110111A JPS59110111A JP22066382A JP22066382A JPS59110111A JP S59110111 A JPS59110111 A JP S59110111A JP 22066382 A JP22066382 A JP 22066382A JP 22066382 A JP22066382 A JP 22066382A JP S59110111 A JPS59110111 A JP S59110111A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置の製造方法、特に分子線エピタキシ
ャル成長方法によって形成された半導体成長層における
その後の熱処理の際の不純物の拡散が抑制され、良好な
特性の半導体装置が提供される製造方法に関する。
ャル成長方法によって形成された半導体成長層における
その後の熱処理の際の不純物の拡散が抑制され、良好な
特性の半導体装置が提供される製造方法に関する。
（ｂ） 技術の背景
半導体装置、特に化合物半導体装置においては例えば禁
制帯幅、導電型もしくはキャリア濃度を異にする半導体
結晶の積層構造を形成するに際して、所要の半導体結晶
層を半導体基板結晶に格子整合して成長させるエピタキ
シャル成長が広く行われている。このエピタキシャル成
長の実施方法としては液相成長方法、気相成長方法、有
機金属熱分解気相成長方法及び分子線エピタキシャル（
以下ＭＢＥと略称する）成長方法等が知られており、目
的に応じて選択されている。
制帯幅、導電型もしくはキャリア濃度を異にする半導体
結晶の積層構造を形成するに際して、所要の半導体結晶
層を半導体基板結晶に格子整合して成長させるエピタキ
シャル成長が広く行われている。このエピタキシャル成
長の実施方法としては液相成長方法、気相成長方法、有
機金属熱分解気相成長方法及び分子線エピタキシャル（
以下ＭＢＥと略称する）成長方法等が知られており、目
的に応じて選択されている。
ＭＢＥ法は他のエピタキシャル成長方法に比べて、結晶
の組成比、不純物のドープ量あるいは結晶の成長速度な
どを正確に制御することができ、結晶の組成プロファイ
ル或いはドーププロファイルの変換幅を例えば１（ｎｍ
）程度に急峻に形成することが可能で、更に液相成長方
法では不可能な化学平衡からずれた結晶成長が可能であ
るなどの特徴を有して、超格子構造など結晶層の厚さが
極めて薄く、かつ急峻な界面が要求される半導体結晶積
層構造を実現する際の代表的エピタキシャル成長方法と
されている。
の組成比、不純物のドープ量あるいは結晶の成長速度な
どを正確に制御することができ、結晶の組成プロファイ
ル或いはドーププロファイルの変換幅を例えば１（ｎｍ
）程度に急峻に形成することが可能で、更に液相成長方
法では不可能な化学平衡からずれた結晶成長が可能であ
るなどの特徴を有して、超格子構造など結晶層の厚さが
極めて薄く、かつ急峻な界面が要求される半導体結晶積
層構造を実現する際の代表的エピタキシャル成長方法と
されている。
（Ｃ） 従来技術と問題点
半導体装置の製造工程にＭＢＥ法による結晶成長が含ま
れる場合に、従来は所要の結晶のエピタキシャル成長を
行い基板及び成長結晶の温度を室温まで低下させた後、
これを大気中に取出して半導体素子の製造工程に入って
いる。
れる場合に、従来は所要の結晶のエピタキシャル成長を
行い基板及び成長結晶の温度を室温まで低下させた後、
これを大気中に取出して半導体素子の製造工程に入って
いる。
このＭＢＥ法によってエピタキシャル成長させた半導体
基体を用いて製作される半導体装置の例としてヘテロ接
合型電界効果トランジスタ（以下へテロ接合型ＦＥＴと
略称する）が挙げられる。
基体を用いて製作される半導体装置の例としてヘテロ接
合型電界効果トランジスタ（以下へテロ接合型ＦＥＴと
略称する）が挙げられる。
ＷＪ１図はへテロ接合型Ｆ’ＥＴの一例を示す断面図で
ある。
ある。
半絶縁性ガリウム・砒素（ＧａＡｓ）基板１上にノンド
ープＧａＡｓ層２とこれより電子親和力の小さい例えば
シリコン（Ｓｉ）をドープしたｎｉアルミニウム・ガリ
ウム・砒素（ＡＩＧａＡｓ）Ｎ３とが、ＭＢＥ法によっ
てエピタキシャル成長されてこの２層の界面はへテロ接
合界面である。
ープＧａＡｓ層２とこれより電子親和力の小さい例えば
シリコン（Ｓｉ）をドープしたｎｉアルミニウム・ガリ
ウム・砒素（ＡＩＧａＡｓ）Ｎ３とが、ＭＢＥ法によっ
てエピタキシャル成長されてこの２層の界面はへテロ接
合界面である。
ｎ型ＡＩＧａＡ’ｓ層３（電子供給層という）からノン
ドープＧａＡｓ層２へ電子が遷移されることによって生
成される電子蓄積層（２次元電子ガス）４の電子面濃度
を、ゲート電極５に印加される電圧によって制御するこ
とによって、ソース電極６とドレイン電極７との間の電
子蓄積層４によって形成される伝導路のインピーダンス
が制御されて、トランジスタの機能が得られる。
ドープＧａＡｓ層２へ電子が遷移されることによって生
成される電子蓄積層（２次元電子ガス）４の電子面濃度
を、ゲート電極５に印加される電圧によって制御するこ
とによって、ソース電極６とドレイン電極７との間の電
子蓄積層４によって形成される伝導路のインピーダンス
が制御されて、トランジスタの機能が得られる。
このらテロ接合型ＦＥＴのソース電極６及びドレイン電
極７のオーミックコンタクト領域８の形成には、例えば
Ｓｉをイオン注入−し、次いで窒化アルミニウム（ＡＩ
Ｎ）等による保護膜をｎ型ＡｌＧａ−Ａｓ層層上上設け
て温度７００乃至５ｏｏ（’ｃ）程度の活性化熱処理を
施す方法がしばしば行われる。
極７のオーミックコンタクト領域８の形成には、例えば
Ｓｉをイオン注入−し、次いで窒化アルミニウム（ＡＩ
Ｎ）等による保護膜をｎ型ＡｌＧａ−Ａｓ層層上上設け
て温度７００乃至５ｏｏ（’ｃ）程度の活性化熱処理を
施す方法がしばしば行われる。
ところがこの様な熱処理によって電子蓄積層４の電子移
動度がＭＢＥ成長の初期状態に比較して大幅に低下する
。その−例を示せば、ＭＢＥ成長の初期状態においては
電子移動度μｎが約１１０，０００（、ｍ／７・５ｅｅ
）であった前記へテロ接合半導体基体が、温度７００〔
℃〕、時間１５分間の熱処理を行った後においては電子
移動度μｎが約７０，０００ （７７合′・Ｓｅむに低
下している。
動度がＭＢＥ成長の初期状態に比較して大幅に低下する
。その−例を示せば、ＭＢＥ成長の初期状態においては
電子移動度μｎが約１１０，０００（、ｍ／７・５ｅｅ
）であった前記へテロ接合半導体基体が、温度７００〔
℃〕、時間１５分間の熱処理を行った後においては電子
移動度μｎが約７０，０００ （７７合′・Ｓｅむに低
下している。
この電子移動度μｎの低下は、ｎ型ＡｌＧａＡｓ層３に
ドープされている不純物、前記例においては３ｉがへテ
ロ接合界面を越えてノンドープのＧａ−Ａｓ層２に拡散
することによって生じている。
ドープされている不純物、前記例においては３ｉがへテ
ロ接合界面を越えてノンドープのＧａ−Ａｓ層２に拡散
することによって生じている。
この不純物の熱拡散による電子移動度μｎの低下は、キ
ャリア形成のための不純物導入領域とチャネル領域とを
ヘテロ接合界面によって空間的に分離するというヘテロ
接合形ＦＥＴの基本構造にかかわる問題であって、この
問題の対策としては例えばＡｌＧａＡｓ層３のＧ ａ
Ａ ｓ層２とのへテロ接合界面近傍の厚さ数〔ｎｍ〕の
領域に不純物を導入しない構造などが既に提案されてい
る。しかしながら更に積極的に、ＭＢＥ法によって形成
される急峻な階段状をなす不純物分布を鈍化させる不純
物の熱拡散そのものを抑制する手段が要望される。
ャリア形成のための不純物導入領域とチャネル領域とを
ヘテロ接合界面によって空間的に分離するというヘテロ
接合形ＦＥＴの基本構造にかかわる問題であって、この
問題の対策としては例えばＡｌＧａＡｓ層３のＧ ａ
Ａ ｓ層２とのへテロ接合界面近傍の厚さ数〔ｎｍ〕の
領域に不純物を導入しない構造などが既に提案されてい
る。しかしながら更に積極的に、ＭＢＥ法によって形成
される急峻な階段状をなす不純物分布を鈍化させる不純
物の熱拡散そのものを抑制する手段が要望される。
（ｄ） 発明の目的
本発明は分子線エピタキシャル成長方法によって形成さ
れた半導体成長層について、該半導体成長層に含まれる
不純物の、その後の半導体装置製造工程中の拡散が抑制
される製造方法を提供することを目的とする。
れた半導体成長層について、該半導体成長層に含まれる
不純物の、その後の半導体装置製造工程中の拡散が抑制
される製造方法を提供することを目的とする。
（ｅ） 発明の構成
本発明の前記目的は、真空状態で半導体基板上に分子線
エピタキシャル成長方法によって半導体成長層を形成し
、次いで前記真空状態を継続しつつ、該半導体成長層の
表面に保護膜を被着する工程を含む製造方法によって達
成される。
エピタキシャル成長方法によって半導体成長層を形成し
、次いで前記真空状態を継続しつつ、該半導体成長層の
表面に保護膜を被着する工程を含む製造方法によって達
成される。
本発明はＭＢＥ法によって半導体成長層を形成後、その
ままの高真空中で成長結晶の表面に例えばＡＩＮ等によ
る保護膜を被着することによって、成長層の表面酸化膜
の形成及びこれに伴う成長結晶を組成する原子の気化、
成長結晶内の空位などの欠陥の生成が防止されて、成長
結晶に導入されている不純物の拡散が抑制される事実に
基づいている。
ままの高真空中で成長結晶の表面に例えばＡＩＮ等によ
る保護膜を被着することによって、成長層の表面酸化膜
の形成及びこれに伴う成長結晶を組成する原子の気化、
成長結晶内の空位などの欠陥の生成が防止されて、成長
結晶に導入されている不純物の拡散が抑制される事実に
基づいている。
本件発明者等は以下に説明する第２図（ａ）乃至（Ｃ）
に例示するヘテロ接合型ＦＥＴに就いての実験結果等に
基づいて、例えばヘテロ接合型ＦＥＴにおける先に述べ
た熱処理後の電子移動度の低下は、成長結晶形成後保護
膜被着までの間に生成される成長結晶の表面酸化膜によ
って大きく促進されていること、従って成長結晶に対し
て表面酸化膜の生成を未然に防止するならば不純物の拡
散従って電子移動度の低下などの電気的特性の劣化が大
きく抑制されることを見出した。
に例示するヘテロ接合型ＦＥＴに就いての実験結果等に
基づいて、例えばヘテロ接合型ＦＥＴにおける先に述べ
た熱処理後の電子移動度の低下は、成長結晶形成後保護
膜被着までの間に生成される成長結晶の表面酸化膜によ
って大きく促進されていること、従って成長結晶に対し
て表面酸化膜の生成を未然に防止するならば不純物の拡
散従って電子移動度の低下などの電気的特性の劣化が大
きく抑制されることを見出した。
第２図（ａ）乃至（Ｃ）は何れもＧａＡｓ基板上に、先
に述べたヘテロ接合型ＦＥＴに適合するノンドープＧａ
Ａｓ層上に温度約ｌＸｌ０ 〔α 〕にＳｉをドープ
したＡｌＧａＡｓ層をヘテロ接合させた積層構造がＭＢ
Ｅ法によって形成された半導体基体に熱処理を行った後
の状態を結晶成長直後の状態と比較するものである。た
だし、熱処理は、本発明の方法に従って結晶成長に続い
て、真空状態を破ることなくＡＩＮによる保護膜を形成
した試料Ａと従来性われている如く結晶成長後一旦大気
中に曝した後にＡＩＮによる保護膜を形成した試料Ｂと
について同一条件で同時に実施している。
に述べたヘテロ接合型ＦＥＴに適合するノンドープＧａ
Ａｓ層上に温度約ｌＸｌ０ 〔α 〕にＳｉをドープ
したＡｌＧａＡｓ層をヘテロ接合させた積層構造がＭＢ
Ｅ法によって形成された半導体基体に熱処理を行った後
の状態を結晶成長直後の状態と比較するものである。た
だし、熱処理は、本発明の方法に従って結晶成長に続い
て、真空状態を破ることなくＡＩＮによる保護膜を形成
した試料Ａと従来性われている如く結晶成長後一旦大気
中に曝した後にＡＩＮによる保護膜を形成した試料Ｂと
について同一条件で同時に実施している。
第２図（ａ）は温度約７００〔℃〕における熱処理時間
の影響を示す図表であり、横軸は熱処理時間、縦軸は電
子移動度基ｎを示す。また第２図（ｂ）は熱処理時間を
１５分間として温度の影響を示す図表であり、横軸は熱
処理温度を示す。
の影響を示す図表であり、横軸は熱処理時間、縦軸は電
子移動度基ｎを示す。また第２図（ｂ）は熱処理時間を
１５分間として温度の影響を示す図表であり、横軸は熱
処理温度を示す。
これらの試料としては電子移動度μｎの初期値約１１０
，０００（ｍ／Ｖ−ｓｅｃ）（図中横軸に平行な破線で
その位置を示す）の基体が用いられている。
，０００（ｍ／Ｖ−ｓｅｃ）（図中横軸に平行な破線で
その位置を示す）の基体が用いられている。
第２図（Ｃ）は第２図（ｂ）に示した試料の電子蓄積層
領域、すなわち本来ノンドープとしたＧａＡｓ層のへテ
ロ接合界面近傍の電子濃度について熱処理の前後の値を
比較する図表である。電子濃度の初期値約５．６ Ｘ
１０” （ｆｆｉ ”）に対する熱処理後の増加は、こ
の領域に拡散した不純物Ｓｉによるものである。
領域、すなわち本来ノンドープとしたＧａＡｓ層のへテ
ロ接合界面近傍の電子濃度について熱処理の前後の値を
比較する図表である。電子濃度の初期値約５．６ Ｘ
１０” （ｆｆｉ ”）に対する熱処理後の増加は、こ
の領域に拡散した不純物Ｓｉによるものである。
（ｆ） 発明の実施例
以下本発明を実施例により図面を参照して具体的に説明
する。
する。
第３図は本発明の実施に適する装置の一例を示す模式断
面図である。第３図において、１１はＭ−ＢＥ成長室、
１２は保護膜形成室、１３はエアシンク、１４は基板ホ
ルダーであって、基板ホルダー１４はＭＢＥ成長室１１
と保護膜形成室１２との所定の位置相互間を移動するこ
とができる。１５は半導体結晶を成長させる基板、１６
は分子線放射のためのセル、１７は液体窒素を用いたシ
ュラウド、１８はスパッタリング電極、１９はスパッタ
リンクのガス導入管、２０は真空排気系を示す。
面図である。第３図において、１１はＭ−ＢＥ成長室、
１２は保護膜形成室、１３はエアシンク、１４は基板ホ
ルダーであって、基板ホルダー１４はＭＢＥ成長室１１
と保護膜形成室１２との所定の位置相互間を移動するこ
とができる。１５は半導体結晶を成長させる基板、１６
は分子線放射のためのセル、１７は液体窒素を用いたシ
ュラウド、１８はスパッタリング電極、１９はスパッタ
リンクのガス導入管、２０は真空排気系を示す。
本装置のＭＢＥ成長宰１１において従来技術によって所
要の半導体結晶を基板１５上に成長させた後に、そのま
ま真空状態を継続して、予めＭＢＥ成長室１１と同程度
、例えば１０ （Ｔｏｒｒ）程度の真空状態に保持さ
れた保護膜形成室１２に結晶を成長させた基板１５を移
動させて、例えばアルミニウム（Ａ１）よりなるスパッ
タリング電極１８に高周波電圧を印加し、ガス導入管１
９によって導入された例えば窒素（Ｎ２）ガス及びアル
ゴン（Ａｒ）ガスを用いたりアクティブスパックリング
法等によって、成長結晶面を被覆する保護膜を例えばＡ
ｉＮをもって形成することができる。
要の半導体結晶を基板１５上に成長させた後に、そのま
ま真空状態を継続して、予めＭＢＥ成長室１１と同程度
、例えば１０ （Ｔｏｒｒ）程度の真空状態に保持さ
れた保護膜形成室１２に結晶を成長させた基板１５を移
動させて、例えばアルミニウム（Ａ１）よりなるスパッ
タリング電極１８に高周波電圧を印加し、ガス導入管１
９によって導入された例えば窒素（Ｎ２）ガス及びアル
ゴン（Ａｒ）ガスを用いたりアクティブスパックリング
法等によって、成長結晶面を被覆する保護膜を例えばＡ
ｉＮをもって形成することができる。
この製造方法を適用してヘテロ接合型ＦＥＴを製造する
実施例を第４図（ａ）乃至（ｅ）を参照して説明する。
実施例を第４図（ａ）乃至（ｅ）を参照して説明する。
第４図（ａ）参照。
半絶縁性ＧａＡｓ基板２１を前記装置の基板ホルダー１
４に固定し１０ ’（Ｔｏｒｒ）以上の真空度、例えば
１０ ”（Ｔｏｒｒ）の真空度を有するＭＢＥ成長室１
１において、厚さ１〔μｍ〕程度のノンドープＧａＡｓ
Ｊｉ２２及び厚さ１００（ｎｍ）程度で例えばＳｉが１
×１０１８〔ｃＩｆＬ−３〕程度にドープされたｎ型Ａ
ｌＧａＡｓ層２３をＭＢＥ法によって順次成長させる。
４に固定し１０ ’（Ｔｏｒｒ）以上の真空度、例えば
１０ ”（Ｔｏｒｒ）の真空度を有するＭＢＥ成長室１
１において、厚さ１〔μｍ〕程度のノンドープＧａＡｓ
Ｊｉ２２及び厚さ１００（ｎｍ）程度で例えばＳｉが１
×１０１８〔ｃＩｆＬ−３〕程度にドープされたｎ型Ａ
ｌＧａＡｓ層２３をＭＢＥ法によって順次成長させる。
ＧａＡｓ層２２のへテロ接合界面近傍に電子蓄積層２４
が形成される。
が形成される。
第４図（ｂ）参照。
上記真空状態を継続しつつ基板ホルダー１４を保護膜形
成室１２に移動して、ＡＩＮ保睦膜２５を厚さ例えば１
００乃至３００（ｎｍ）程度に形成する。
成室１２に移動して、ＡＩＮ保睦膜２５を厚さ例えば１
００乃至３００（ｎｍ）程度に形成する。
ＡＩＮ膜２膜形５形成後のＧａＡｓ基板２１は真空系外
に取出される。
に取出される。
第４図（Ｃ）参照。
ＡＩＮ膜２膜上５上＃えば二酸化シリコン（Ｓｒ ｏｔ
）膜をリソグラフィー法によってパターニングしたマ
スク２６を設けて、ｎ型ＡｌＧａＡｓ層２３のソース及
びドレイン電極形成領域２７′及び２８′に、ＡＩＮ膜
２５を介して例えばＳｌをドーズ１ｌＸ１０ （ｆｆｉ
）程度にイオン注入する。
）膜をリソグラフィー法によってパターニングしたマ
スク２６を設けて、ｎ型ＡｌＧａＡｓ層２３のソース及
びドレイン電極形成領域２７′及び２８′に、ＡＩＮ膜
２５を介して例えばＳｌをドーズ１ｌＸ１０ （ｆｆｉ
）程度にイオン注入する。
第４図（ｄ）参照。
マスク２６を例えば弗酸（ＨＦ）によってＡＩＮ膜２５
に対して選択的に除去した後に、例えば温度７５０〔℃
〕、時間１５分間程度の熱処理を行って注入されたイオ
ンを活性化し、キャリア濃度例えば３ Ｘ １０” （
Ｃｍ−’ ）程度のｎ＋型領領域２７び２８を形成する
。
に対して選択的に除去した後に、例えば温度７５０〔℃
〕、時間１５分間程度の熱処理を行って注入されたイオ
ンを活性化し、キャリア濃度例えば３ Ｘ １０” （
Ｃｍ−’ ）程度のｎ＋型領領域２７び２８を形成する
。
第４図（ｅ）参照。
ＡＩＮ膜２５を例えば加熱燐酸（Ｈ３ＰＯ４）によって
除去した後に、例えば金・ゲルマニウム／金（Ａｕ−Ｇ
ｅ／Ａｕ）によってソース電極２９及びドレイン電極３
０をそれぞれ計型領域２７及び２８上に設け、才だゲー
ト電極３１を例えばチタン／白金／を 金（Ｔ Ｉ／Ｐ／／Ａｕ）によって形成する。
除去した後に、例えば金・ゲルマニウム／金（Ａｕ−Ｇ
ｅ／Ａｕ）によってソース電極２９及びドレイン電極３
０をそれぞれ計型領域２７及び２８上に設け、才だゲー
ト電極３１を例えばチタン／白金／を 金（Ｔ Ｉ／Ｐ／／Ａｕ）によって形成する。
５．７Ｘ１０ （口〕程度、電子移動度は１００，０
００（ｃｍ／Ｖ−ｓｅむ程度であり、従来の方法による
場合の６．ｌＸ１０ （ｍ ）程度及び７０，０００
Ｃ７／Ｖ−５ｅｃ）程度に比較して大幅に向上し、熱
処理による劣化が極めて少ない良好な結果が得られてい
る。
００（ｃｍ／Ｖ−ｓｅむ程度であり、従来の方法による
場合の６．ｌＸ１０ （ｍ ）程度及び７０，０００
Ｃ７／Ｖ−５ｅｃ）程度に比較して大幅に向上し、熱
処理による劣化が極めて少ない良好な結果が得られてい
る。
なお前記実施例においては保護膜２５にＡＩＮを用いて
いるが、ＭＢＥ成長結晶に熱膨張係数ができるだけ近く
、酸素（０，）等を阻止し得る材料を成長結晶及び製造
工程上の条件に即して選択することができる。
いるが、ＭＢＥ成長結晶に熱膨張係数ができるだけ近く
、酸素（０，）等を阻止し得る材料を成長結晶及び製造
工程上の条件に即して選択することができる。
以上説明した実施例はへテロ接合型ＦＥＴであるが、Ｍ
ＢＥ成長方法は半導体レーザ、フォトダイオード等の光
半導体装置にも多く適用され、これらの光半導体装置の
エピタキシャル成長層への導電型の異なる領域等の形成
にはイオン注入法が多く適用されていることはへテロ接
合型ＦＥＴと同様である。
ＢＥ成長方法は半導体レーザ、フォトダイオード等の光
半導体装置にも多く適用され、これらの光半導体装置の
エピタキシャル成長層への導電型の異なる領域等の形成
にはイオン注入法が多く適用されていることはへテロ接
合型ＦＥＴと同様である。
従来知られている光半導体装置はへテロ接合型ＦＥＴに
比較すれば一般に表面層などが厚く、表面酸化による活
性層への影響は顕在化していない。
比較すれば一般に表面層などが厚く、表面酸化による活
性層への影響は顕在化していない。
しかしながら例えばフォトダイオード等の半導体受光装
置について特性の重要な項目の−っである洩れ電流は半
導体基体表面の酸化によって大きく増加するが、本発明
の製造方法を適用することによってこれを抑制すること
ができる。
置について特性の重要な項目の−っである洩れ電流は半
導体基体表面の酸化によって大きく増加するが、本発明
の製造方法を適用することによってこれを抑制すること
ができる。
またアバランシフォトダイオードの増倍層中に高不純物
濃度の埋込層を設けて空乏層の深さを短縮するリーチス
ルー型のアバランシフォトダイオードなどの、エピタキ
シャル成長工程を中断して不純物をイオン注入法等によ
って導入し、更にエピタキシャル成長を行う場合等につ
いては本発廚の製造方法を適用することによって半導体
層の接合界面に生ずる酸化層を抑制して半導体装置の特
性の劣化を防止することができる。
濃度の埋込層を設けて空乏層の深さを短縮するリーチス
ルー型のアバランシフォトダイオードなどの、エピタキ
シャル成長工程を中断して不純物をイオン注入法等によ
って導入し、更にエピタキシャル成長を行う場合等につ
いては本発廚の製造方法を適用することによって半導体
層の接合界面に生ずる酸化層を抑制して半導体装置の特
性の劣化を防止することができる。
なお、前記本発明の実施例において、ＭＢＥ成長室１１
内及び保護膜形成室１２内の真空度は、被処理基板２１
をＭＢＥ成長室１１から保護膜形成室１２へ移動する時
間をより長くし得る点から、より高い真空度とすること
が好ましい。
内及び保護膜形成室１２内の真空度は、被処理基板２１
をＭＢＥ成長室１１から保護膜形成室１２へ移動する時
間をより長くし得る点から、より高い真空度とすること
が好ましい。
（ｇ） 発明の詳細
な説明した如く本発明によれば、半導体装置の特性向上
のために分子線エピタキシャル成長方法を導入して形成
される精密な半導体結晶積層構造に、従来大きい悪影響
を及ぼしていた成長結晶表面における表面酸化膜の生成
が未然に防止されて、半導体装置製造工程中の熱処理の
際の不純物の拡散が抑制され、精密な半導体結晶積層構
造の効果が良く発揮された良好な特性の半導体装置を提
供することができる。
のために分子線エピタキシャル成長方法を導入して形成
される精密な半導体結晶積層構造に、従来大きい悪影響
を及ぼしていた成長結晶表面における表面酸化膜の生成
が未然に防止されて、半導体装置製造工程中の熱処理の
際の不純物の拡散が抑制され、精密な半導体結晶積層構
造の効果が良く発揮された良好な特性の半導体装置を提
供することができる。
第１図はへテロ接合型ＦＥＴの従来例を示す断面図、第
２図（ａ）乃至（Ｃ）は従来方法と本発明とを比較する
図表、第３図は本発明の実施に適する装置の一例を示す
模式断面図、第４図（ａ）乃至（ｅ）はへテロ接合型Ｆ
ＥＴにかかる実施例を示す断面図である。 図において、１１はＭＢＥ成長室、１２は保護膜形成室
、１３はエアロツク、１４は基板ホルダー、１５は半導
体結晶を成長させる基板、１６はセル、１７はシュラウ
ド、１８はスパッタリング電極、１９はスパッタリング
ガス導入管、２０は真空排気系、２１はＧａＡｓ基板、
２２はノンドープＧ ａ Ａ ｓ層、２３はｎ型ＡｌＧ
ａＡｓ層、２４は電子蓄積層、２５は保護膜、２７及び
２８はｎ＋型領領域２９はソース電極、３０はドレイン
電極、３１はゲート電極を示す。 峯 １ 母 蓼？■（（１） ＵＸ／θ”’ｈ 、５ｅｃＪ ／ｆ ２６ ２５ Ｊθ熱ヌμデ１時
団 Ｃ分〕 ［ｘｔｔｒＪｃｗｌ／ｖｓｅｃＪ ｆＥ、 Ｚ
唐（０）［ｘｔＯ”ｃへづ］ 項
’−７５（ｃ）黙ヌＵチ】４≧コＬ、べ〔［０ｃコ 早 ３ 閉 ／ｌ
２図（ａ）乃至（Ｃ）は従来方法と本発明とを比較する
図表、第３図は本発明の実施に適する装置の一例を示す
模式断面図、第４図（ａ）乃至（ｅ）はへテロ接合型Ｆ
ＥＴにかかる実施例を示す断面図である。 図において、１１はＭＢＥ成長室、１２は保護膜形成室
、１３はエアロツク、１４は基板ホルダー、１５は半導
体結晶を成長させる基板、１６はセル、１７はシュラウ
ド、１８はスパッタリング電極、１９はスパッタリング
ガス導入管、２０は真空排気系、２１はＧａＡｓ基板、
２２はノンドープＧ ａ Ａ ｓ層、２３はｎ型ＡｌＧ
ａＡｓ層、２４は電子蓄積層、２５は保護膜、２７及び
２８はｎ＋型領領域２９はソース電極、３０はドレイン
電極、３１はゲート電極を示す。 峯 １ 母 蓼？■（（１） ＵＸ／θ”’ｈ 、５ｅｃＪ ／ｆ ２６ ２５ Ｊθ熱ヌμデ１時
団 Ｃ分〕 ［ｘｔｔｒＪｃｗｌ／ｖｓｅｃＪ ｆＥ、 Ｚ
唐（０）［ｘｔＯ”ｃへづ］ 項
’−７５（ｃ）黙ヌＵチ】４≧コＬ、べ〔［０ｃコ 早 ３ 閉 ／ｌ
Claims (1)
- 真空状態で半導体基板上に分子線エピタキシャル成長方
法によって半導体成長層を形成し、次いで前記真空状態
を継続しつつ、該半導体成長層の表面に保獲膜を被着す
る工程を含んでなることを特徴とする半導体装置の製造
方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22066382A JPS59110111A (ja) | 1982-12-16 | 1982-12-16 | 半導体装置の製造方法 |
| DE8686105775T DE3381302D1 (de) | 1982-12-16 | 1983-12-16 | Herstellung eines halbleiterbauelementes mittels molekularstrahlepitaxie. |
| DE8383307679T DE3371140D1 (en) | 1982-12-16 | 1983-12-16 | Fabricating a semiconductor device by means of molecular beam epitaxy |
| EP86105775A EP0208851B1 (en) | 1982-12-16 | 1983-12-16 | Fabricating a semiconductor device by means of molecular beam epitaxy |
| EP83307679A EP0113983B1 (en) | 1982-12-16 | 1983-12-16 | Fabricating a semiconductor device by means of molecular beam epitaxy |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22066382A JPS59110111A (ja) | 1982-12-16 | 1982-12-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59110111A true JPS59110111A (ja) | 1984-06-26 |
Family
ID=16754497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22066382A Pending JPS59110111A (ja) | 1982-12-16 | 1982-12-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59110111A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128113A (ja) * | 1985-11-28 | 1987-06-10 | Fujitsu Ltd | 分子線結晶成長装置 |
-
1982
- 1982-12-16 JP JP22066382A patent/JPS59110111A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128113A (ja) * | 1985-11-28 | 1987-06-10 | Fujitsu Ltd | 分子線結晶成長装置 |
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