JPS6235577A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6235577A JPS6235577A JP17476785A JP17476785A JPS6235577A JP S6235577 A JPS6235577 A JP S6235577A JP 17476785 A JP17476785 A JP 17476785A JP 17476785 A JP17476785 A JP 17476785A JP S6235577 A JPS6235577 A JP S6235577A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔橿既要〕
この発明は、２次元電子ガスをチャネルとする半導体装
置の製造方法において、 まずノンドープの半導体層をエピタキシャル成長し、か
つ電子供給層を含む他の半導体層の成長前にその表面を
サーマルエツチングすることにより、 良好で安定した特性の該半導体装置の生産性を向上する
ものである。
置の製造方法において、 まずノンドープの半導体層をエピタキシャル成長し、か
つ電子供給層を含む他の半導体層の成長前にその表面を
サーマルエツチングすることにより、 良好で安定した特性の該半導体装置の生産性を向上する
ものである。
本発明は半導体装置の製造方法、特に空間分離型ドーピ
ングにより２次元電子ガスをチャネルとする半導体装置
の製造方法の改善に関する。
ングにより２次元電子ガスをチャネルとする半導体装置
の製造方法の改善に関する。
半導体装置の高速化等を目的として、砒化ガリウム（Ｇ
ａＡｓ）系などの化合物半導体の実用化カミ進められ、
更に不純物ドーピング領域とキャリア移動領域とを空間
的に分離し、２次元状態の電子をキャリアとするヘテロ
接合電界効果トランジスタ等の高移動度の半導体装置が
開発されている。
ａＡｓ）系などの化合物半導体の実用化カミ進められ、
更に不純物ドーピング領域とキャリア移動領域とを空間
的に分離し、２次元状態の電子をキャリアとするヘテロ
接合電界効果トランジスタ等の高移動度の半導体装置が
開発されている。
この２次元電子ガスが蓄積されるチャネル層は基板との
間のバッファ層を兼ねることが多く、活性領域の半導体
層に比較してその厚さを極めて大きくすることが従来必
要であり、エピタキシャル成長プロセスの大きい負担と
なっている。
間のバッファ層を兼ねることが多く、活性領域の半導体
層に比較してその厚さを極めて大きくすることが従来必
要であり、エピタキシャル成長プロセスの大きい負担と
なっている。
前記へテロ接合電界効果トランジスタの構造の一例を第
４図に示す。
４図に示す。
本従来例では半絶縁性ＧａＡｓ基板１１上に、ノンドー
プのｎ型ＧａＡｓ層１２、これより電子親和力が小さい
砒化アルミニウムガリウム（八ｌＸＧａ、−，Ａｓ）層
１４、及び不純物濃度が例えば２×１０１８ｃ！１１−
３程度のｎ型ＧａＡｓＮ１３が設けられている。このｎ
型ＧａＡｓ層１２はバッファ層並びに後述の如くチャネ
ル層として機能し、へｌＧａＡｓ層１４は電子供給層、
ｎ型ＧａＡｓ層１５はキャップ層である。
プのｎ型ＧａＡｓ層１２、これより電子親和力が小さい
砒化アルミニウムガリウム（八ｌＸＧａ、−，Ａｓ）層
１４、及び不純物濃度が例えば２×１０１８ｃ！１１−
３程度のｎ型ＧａＡｓＮ１３が設けられている。このｎ
型ＧａＡｓ層１２はバッファ層並びに後述の如くチャネ
ル層として機能し、へｌＧａＡｓ層１４は電子供給層、
ｎ型ＧａＡｓ層１５はキャップ層である。
ＡｌＧａＡｓ層１４は、例えばｎ型ＧａＡｓ層１２との
界面近傍の厚さ約５ｎｍの領域をノンドープとし、その
他の領域に濃度２ ×１０１８ｃｍ−３程度のドナー不
純物を含んで、この層からｎ型ＧａＡｓ層１２へ遷移し
た電子によって、ペテロ接合界面近傍に２次元電子ガス
１２ｅが形成される。ｎ型ＧａＡｓ層１５上にソース及
びドレイン電極１６が設けられ、この両電極間のｎ型Ｇ
ａＡｓ層１５を選択的にエツチングしＡｌＧａＡｓ層１
４に接して設けられたゲート電極１７で、前記２次元電
子ガス１２ｅの面濃度を制御することによりトランジス
タ動作が行われる。
界面近傍の厚さ約５ｎｍの領域をノンドープとし、その
他の領域に濃度２ ×１０１８ｃｍ−３程度のドナー不
純物を含んで、この層からｎ型ＧａＡｓ層１２へ遷移し
た電子によって、ペテロ接合界面近傍に２次元電子ガス
１２ｅが形成される。ｎ型ＧａＡｓ層１５上にソース及
びドレイン電極１６が設けられ、この両電極間のｎ型Ｇ
ａＡｓ層１５を選択的にエツチングしＡｌＧａＡｓ層１
４に接して設けられたゲート電極１７で、前記２次元電
子ガス１２ｅの面濃度を制御することによりトランジス
タ動作が行われる。
以上説明した如き従来のへテロ接合電界効果ト 。
ランジスタのエネルギー準位は第５図（ａ）の様であり
、２次元電子ガス１２ｅはｎ型ＧａＡｓ層１２のへｌＧ
ａＡｓ層１４との界面近傍に形成される伝導帯のエネル
ギー準位の井戸に蓄積されている。このエネルギー準位
の曲がりは、これを構成する半導体単結晶の禁制帯幅と
フェルミ準位Ｅ、とによって定まる。
、２次元電子ガス１２ｅはｎ型ＧａＡｓ層１２のへｌＧ
ａＡｓ層１４との界面近傍に形成される伝導帯のエネル
ギー準位の井戸に蓄積されている。このエネルギー準位
の曲がりは、これを構成する半導体単結晶の禁制帯幅と
フェルミ準位Ｅ、とによって定まる。
第５図（ａｌに示したエネルギー準位は、バッファ層で
あるｎ型ＧａＡｓ層１２が例えば０．８−程度以上の十
分な厚さを有する場合である。ｉ型ＧａＡｓＪＷ１２が
薄い場合には第５図（ｂ）に示す如く、ｎ型ＧａＡｓ層
１２のＡｌＧａＡｓ層１４との界面近傍の伝導帯の最低
部がフェルミ準位Ｅ、よりも上となり２次元電子ガス１
２ｅが蓄積されなくなる。
あるｎ型ＧａＡｓ層１２が例えば０．８−程度以上の十
分な厚さを有する場合である。ｉ型ＧａＡｓＪＷ１２が
薄い場合には第５図（ｂ）に示す如く、ｎ型ＧａＡｓ層
１２のＡｌＧａＡｓ層１４との界面近傍の伝導帯の最低
部がフェルミ準位Ｅ、よりも上となり２次元電子ガス１
２ｅが蓄積されなくなる。
これは半絶縁性ＧａＡｓ基板１１とｉ型ＧａＡｓバッフ
ァＪｉ１２との界面に界面準位が形成され、この界面準
位に伴ってノンドープのｉ型ＧａＡｓ層１２全体のエネ
ルギ一単位が上がっているためである。なおこの様な界
面準位の形成は、例えば炭素（Ｃ）酸素（０□）等の不
純物の付着、或いは結晶の乱れなどにより基板１１の表
面近傍がｐ型になっているためであると考えられている
。
ァＪｉ１２との界面に界面準位が形成され、この界面準
位に伴ってノンドープのｉ型ＧａＡｓ層１２全体のエネ
ルギ一単位が上がっているためである。なおこの様な界
面準位の形成は、例えば炭素（Ｃ）酸素（０□）等の不
純物の付着、或いは結晶の乱れなどにより基板１１の表
面近傍がｐ型になっているためであると考えられている
。
ヘテロ接合電界効果トランジスタなどの精密な半導体積
層構造は、従来分子線エピタキシャル成長方法（ＭＢＥ
法）で全半導体層を連続して成長しているが、所要の成
長時間の大半がバッファ層に占められており、エピタキ
シャル成長のスルーブツトを向上する手段が要望されて
いる８ 更にＭＢＥ法によって半導体層を厚く成長する間に、オ
ーバルデフエクト（ｏｖａｌ ｄｅｆｅｃｔ）と呼ばれ
る特有の大きい表面欠陥が次第に増加する傾向があり、
この点からも改善が必要とされている。
層構造は、従来分子線エピタキシャル成長方法（ＭＢＥ
法）で全半導体層を連続して成長しているが、所要の成
長時間の大半がバッファ層に占められており、エピタキ
シャル成長のスルーブツトを向上する手段が要望されて
いる８ 更にＭＢＥ法によって半導体層を厚く成長する間に、オ
ーバルデフエクト（ｏｖａｌ ｄｅｆｅｃｔ）と呼ばれ
る特有の大きい表面欠陥が次第に増加する傾向があり、
この点からも改善が必要とされている。
前記問題点は、半絶縁性化合物半導体基板上にノンルー
プの第１の半導体層を予めエピタキシャル成長し、該第
１の半導体層の表面をエツチングする真空加熱処理を施
した後大気中に曝すことなく、ドナー不純物がドープさ
れた電子供給層を含む所要の半導体層を、該第１の半導
体層上にエピタキシャル成長する本発明による半導体装
置の製造方法により解決される。
プの第１の半導体層を予めエピタキシャル成長し、該第
１の半導体層の表面をエツチングする真空加熱処理を施
した後大気中に曝すことなく、ドナー不純物がドープさ
れた電子供給層を含む所要の半導体層を、該第１の半導
体層上にエピタキシャル成長する本発明による半導体装
置の製造方法により解決される。
なお本発明の実施態様としては、前記電子供給層の電子
親和力を前記第１の半導体層より小さくしてこれを該第
１の半導体層に接して成長し、該第１の半導体層の該電
子供給層との界面近傍に２次元電子ガスを形成してこれ
をチャネルとする構造、或いは、前記第１の半導体層と
前記電子供給層との間に、該電子供給層より電子親和力
が大きくかつノンドープの半導体層を介在させ、この介
在する半導体層の該電子供給層との界面近傍に２次元電
子ガスを形成してこれをチャネルとする構造、などがあ
る。
親和力を前記第１の半導体層より小さくしてこれを該第
１の半導体層に接して成長し、該第１の半導体層の該電
子供給層との界面近傍に２次元電子ガスを形成してこれ
をチャネルとする構造、或いは、前記第１の半導体層と
前記電子供給層との間に、該電子供給層より電子親和力
が大きくかつノンドープの半導体層を介在させ、この介
在する半導体層の該電子供給層との界面近傍に２次元電
子ガスを形成してこれをチャネルとする構造、などがあ
る。
本発明によれば、ノンドープのバッファ層のエピタキシ
ャル成長を他の半導体層の成長から分離する。この結果
バッファ層には例えば気相成長方法など、電子供給層、
別に設けたチャネル層等には従来と同様にＭＢＥ法を選
択することが可能となり、エピタキシャル成長のスルー
ブツトを容易に向上することができ、更にＭＢＥ法特有
のオーバルデフェクトも抑制される。
ャル成長を他の半導体層の成長から分離する。この結果
バッファ層には例えば気相成長方法など、電子供給層、
別に設けたチャネル層等には従来と同様にＭＢＥ法を選
択することが可能となり、エピタキシャル成長のスルー
ブツトを容易に向上することができ、更にＭＢＥ法特有
のオーバルデフェクトも抑制される。
バッファ層の表面は一旦大気中に曝されるが、バッファ
層とその上に成長させる他の半導体層との間に生ずる界
面準位は、バッファ層表面のサーマルエツチングにより
抑制される。また基板−バッファ層間の界面準位の影響
を抑制するために必要なバッファ層の厚さは、気相成長
方法等の成長速度が大きいために容易に実現される。
層とその上に成長させる他の半導体層との間に生ずる界
面準位は、バッファ層表面のサーマルエツチングにより
抑制される。また基板−バッファ層間の界面準位の影響
を抑制するために必要なバッファ層の厚さは、気相成長
方法等の成長速度が大きいために容易に実現される。
この様に界面準位若しくはその影響が抑制され、チャネ
ル層の電子供給層との界面近傍に伝導帯の井戸がフェル
ミ準位より深く形成されて、高面濃度の２次元電子ガス
が蓄積される。
ル層の電子供給層との界面近傍に伝導帯の井戸がフェル
ミ準位より深く形成されて、高面濃度の２次元電子ガス
が蓄積される。
以下本発明を実施例により具体的に説明する。
第１図はへテロ接合電界効果トランジスタに本発明を適
用した第１の実施例を示す工程順模式側断面図である。
用した第１の実施例を示す工程順模式側断面図である。
第１図（ａ）参照： 気相エピタキシャル成長方法によ
り、半絶縁性ＧａＡｓ基板１上に不純物濃度１×ＩＱ”
ａｍ−”程度以下のノンドープのＧａＡｓバッファ層２
を、厚さ例えば２−程度に成長する。
り、半絶縁性ＧａＡｓ基板１上に不純物濃度１×ＩＱ”
ａｍ−”程度以下のノンドープのＧａＡｓバッファ層２
を、厚さ例えば２−程度に成長する。
気相エピタキシャル成長方法としては、例えばガリウム
（Ｇａ）源に金属Ｇａ、砒素（Ａｓ）源に３塩化砒素（
ＡＳＣ１３）を用いる塩化物法、又はＧａ源にトリメチ
ルガリウム（Ｇａ （ＣＨ：ｌ） ｉ）、Ａｓ源にアル
シン（八５Ｔｏ）を用いる有機金属熱分解気相成長方法
（ＭＯＣＶＤ法）などを適用する。
（Ｇａ）源に金属Ｇａ、砒素（Ａｓ）源に３塩化砒素（
ＡＳＣ１３）を用いる塩化物法、又はＧａ源にトリメチ
ルガリウム（Ｇａ （ＣＨ：ｌ） ｉ）、Ａｓ源にアル
シン（八５Ｔｏ）を用いる有機金属熱分解気相成長方法
（ＭＯＣＶＤ法）などを適用する。
第１図（ｂｌ参照： ＧａＡｓバッファ層２上に、Ａ
１．。
１．。
３Ｇａｏ、 Ｊｓ電子供給層４及びｎ型ＧａＡｓキー？
７ブ層５をＭＢＥ法によりエピタキシャル成長する。
７ブ層５をＭＢＥ法によりエピタキシャル成長する。
この成長を行うには、まず前記バッファ層２を成長した
基板１を従来技術により化学洗浄した後ＭＢＥ装置の前
室に収容し、例えば一旦１０− ” Ｔｏｒｒ程度に排
気し１０− ’ 〜１０− ’Ｔｏｒｒ程度のＡｓ雰囲
気とし、温度７５０℃程度に約３分間加熱するサーマル
エツチングを行う。
基板１を従来技術により化学洗浄した後ＭＢＥ装置の前
室に収容し、例えば一旦１０− ” Ｔｏｒｒ程度に排
気し１０− ’ 〜１０− ’Ｔｏｒｒ程度のＡｓ雰囲
気とし、温度７５０℃程度に約３分間加熱するサーマル
エツチングを行う。
真空状態を保ちつつこの基板１を成長室内に移動し、例
えば成長温度６８０℃、成長速度ＡｌＧａＡｓ１゜４
ｐｍ ／ ｈ 、 Ｇ ａ Ａ ｓ １ 、 Ｏｔｉｔ
ｓ ／ ｈで、ＡｌＧａＡｓ電子供給層４はノンドープ
のスペーサ領域４ａの厚さ約５ｎｍ、シリコン（Ｓｉ）
ドーピング温度約Ｉ ＸＩＯ”ｃｉ＋−’のｎ型領域４
ｂの厚さ約９ｈｍに、ｎ型ＧａＡｓキャップＮ５は厚さ
約１０ｎｍに成長する。
えば成長温度６８０℃、成長速度ＡｌＧａＡｓ１゜４
ｐｍ ／ ｈ 、 Ｇ ａ Ａ ｓ １ 、 Ｏｔｉｔ
ｓ ／ ｈで、ＡｌＧａＡｓ電子供給層４はノンドープ
のスペーサ領域４ａの厚さ約５ｎｍ、シリコン（Ｓｉ）
ドーピング温度約Ｉ ＸＩＯ”ｃｉ＋−’のｎ型領域４
ｂの厚さ約９ｈｍに、ｎ型ＧａＡｓキャップＮ５は厚さ
約１０ｎｍに成長する。
第１図（Ｃ）参照： 前記半導体基体に従来技術により
ソース及びドレイン電極６、ゲート電極７が設けられ、
ペテロ接合電界効果トランジスタ素子が完成する。
ソース及びドレイン電極６、ゲート電極７が設けられ、
ペテロ接合電界効果トランジスタ素子が完成する。
第２図はへテロ接合電界効果トランジスタに本発明を適
用した第２の実施例を示す模式側断面図、第３図はその
エネルギー準位を示す図である。
用した第２の実施例を示す模式側断面図、第３図はその
エネルギー準位を示す図である。
本実施例の半絶縁性ＧａＡｓ基板１、ノンドープのＧａ
Ａｓバッファ層２及びそのサーマルエツチング工程、Ａ
ｌＧａＡｓ電子供給層４及びｎ型ＧａＡｓキャップ層５
のＭＢＥ成長工程は前記第１の実施例と同様であるが、
ＧａＡｓバッファＮ２に接して厚さ約１０ｎｍのノンド
ープのＧａＡｓチャネル層３を設け、これに連続してＡ
ｌＧａＡｓ電子供給層４及びｎ型ＧａＡｓキャップ層５
を成長している。
Ａｓバッファ層２及びそのサーマルエツチング工程、Ａ
ｌＧａＡｓ電子供給層４及びｎ型ＧａＡｓキャップ層５
のＭＢＥ成長工程は前記第１の実施例と同様であるが、
ＧａＡｓバッファＮ２に接して厚さ約１０ｎｍのノンド
ープのＧａＡｓチャネル層３を設け、これに連続してＡ
ｌＧａＡｓ電子供給層４及びｎ型ＧａＡｓキャップ層５
を成長している。
温度７７Ｋにおいて、前記第１の実施例は２次元電子ガ
ス２ｅの面濃度約９Ｘ１０”ｃｍ−”、電子移動度約２
．７Ｘ１０’ ｃｍ”／Ｖ、ｓであり、前記第２の実施
例は２次元電子ガス３ｅの面濃度約９．８ｘｌＯ”ａｍ
ｉ、電子移動度約３．０Ｘ１０’ ｃｍ”／Ｖ、ｓであ
った。後者は前記従来例の構造でバッファ層の厚さを１
μｍ程度としたときとほぼ等しい値を示し、前者はこれ
より２次元電子ガスの面濃度が約１０％低いが、何れも
良好な値である。
ス２ｅの面濃度約９Ｘ１０”ｃｍ−”、電子移動度約２
．７Ｘ１０’ ｃｍ”／Ｖ、ｓであり、前記第２の実施
例は２次元電子ガス３ｅの面濃度約９．８ｘｌＯ”ａｍ
ｉ、電子移動度約３．０Ｘ１０’ ｃｍ”／Ｖ、ｓであ
った。後者は前記従来例の構造でバッファ層の厚さを１
μｍ程度としたときとほぼ等しい値を示し、前者はこれ
より２次元電子ガスの面濃度が約１０％低いが、何れも
良好な値である。
ウェーハ１枚当たりのエピタキシャル成長時間は、厚さ
約２μ層のＧａＡｓバッファ層のＭＯＣＶＤ法による成
長が約１０分間、ＭＢ２法による第１の実施例のＡｌＧ
ａＡｓ電子供給層とｎ型ＧａＡｓキャップ層との成長が
約５分間、第２の実施例のｉ型ＧａＡｓチャネル層から
ｎ型ＧａＡｓキャンプ層までの成長が約１０分間であり
、従来構造の厚さ約０ 、８ ｔｔｍのｉ型ＧａＡｓバ
ッファ層からｎ型ＧａＡｓキャンプ層までのＭＢ２法に
よる成長に約４０分間が必要であるのに比較して、所要
時間の大幅な削減、生産性の向上が実現された。
約２μ層のＧａＡｓバッファ層のＭＯＣＶＤ法による成
長が約１０分間、ＭＢ２法による第１の実施例のＡｌＧ
ａＡｓ電子供給層とｎ型ＧａＡｓキャップ層との成長が
約５分間、第２の実施例のｉ型ＧａＡｓチャネル層から
ｎ型ＧａＡｓキャンプ層までの成長が約１０分間であり
、従来構造の厚さ約０ 、８ ｔｔｍのｉ型ＧａＡｓバ
ッファ層からｎ型ＧａＡｓキャンプ層までのＭＢ２法に
よる成長に約４０分間が必要であるのに比較して、所要
時間の大幅な削減、生産性の向上が実現された。
以上の説明は［１ａＡ５／ＡｌＧａＡｓ系へテロ接合電
界効果トランジスタを例としているが、本発明はこれに
限られるものではなく、他の半導体材料例えばＩｎＧａ
Ａｓ／ＡｌＧａＡｓ、 ＩｎＰ系など、或いは２次元電
子ガスをチャネルとする他の半導体装置に適用して、同
様の効果を収めることができる。 ゛〔発明の効果〕 以上説明した如く本発明によれば、良好な特性の２次元
電子ガスをチャネルとするペテロ接合電界効果トランジ
スタ等を、高い生産性で製造することが可能となり、そ
の実用化の推進に大きい効果が得られる。
界効果トランジスタを例としているが、本発明はこれに
限られるものではなく、他の半導体材料例えばＩｎＧａ
Ａｓ／ＡｌＧａＡｓ、 ＩｎＰ系など、或いは２次元電
子ガスをチャネルとする他の半導体装置に適用して、同
様の効果を収めることができる。 ゛〔発明の効果〕 以上説明した如く本発明によれば、良好な特性の２次元
電子ガスをチャネルとするペテロ接合電界効果トランジ
スタ等を、高い生産性で製造することが可能となり、そ
の実用化の推進に大きい効果が得られる。
第１図はへテロ接合電界効果トランジスタにか′ かる
本発明の第１の実施例の工程順模式第２図は本発明の第
２の実施例の模式側断面図、第３図は第２の実施例のエ
ネルギー準位を示す図、 第４図はへテロ接合電界効果トランジスタの従来例を示
す模式側断面図、 第５図は前記従来例のエネルギー準位の例を示す図であ
る。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はｎ型ＧａＡｓバッファ層、 ３はノンドープのｉ型ＧａＡｓチャネル層、２ｅ又は３
ｅは２次元電子ガス、 ４はＡｌＧａＡｓ電子供給層、 ４ａはノンドープのスペーサ領域、 ４ｂはｎ型領域、 ５はｎ型ＧａＡｓキャップ層、 ６はソース及びドレイン電極、 ７はゲート電極を示す。 （（：Ｌ） （ｂ） （Ｃ） 華２の実宍イ列○孝酩代１′８ｕごｎ丁口牟２ 口 茅３２
本発明の第１の実施例の工程順模式第２図は本発明の第
２の実施例の模式側断面図、第３図は第２の実施例のエ
ネルギー準位を示す図、 第４図はへテロ接合電界効果トランジスタの従来例を示
す模式側断面図、 第５図は前記従来例のエネルギー準位の例を示す図であ
る。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はｎ型ＧａＡｓバッファ層、 ３はノンドープのｉ型ＧａＡｓチャネル層、２ｅ又は３
ｅは２次元電子ガス、 ４はＡｌＧａＡｓ電子供給層、 ４ａはノンドープのスペーサ領域、 ４ｂはｎ型領域、 ５はｎ型ＧａＡｓキャップ層、 ６はソース及びドレイン電極、 ７はゲート電極を示す。 （（：Ｌ） （ｂ） （Ｃ） 華２の実宍イ列○孝酩代１′８ｕごｎ丁口牟２ 口 茅３２
Claims (1)
- 【特許請求の範囲】 １）半絶縁性化合物半導体基板上にノンドープの第１の
半導体層を予めエピタキシャル成長し、該第１の半導体
層の表面をエッチングする真空加熱処理を施した後大気
中に曝すことなく、ドナー不純物がドープされた電子供
給層を含む所要の半導体層を、該第１の半導体層上にエ
ピタキシャル成長することを特徴とする半導体装置の製
造方法。 ２）前記電子供給層の電子親和力を前記第１の半導体層
より小さくし、該電子供給層を該第１の半導体層に接し
て成長することを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 ３）前記第１の半導体層と前記電子供給層との間に、該
電子供給層より電子親和力が大きくかつノンドープの半
導体層を介して、前記所要の半導体層を成長することを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17476785A JPS6235577A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17476785A JPS6235577A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6235577A true JPS6235577A (ja) | 1987-02-16 |
Family
ID=15984315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17476785A Pending JPS6235577A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235577A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141497A (ja) * | 1988-11-21 | 1990-05-30 | Nippon Mining Co Ltd | ３−ｖ族化合物半導体のエピタキシャル成長方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56133820A (en) * | 1980-03-24 | 1981-10-20 | Toshiba Corp | Vapor epitaxial growth of arsenic gallium |
| JPS58147130A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-08-08 JP JP17476785A patent/JPS6235577A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56133820A (en) * | 1980-03-24 | 1981-10-20 | Toshiba Corp | Vapor epitaxial growth of arsenic gallium |
| JPS58147130A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141497A (ja) * | 1988-11-21 | 1990-05-30 | Nippon Mining Co Ltd | ３−ｖ族化合物半導体のエピタキシャル成長方法 |
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