JP2817995B2 - ▲iii▼―▲v▼族化合物半導体ヘテロ構造基板および▲iii▼―▲v▼族化合物ヘテロ構造半導体装置 - Google Patents
▲iii▼―▲v▼族化合物半導体ヘテロ構造基板および▲iii▼―▲v▼族化合物ヘテロ構造半導体装置Info
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- 239000000758 substrate Substances 0.000 title claims description 60
- 239000004065 semiconductor Substances 0.000 title claims description 33
- 150000001875 compounds Chemical class 0.000 title claims description 22
- 239000010410 layer Substances 0.000 claims description 178
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 42
- 239000013078 crystal Substances 0.000 claims description 42
- 230000004888 barrier function Effects 0.000 claims description 27
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 16
- 239000000969 carrier Substances 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 8
- 239000002346 layers by function Substances 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 4
- 230000000694 effects Effects 0.000 claims description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 1
- 238000000034 method Methods 0.000 description 11
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 9
- 230000007547 defect Effects 0.000 description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 5
- XCZXGTMEAKBVPV-UHFFFAOYSA-N trimethylgallium Chemical compound C[Ga](C)C XCZXGTMEAKBVPV-UHFFFAOYSA-N 0.000 description 5
- 125000005842 heteroatom Chemical group 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 3
- IBEFSUTVZWZJEL-UHFFFAOYSA-N trimethylindium Chemical compound C[In](C)C IBEFSUTVZWZJEL-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 230000005428 wave function Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
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- H01L21/02104—Forming layers
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
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- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/02502—Layer structure consisting of two layers
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Description
【発明の詳細な説明】 [概要] III−V族化合物半導体のヘテロ構造を含む基板およ
び半導体装置に関し、 比較的容易に製造することができ、かつ結晶の品質が
優れたGaAs系結晶層を有するIII−V族化合物半導体ヘ
テロ構造基板を提供することを目的とし、 III−V族以外の材料を主成分とする下地基板と、下
地基板上に形成され、GaAs、GaPもしくはこれらの混晶
を主成分とするバッファ層と、バッファ層上に形成あ
れ、InAlAsを主成分とするバリア層と、バリア層上に形
成され、InGaAsを主成分とする能動層とを含むように構
成する。
び半導体装置に関し、 比較的容易に製造することができ、かつ結晶の品質が
優れたGaAs系結晶層を有するIII−V族化合物半導体ヘ
テロ構造基板を提供することを目的とし、 III−V族以外の材料を主成分とする下地基板と、下
地基板上に形成され、GaAs、GaPもしくはこれらの混晶
を主成分とするバッファ層と、バッファ層上に形成あ
れ、InAlAsを主成分とするバリア層と、バリア層上に形
成され、InGaAsを主成分とする能動層とを含むように構
成する。
[産業上の利用分野] 本発明は、III−V族化合物半導体を用いた半導体基
板および半導体装置に関し、特にIII−V族化合物半導
体のヘテロ構造を含む半導体基板および半導体装置に関
する。
板および半導体装置に関し、特にIII−V族化合物半導
体のヘテロ構造を含む半導体基板および半導体装置に関
する。
III−V族化合物半導体は高キャリア移動度を有する
こと等半導体装置を形成する上で有利な特徴を有してい
る。GaAs系においては、InGaAsがGaAsよりさらに優れた
電気的性質を有するため、その利用が望まれている。近
年、III−V族化合物半導体を用いた集積回路装置にお
いて、高集積化が進み、チップサイズが拡大している。
このような状況下で、大口径基板を用い、歩留まりよく
III−V族化合物半導体の集積回路装置を生産すること
が要求されている。この要求を満たす一つの方法は、大
口径Si基板、大口径サファイア基板等のIII−V族以外
の材料を主成分とした下地基板上にIII−V族化合物半
導体層を成長させることである。
こと等半導体装置を形成する上で有利な特徴を有してい
る。GaAs系においては、InGaAsがGaAsよりさらに優れた
電気的性質を有するため、その利用が望まれている。近
年、III−V族化合物半導体を用いた集積回路装置にお
いて、高集積化が進み、チップサイズが拡大している。
このような状況下で、大口径基板を用い、歩留まりよく
III−V族化合物半導体の集積回路装置を生産すること
が要求されている。この要求を満たす一つの方法は、大
口径Si基板、大口径サファイア基板等のIII−V族以外
の材料を主成分とした下地基板上にIII−V族化合物半
導体層を成長させることである。
[従来の技術] 従来より、GaAs系結晶をSi単結晶基板上に成長させる
試みがなされている。しかしながら、GaAsとSiとは、化
学的性質の差に加えて、格子定数が約4%異なり、熱膨
張係数も200%以上異なる。このため、直接Si単結晶基
板上にGaAs単結晶層を成長しようとしても、良質な結晶
を成長させることは困難であった。
試みがなされている。しかしながら、GaAsとSiとは、化
学的性質の差に加えて、格子定数が約4%異なり、熱膨
張係数も200%以上異なる。このため、直接Si単結晶基
板上にGaAs単結晶層を成長しようとしても、良質な結晶
を成長させることは困難であった。
Si単結晶基板上に比較的良質なGaAs単結晶層を成長さ
せる方法として、たとえばMOCVDによる2段階成長法が
知られている(たとえばM.Akiyama,Y.Kawarada,& Kami
nishi:J.Cryst.Growth, 68,21(1984)参照)。
せる方法として、たとえばMOCVDによる2段階成長法が
知られている(たとえばM.Akiyama,Y.Kawarada,& Kami
nishi:J.Cryst.Growth, 68,21(1984)参照)。
この方法によれば、先ず低温(たとえば350〜450℃)
でSi単結晶基板上にGaAsを成長する。この時、成長した
GaAs層は未だ単結晶とは言えない状態にある。次に、基
板温度を高温(たとえば約800℃)に上昇させる。する
と、一旦単結晶基板上に堆積したGaAs層が単結晶に変化
する。続いて前記低温より高い温度(たとえば650〜700
℃)でGaAs層を成長させると、エピタキシャル結晶層が
成長する。このように成長温度を2段階に変化させるこ
とによって、大きな格子不整合を克服してエピタキシャ
ル結晶層を成長することができる。
でSi単結晶基板上にGaAsを成長する。この時、成長した
GaAs層は未だ単結晶とは言えない状態にある。次に、基
板温度を高温(たとえば約800℃)に上昇させる。する
と、一旦単結晶基板上に堆積したGaAs層が単結晶に変化
する。続いて前記低温より高い温度(たとえば650〜700
℃)でGaAs層を成長させると、エピタキシャル結晶層が
成長する。このように成長温度を2段階に変化させるこ
とによって、大きな格子不整合を克服してエピタキシャ
ル結晶層を成長することができる。
その他、格子定数の大きく異なる下地基板上に良質の
エピタキシャル結晶層を成長する技術として歪み超格子
を利用する方法も提案されている。
エピタキシャル結晶層を成長する技術として歪み超格子
を利用する方法も提案されている。
ところが、このように成長したGaAsエピタキシャル成
長層には多くの結晶欠陥が存在する。このため高品質の
電子デバイス用結晶として見た時、Si単結晶基板上のGa
Asヘテロエピタキシャル結晶層はバルク結晶と比べてそ
の品質は低い。このため、Si単結晶基板上のGaAsヘテロ
エピタキシャル結晶層等を用いて、GaAs系集積回路装置
を製品化するには至っていない。
長層には多くの結晶欠陥が存在する。このため高品質の
電子デバイス用結晶として見た時、Si単結晶基板上のGa
Asヘテロエピタキシャル結晶層はバルク結晶と比べてそ
の品質は低い。このため、Si単結晶基板上のGaAsヘテロ
エピタキシャル結晶層等を用いて、GaAs系集積回路装置
を製品化するには至っていない。
[発明が解決しようとする課題] 以上説明したように、従来の技術によれば、III−V
族化合物以外の材料を主成分とする下地基板上に良質の
GaAs系III−V族化合物半導体単結晶層を成長すること
は極めて困難であった。また、歪み超格子を利用する方
法は、成長方法が複雑となり、製造原価を高いものにす
る。
族化合物以外の材料を主成分とする下地基板上に良質の
GaAs系III−V族化合物半導体単結晶層を成長すること
は極めて困難であった。また、歪み超格子を利用する方
法は、成長方法が複雑となり、製造原価を高いものにす
る。
本発明の目的は、比較的容易に製造することができ、
かつ結晶の品質が優れたGaAs系結晶層を有するIII−V
族化合物ヘテロ構造基板を提供することである。
かつ結晶の品質が優れたGaAs系結晶層を有するIII−V
族化合物ヘテロ構造基板を提供することである。
本発明の他の目的は、比較的容易に製造することがで
き、かつ品質の優れたGaAs系結晶層を有するIII−V族
化合物ヘテロ構造基板を用いた半導体装置を提供するこ
とである。
き、かつ品質の優れたGaAs系結晶層を有するIII−V族
化合物ヘテロ構造基板を用いた半導体装置を提供するこ
とである。
[課題を解決するための手段] 第1図(A)、(B)は本発明の原理説明図である。
第1図(A)は、III−V族化合物ヘテロ構造基板の
断面構造を示す。III−V族以外の材料を主成分とする
下地基板1の上に、GaAs、GaPもしくはこれらの結晶を
主成分とするバッファ層2を成長する。このバッファ層
2の上にInAlAsを主成分とするバリア層3を成長する。
さらにバリア層3の上にInGaAsを主成分とする能動層4
を成長する。
断面構造を示す。III−V族以外の材料を主成分とする
下地基板1の上に、GaAs、GaPもしくはこれらの結晶を
主成分とするバッファ層2を成長する。このバッファ層
2の上にInAlAsを主成分とするバリア層3を成長する。
さらにバリア層3の上にInGaAsを主成分とする能動層4
を成長する。
必要に応じ、能動層4の上にAlGaAsまたはInAlAsを主
成分とした機能層5を成長する。
成分とした機能層5を成長する。
第1図(B)は、第1図(A)に示すようなIII−V
族化合物ヘテロ構造基板を用いて作成したIII−V族化
合物ヘテロ構造半導体装置の断面構造を示す。下地基板
1の上にバッファ層2、バリア層3、能動層4が積層さ
れており、その上に必要に応じてAlGaAsまたはInAlAsを
主成分とし、不純物を添加されて能動層にキャリアを供
給することのできるキャリア供給層5aが形成されてい
る。能動層4を通って電流を流すため、キャリアを供
給、収集することのできる一対の電流端子構造9、10が
形成され、この一対の電流端子構造9、10の中間に能動
層4に対して電気的影響を与え、キャリアの輸送を制御
することのできる制御端子構造11が形成されている。
族化合物ヘテロ構造基板を用いて作成したIII−V族化
合物ヘテロ構造半導体装置の断面構造を示す。下地基板
1の上にバッファ層2、バリア層3、能動層4が積層さ
れており、その上に必要に応じてAlGaAsまたはInAlAsを
主成分とし、不純物を添加されて能動層にキャリアを供
給することのできるキャリア供給層5aが形成されてい
る。能動層4を通って電流を流すため、キャリアを供
給、収集することのできる一対の電流端子構造9、10が
形成され、この一対の電流端子構造9、10の中間に能動
層4に対して電気的影響を与え、キャリアの輸送を制御
することのできる制御端子構造11が形成されている。
たとえば、下地基板1はSi単結晶基板で形成され、バ
ッファ層2はGaAs層で形成される。
ッファ層2はGaAs層で形成される。
[作用] 下地基板1上に形成したバッファ層2は従来のSi単結
晶基板上のGaAsエピタキシャル層と同等のものである。
従って、バッファ層2内には多数の格子欠陥を含む。バ
ッファ層2の上に形成したバリア層3は、InAlAsを主成
分とする層であり、能動層のInGaAsに対してより広いバ
ンドギャップを有し、能動層4中のキャリアに対してエ
ネルギバリアを形成する。すなわち、バリア層3は能動
層4中のキャリアに対してバリアとなる。InAlAsのバリ
ア層3は、バッファ層2から進入する転位等の格子欠陥
がある時、それらを界面で停止させる機能を有する。す
なわち、InAlAsのバリア層3は、転位等の格子欠陥に対
してもバリアとして機能する。バリア層3の上に形成し
たInGaAsを主成分とする能動層4は、高いキャリア移動
度を有する。InGaAsを主成分とする能動層は、また格子
欠陥が生じにくく、バッファ層2から進入する転位等の
結晶欠陥がある時、それらを停止させる機能を有する。
すなわちバッファ層2から進入する転位はバリア層3か
ら能動層4に入る前に停止させられる。
晶基板上のGaAsエピタキシャル層と同等のものである。
従って、バッファ層2内には多数の格子欠陥を含む。バ
ッファ層2の上に形成したバリア層3は、InAlAsを主成
分とする層であり、能動層のInGaAsに対してより広いバ
ンドギャップを有し、能動層4中のキャリアに対してエ
ネルギバリアを形成する。すなわち、バリア層3は能動
層4中のキャリアに対してバリアとなる。InAlAsのバリ
ア層3は、バッファ層2から進入する転位等の格子欠陥
がある時、それらを界面で停止させる機能を有する。す
なわち、InAlAsのバリア層3は、転位等の格子欠陥に対
してもバリアとして機能する。バリア層3の上に形成し
たInGaAsを主成分とする能動層4は、高いキャリア移動
度を有する。InGaAsを主成分とする能動層は、また格子
欠陥が生じにくく、バッファ層2から進入する転位等の
結晶欠陥がある時、それらを停止させる機能を有する。
すなわちバッファ層2から進入する転位はバリア層3か
ら能動層4に入る前に停止させられる。
能動層4の上にさらにAlGaAsまたはInAlAsを主成分と
した機能層5を形成すると、能動層4中のキャリアは上
下で閉じ込め効果を受けることになる。バリア層3、機
能層5の一方に不純物を添加し、キャリアを能動層4に
供給するようにすれば、HEMT型の半導体装置が形成でき
る。能動層4に対して、電流を供給、収集することので
きる一対の電極端子構造9、10を形成し、その間のキャ
リアの輸送を制御する制御端子構造11を形成することに
よって、電解効果型半導体装置が形成される。
した機能層5を形成すると、能動層4中のキャリアは上
下で閉じ込め効果を受けることになる。バリア層3、機
能層5の一方に不純物を添加し、キャリアを能動層4に
供給するようにすれば、HEMT型の半導体装置が形成でき
る。能動層4に対して、電流を供給、収集することので
きる一対の電極端子構造9、10を形成し、その間のキャ
リアの輸送を制御する制御端子構造11を形成することに
よって、電解効果型半導体装置が形成される。
[実施例] 第2図に本発明の実施例によるHEMT用ヘテロ構造基板
を示す。
を示す。
Si基板1は[011]方向に2度オフした(100)Si基板
である。このSi基板1の上に、2段階成長法により、Ga
Asヘテロエピタキシャル層であるバッファ層2が形成さ
れている。このバッファ層2の上に、AlxGa1-xAs(x=
0.3)からなるバリア層3が形成され、その上にInGaAs
からなる能動層4が形成されている。
である。このSi基板1の上に、2段階成長法により、Ga
Asヘテロエピタキシャル層であるバッファ層2が形成さ
れている。このバッファ層2の上に、AlxGa1-xAs(x=
0.3)からなるバリア層3が形成され、その上にInGaAs
からなる能動層4が形成されている。
この構造は、たとえば以下のような方法によって成長
する。GaAsの原料としては、たとえばAs源としてAsH3、
Ga源としてTMG(トリメチルガリウム)を用い、バッフ
ァ層2の成長は、反応管内の圧力を76Torrとして行う。
まず、Si基板1をHF水溶液中で処理し、水洗した後、反
応管内のサセプタ上へ挿入する。反応管内にH2、AsH3を
それぞれ12SLM、30SCCMの流量で導入し、基板を1000℃
で10分間加熱する。この処理によりSi基板上の酸化膜が
まず溶解され、次に高温で昇華される。As雰囲気はSi上
のGaAs層状成長を促進する。水素流量は全工程を通して
12SLMとした。つづいてAsH3、TMGの流量をそれぞれ0.2S
LM、13.3SCCMとし、450℃に基板を保って、50〜200Åの
GaAs層2aを成長させる。
する。GaAsの原料としては、たとえばAs源としてAsH3、
Ga源としてTMG(トリメチルガリウム)を用い、バッフ
ァ層2の成長は、反応管内の圧力を76Torrとして行う。
まず、Si基板1をHF水溶液中で処理し、水洗した後、反
応管内のサセプタ上へ挿入する。反応管内にH2、AsH3を
それぞれ12SLM、30SCCMの流量で導入し、基板を1000℃
で10分間加熱する。この処理によりSi基板上の酸化膜が
まず溶解され、次に高温で昇華される。As雰囲気はSi上
のGaAs層状成長を促進する。水素流量は全工程を通して
12SLMとした。つづいてAsH3、TMGの流量をそれぞれ0.2S
LM、13.3SCCMとし、450℃に基板を保って、50〜200Åの
GaAs層2aを成長させる。
続いて基板温度を650〜700℃にし、堆積した初期GaAS
層2aを単結晶し、AsH3、TMGの流量をそれぞれ0.1SLM、
2.67SCCMとして残りのGaAsバッファ層2bを約1.2μm成
長させる。
層2aを単結晶し、AsH3、TMGの流量をそれぞれ0.1SLM、
2.67SCCMとして残りのGaAsバッファ層2bを約1.2μm成
長させる。
次に、原料ガスにTMA(トリメチルアルミニウム)を
1.1SCCM加え、GaAsやInGaAsよりもバンドギャップの広
いAlxGa1-xAs(x=0.3)のバリア層3を約0.5μm成長
させる。なお、この組成は、GaAsと格子整合する組成で
ある。
1.1SCCM加え、GaAsやInGaAsよりもバンドギャップの広
いAlxGa1-xAs(x=0.3)のバリア層3を約0.5μm成長
させる。なお、この組成は、GaAsと格子整合する組成で
ある。
次に、TMGの供給を止め、TMI(トリメチリインジウ
ム)を約1.27SCCM供給して、高電子移転度のInxGa1-xAs
(x=0.1)の能動層4を100〜200Å成長させる。この
能動層4はFET、HEMT通の電解効果型トランジスタの場
合、チャネルを構成する層である。横型ヘテロバイポー
ラトランジスタの場合はこの能動層4がベース領域を形
成する。
ム)を約1.27SCCM供給して、高電子移転度のInxGa1-xAs
(x=0.1)の能動層4を100〜200Å成長させる。この
能動層4はFET、HEMT通の電解効果型トランジスタの場
合、チャネルを構成する層である。横型ヘテロバイポー
ラトランジスタの場合はこの能動層4がベース領域を形
成する。
MESFETやヘテロ接合バイポーラトランジスタ(HBT)
の製造のためには、以上述べたヘテロ構造基板を用いる
ことができる。
の製造のためには、以上述べたヘテロ構造基板を用いる
ことができる。
HEMTを製造するためのヘテロ構造基板としては、さら
に以下に述べる構成を付加するのが好ましい。InGaAsか
らなる能動層4の上にAlGaAsからなるスペーサ層5bを成
長し、その上にさらにSiをドープしたn型AlXGa1-xAsか
らなるキャリア供給層5aを成長し、その表面をn型GaAs
からなるキャップ層7で覆う。
に以下に述べる構成を付加するのが好ましい。InGaAsか
らなる能動層4の上にAlGaAsからなるスペーサ層5bを成
長し、その上にさらにSiをドープしたn型AlXGa1-xAsか
らなるキャリア供給層5aを成長し、その表面をn型GaAs
からなるキャップ層7で覆う。
スペーサ層5bは、能動層4中のキャリア(電子)の波
動関数がにじみ出た時減衰を生じさせないためのバンド
ギャップの広い結晶性の良い層である。キャリア供給層
5aはキャリア(電子)をエネルギレベルの低い能動層4
に供給するための不純物をドープした層である。キャッ
プ層7は能動層4にオーミック接触を形成するのを助
け、AlGaAs層の表面を覆う。
動関数がにじみ出た時減衰を生じさせないためのバンド
ギャップの広い結晶性の良い層である。キャリア供給層
5aはキャリア(電子)をエネルギレベルの低い能動層4
に供給するための不純物をドープした層である。キャッ
プ層7は能動層4にオーミック接触を形成するのを助
け、AlGaAs層の表面を覆う。
HEMT用基板の製造においては、能動層4の成長に続い
てTMIの供給を停止し、TMAの供給を開始して、30〜50Å
のAlxa1-xAs(x=0.3)のスペーサ層5を成長させ、さ
らにSiH4を0.0001〜0.1SCCM供給し、n型AlxGa1-xAs
(x=0.3)からなる電子供給層6を約200〜400Å成長
させる。この電子供給層6のキャリア濃度は1018〜1019
cm-3である。この上にn型GaAsからなるキャップ層7を
約100〜500Å成長させる。このようにして、第2図に示
したヘテロ構造基板を製造することができる。
てTMIの供給を停止し、TMAの供給を開始して、30〜50Å
のAlxa1-xAs(x=0.3)のスペーサ層5を成長させ、さ
らにSiH4を0.0001〜0.1SCCM供給し、n型AlxGa1-xAs
(x=0.3)からなる電子供給層6を約200〜400Å成長
させる。この電子供給層6のキャリア濃度は1018〜1019
cm-3である。この上にn型GaAsからなるキャップ層7を
約100〜500Å成長させる。このようにして、第2図に示
したヘテロ構造基板を製造することができる。
なお、バリア層3の下にInGaAsの層を挿入してもよ
い。この構造とするとバッファ層2から進入する転位は
この下のInGaAs層で停止され、能動層4とバリア層3の
結晶性、電気的性質をさらに向上することができる。
い。この構造とするとバッファ層2から進入する転位は
この下のInGaAs層で停止され、能動層4とバリア層3の
結晶性、電気的性質をさらに向上することができる。
また、バッファ層2をGaPまたはGaAsPで形成してもよ
い。
い。
なお、バリア層3、スペーサ層5b、電子供給層5a等の
AlGaAs層の一部にし全部をInAlAs層で置換することもで
きる。InAlAs層は広いバンドギャップを有する点ではAl
GaAsとほぼ同等に機能し、さらに格子欠点を導入し難い
性質を有する。
AlGaAs層の一部にし全部をInAlAs層で置換することもで
きる。InAlAs層は広いバンドギャップを有する点ではAl
GaAsとほぼ同等に機能し、さらに格子欠点を導入し難い
性質を有する。
第2図に示すHEMT用ヘテロ構造基板を用いて、HEMTを
製造するプロセスを以下に説明する。
製造するプロセスを以下に説明する。
第3図(A)は、ソース/ドレイン電極形成工程を説
明するための断面図である。第2図に示したようなヘテ
ロ構造基板の表面上に、CVD法によりSiH4とO2を原料と
して、SiO2層8を350〜400℃で堆積させる。次に、SiO2
層8の上にレジスタ層を塗布し、ホトリソグラフィによ
りソース/ドレイン電極部分のSiO2層8をエッチングし
て除去する。続いて、AuGe合金、Ni、Auを連続的に蒸着
し、レジスト層を剥離した。この際、レジスト層上の金
属層はリフトオフされる。このようにして、ソース/ド
レイン電極9、10を作成する。なお、ソース/ドレイン
電極9、10は400〜450℃でシンターしてオーミック接触
を形成する。
明するための断面図である。第2図に示したようなヘテ
ロ構造基板の表面上に、CVD法によりSiH4とO2を原料と
して、SiO2層8を350〜400℃で堆積させる。次に、SiO2
層8の上にレジスタ層を塗布し、ホトリソグラフィによ
りソース/ドレイン電極部分のSiO2層8をエッチングし
て除去する。続いて、AuGe合金、Ni、Auを連続的に蒸着
し、レジスト層を剥離した。この際、レジスト層上の金
属層はリフトオフされる。このようにして、ソース/ド
レイン電極9、10を作成する。なお、ソース/ドレイン
電極9、10は400〜450℃でシンターしてオーミック接触
を形成する。
次に、表面上に再びレジスト層を塗布し、ホトリソグ
ラフィによりゲート電極を形成すべき領域のSiO2層8を
エッチングして除去する。スパッタリングにより表面上
にWSi層11を堆積させ、レジスト層を剥離する。レジス
ト層上のWSi層11はリフトオフされる。このようにし
て、第3図(B)に示すようなWSiゲート電極11が形成
される。
ラフィによりゲート電極を形成すべき領域のSiO2層8を
エッチングして除去する。スパッタリングにより表面上
にWSi層11を堆積させ、レジスト層を剥離する。レジス
ト層上のWSi層11はリフトオフされる。このようにし
て、第3図(B)に示すようなWSiゲート電極11が形成
される。
第3図(C)は、メサエッチングとパッシベーション
の工程を説明するための断面図である。第3図(B)に
示す構造上にレジスト層を塗布し、素子部分を残して周
辺部分をメサエッチングする。
の工程を説明するための断面図である。第3図(B)に
示す構造上にレジスト層を塗布し、素子部分を残して周
辺部分をメサエッチングする。
次に、第3図(C)に示すようにCVDにより、パッシ
ベーション膜となるSiO2層12を堆積させる。SiO2層12の
上にレジスト層を塗布し、現像してエッチングマスクを
作成し、ソース/ドレイン電極9、10およびゲート電極
11の部分にコンタクトホール13、15、14を形成し、電極
を露出する。その後配線を行って、HEMTを完成する。
ベーション膜となるSiO2層12を堆積させる。SiO2層12の
上にレジスト層を塗布し、現像してエッチングマスクを
作成し、ソース/ドレイン電極9、10およびゲート電極
11の部分にコンタクトホール13、15、14を形成し、電極
を露出する。その後配線を行って、HEMTを完成する。
なお、AlGaAsの層の一部または全部をInAlAsの層と置
換してもよいことは、第2図に関連して説明したのと同
様である。
換してもよいことは、第2図に関連して説明したのと同
様である。
このようなHEMTにおいては、能動層4がキャリア走行
層を形成し、その上下にバンドギャップの広いAlGaAsな
いしInAlAsの層3、5が形成され、キャリア走行層4内
のキャリアを閉じこめる作用を果たす。n型AlGaAsから
なるキャリア供給層5aからは、電子がキャリア走行層で
ある能動層4に供給される。また、バッファ層2内の結
晶転位は、堅いInGaAs層またはInAlAs層の界面より上に
は伝わらず、良質の結晶が能動層に得られる。
層を形成し、その上下にバンドギャップの広いAlGaAsな
いしInAlAsの層3、5が形成され、キャリア走行層4内
のキャリアを閉じこめる作用を果たす。n型AlGaAsから
なるキャリア供給層5aからは、電子がキャリア走行層で
ある能動層4に供給される。また、バッファ層2内の結
晶転位は、堅いInGaAs層またはInAlAs層の界面より上に
は伝わらず、良質の結晶が能動層に得られる。
たとえば、従来のSi基板上に成長させたGaAs薄膜を用
いたHEMTの場合、規格化した相互コンダクタンスがgm=
180〜230mS/mm(ゲート長:2〜10μm)であったが、上
述の実施例に従うHEMTにおいては、同様の構成でgm=25
0〜270mS/mmを得ることができた。
いたHEMTの場合、規格化した相互コンダクタンスがgm=
180〜230mS/mm(ゲート長:2〜10μm)であったが、上
述の実施例に従うHEMTにおいては、同様の構成でgm=25
0〜270mS/mmを得ることができた。
第4図は、本発明の他の実施例によるヘテロバイポー
ラトランジスタの構造を示す断面図である。Si基板1の
上にGaAsからなるバッファ層2が成長され、その上にAl
GaAsからなるバリア層3が成長され、さらにその上にIn
GaAsからなる能動層4が形成されている。能動層4は、
たとえばp型であり、その内にn型のGaAs層21、22が形
成されている。これらのGaAs領域21、22がエミッタ領域
およびコレクタ領域を形成し、その間のInGaAs領域4が
ベース領域を形成する。能動層4は、結晶転位が低減し
ているので、良好な性質を保ち、さらにその内に形成さ
れるエミッタ領域21、コレクタ領域22も良好な性質を保
つことができる。
ラトランジスタの構造を示す断面図である。Si基板1の
上にGaAsからなるバッファ層2が成長され、その上にAl
GaAsからなるバリア層3が成長され、さらにその上にIn
GaAsからなる能動層4が形成されている。能動層4は、
たとえばp型であり、その内にn型のGaAs層21、22が形
成されている。これらのGaAs領域21、22がエミッタ領域
およびコレクタ領域を形成し、その間のInGaAs領域4が
ベース領域を形成する。能動層4は、結晶転位が低減し
ているので、良好な性質を保ち、さらにその内に形成さ
れるエミッタ領域21、コレクタ領域22も良好な性質を保
つことができる。
以上、Si基板の上にGaAs層を成長する場合を説明した
が、基板としては、他にサファイア等の材料を用いるこ
ともできる。また、バッファ層としては、GaAsの他、Ga
PやGaAsP混晶等を用いることもできる。また、結晶成長
としては、MOCVDを用いる場合を説明したが、同様にMBE
等を利用することもできる。
が、基板としては、他にサファイア等の材料を用いるこ
ともできる。また、バッファ層としては、GaAsの他、Ga
PやGaAsP混晶等を用いることもできる。また、結晶成長
としては、MOCVDを用いる場合を説明したが、同様にMBE
等を利用することもできる。
また、HEMT、HBT以外の半導体装置も形成できること
は当業者に自明であろう。
は当業者に自明であろう。
以上実施例に沿って本発明を説明したが、本発明はこ
れらに制限されるものではない。たとえば、種々の変
更、改良、組み合わせ等が可能なことは当業者に自明で
あろう。
れらに制限されるものではない。たとえば、種々の変
更、改良、組み合わせ等が可能なことは当業者に自明で
あろう。
[発明の効果] 以上説明したように、本発明によれば、III−V族以
外の材料を主成分とする下地基板上に、GaAsもしくはGa
Pもしくはこれらの混合物を主成分とするバッファ層お
よびInAlAsを主成分とするバリア層を介して半導体装置
主要部を形成すべきInGaAs能動層を成長することによ
り、結晶性の優れた半導体層を有するIII−V族ヘテロ
構造基板およびIII−V族ヘテロ構造半導体装置を得る
ことができる。
外の材料を主成分とする下地基板上に、GaAsもしくはGa
Pもしくはこれらの混合物を主成分とするバッファ層お
よびInAlAsを主成分とするバリア層を介して半導体装置
主要部を形成すべきInGaAs能動層を成長することによ
り、結晶性の優れた半導体層を有するIII−V族ヘテロ
構造基板およびIII−V族ヘテロ構造半導体装置を得る
ことができる。
第1図(A)、(B)は、本発明の原理説明図であり、
第1図(A)はIII−V族ヘテロ構造基板を説明するた
めの断面図、第1図(B)はIII−V族ヘテロ構造半導
体装置を説明するための断面図、 第2図はHEMT用ヘテロ構造基板を説明するための断面
図、 第3図(A)、(B)、(C)は、本発明の実施例によ
るHEMTの製造プロセスを説明するための断面図、 第4図は、本発明の他の実施例によるヘテロバイポーラ
トランジスタを説明するための断面図である。 図において、 1……下地基板、 2……バッファ層 3……バリア層 4……能動層 5……機能層 5a……キャリア供給層 5b……スペーサ層 7……キャップ層 8……SiO2層 9、10……AU/Ni/AuGe電極 11……WSi電極 12……SiO2層 13、14、15……コンタクトホール
第1図(A)はIII−V族ヘテロ構造基板を説明するた
めの断面図、第1図(B)はIII−V族ヘテロ構造半導
体装置を説明するための断面図、 第2図はHEMT用ヘテロ構造基板を説明するための断面
図、 第3図(A)、(B)、(C)は、本発明の実施例によ
るHEMTの製造プロセスを説明するための断面図、 第4図は、本発明の他の実施例によるヘテロバイポーラ
トランジスタを説明するための断面図である。 図において、 1……下地基板、 2……バッファ層 3……バリア層 4……能動層 5……機能層 5a……キャリア供給層 5b……スペーサ層 7……キャップ層 8……SiO2層 9、10……AU/Ni/AuGe電極 11……WSi電極 12……SiO2層 13、14、15……コンタクトホール
フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (4)
- 【請求項1】化合物半導体以外の材料を主成分とする下
地基板と、 前記下地基板上に形成され、GaAs、GaPもしくはこれら
の混晶を主成分とするバッファ層と、 前記バッファ層上に形成され、InAlAsを主成分とするバ
リア層と、 前記バリア層上に形成され、InGaAsを主成分とする能動
層と を含むIII−V族化合物半導体ヘテロ構造基板。 - 【請求項2】請求項1において、前記下地基板がSi単結
晶基板であり、前記バッファ層がGaAs層であり、さらに
前記能動層上に形成され、AlGaAsまたはInAlAsを主成分
とした機能層を含むIII−V族化合物半導体ヘテロ構造
基板。 - 【請求項3】化合物半導体以外の材料を主成分とする下
地基板と、 前記下地基板上に形成され、GaAs、GaPもしくはこれら
の混晶を主成分とするバッファ層と、 前記バッファ層上に形成され、InAlAsを主成分とするバ
リア層と、 前記バリア層上に形成され、InGaAsを主成分とする能動
層と、 前記能動層に対し、キャリアを供給、収集することので
きる一対の電流端子構造と、 前記一対の電流端子構造の中間で、電気的影響を与え、
キャリアの走行を制御する制御端子構造と を含むIII−V族化合物ヘテロ構造半導体装置。 - 【請求項4】請求項3において、前記下地基板がSi単結
晶基板であり、前記バッファ層がGaAs層であり、さらに
前記能動層上にInAlAsを主成分とし、不純物をドープさ
れて前記能動層にキャリアを供給することのできるキャ
リア供給層を含むIII−V族化合物ヘテロ構造半導体装
置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2065124A JP2817995B2 (ja) | 1990-03-15 | 1990-03-15 | ▲iii▼―▲v▼族化合物半導体ヘテロ構造基板および▲iii▼―▲v▼族化合物ヘテロ構造半導体装置 |
US07/669,980 US5144379A (en) | 1990-03-15 | 1991-03-15 | Semiconductor device having a group iii-v epitaxial semiconductor layer on a substrate |
EP91400711A EP0447327B1 (en) | 1990-03-15 | 1991-03-15 | Heterostructure semiconductor device |
DE69120116T DE69120116T2 (de) | 1990-03-15 | 1991-03-15 | Heterostruktur-Halbleiteranordnung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2065124A JP2817995B2 (ja) | 1990-03-15 | 1990-03-15 | ▲iii▼―▲v▼族化合物半導体ヘテロ構造基板および▲iii▼―▲v▼族化合物ヘテロ構造半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03266439A JPH03266439A (ja) | 1991-11-27 |
JP2817995B2 true JP2817995B2 (ja) | 1998-10-30 |
Family
ID=13277814
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2065124A Expired - Fee Related JP2817995B2 (ja) | 1990-03-15 | 1990-03-15 | ▲iii▼―▲v▼族化合物半導体ヘテロ構造基板および▲iii▼―▲v▼族化合物ヘテロ構造半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5144379A (ja) |
EP (1) | EP0447327B1 (ja) |
JP (1) | JP2817995B2 (ja) |
DE (1) | DE69120116T2 (ja) |
Families Citing this family (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5130269A (en) * | 1988-04-27 | 1992-07-14 | Fujitsu Limited | Hetero-epitaxially grown compound semiconductor substrate and a method of growing the same |
KR100254005B1 (ko) * | 1991-08-02 | 2000-04-15 | 가나이 쓰도무 | 반도체 장치 및 그 제조 방법 |
FR2689683B1 (fr) * | 1992-04-07 | 1994-05-20 | Thomson Composants Microondes | Dispositif semiconducteur a transistors complementaires. |
DE69318271T2 (de) * | 1992-12-21 | 1998-12-17 | Nippon Steel Corp | Verfahren zum Wachstum von Verbundhalbleitern auf einer Siliziumscheibe |
JP3036404B2 (ja) * | 1995-05-25 | 2000-04-24 | 株式会社村田製作所 | 半導体装置とその製造方法 |
US5621227A (en) * | 1995-07-18 | 1997-04-15 | Discovery Semiconductors, Inc. | Method and apparatus for monolithic optoelectronic integrated circuit using selective epitaxy |
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-
1991
- 1991-03-15 US US07/669,980 patent/US5144379A/en not_active Expired - Fee Related
- 1991-03-15 DE DE69120116T patent/DE69120116T2/de not_active Expired - Fee Related
- 1991-03-15 EP EP91400711A patent/EP0447327B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE69120116D1 (de) | 1996-07-18 |
EP0447327A3 (en) | 1992-01-15 |
EP0447327B1 (en) | 1996-06-12 |
DE69120116T2 (de) | 1996-10-24 |
JPH03266439A (ja) | 1991-11-27 |
EP0447327A2 (en) | 1991-09-18 |
US5144379A (en) | 1992-09-01 |
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