JP3911641B2 - 半導体薄膜の成長方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は半導体薄膜の成長方法に関するものであり、特に、ＩＶ族半導体基板上に、化合物半導体装置、特に、III-Ｖ族化合物半導体装置を形成するための化合物半導体薄膜を形成するためのヘテロエピタキシャル成長方法に関するものである。
【０００２】
【従来の技術】
近年、高速用半導体装置用、或いは、高周波用半導体装置用としてＧａＡｓ等の電子移動度の大きなIII-Ｖ族化合物半導体が用いられているが、これらのIII-Ｖ族化合物半導体基板は高価であり、且つ、割れやすいという欠点がある。
【０００３】
このような欠点を改善するために、安価で、且つ、機械的強度の強いシリコン等のＩＶ族半導体基板上にIII-Ｖ族化合物半導体薄膜をヘテロエピタキシャル成長させ、これをIII-Ｖ族化合物半導体基板の代わりに用いる技術が開発されている（特開昭６１−２６２１６号公報、及び、特開昭６１−７０７１５号公報参照）。
【０００４】
このように、シリコン基板上にIII-Ｖ族化合物半導体薄膜をヘテロエピタキシャル成長させる場合には、シリコンとＧａＡｓ等のIII-Ｖ族化合物半導体の格子定数が異なるために、シリコン基板上に成長させたIII-Ｖ族化合物半導体薄膜の結晶性は、引上げ法等により形成したIII-Ｖ族化合物半導体バルク結晶よりも劣っており、そのため、成長工程途中において、或いは、成長工程後にIII-Ｖ族化合物半導体薄膜を９００℃程度の温度でアニールして結晶性を改善する必要があった（例えば、特開平１−２０６１２号公報参照）。
【０００５】
この従来のヘテロエピタキシャル成長工程を図５を参照して説明する。
図５参照
シリコン基板１１上に、３００〜４５０℃で第１のアンドープＡｌＧａＡｓ層１２を成長させたのち、５００〜６５０℃で第２のアンドープＡｌＧａＡｓ層１３を成長させ、次いで、９００℃でアニールを行って、アンドープＡｌＧａＡｓ層１３の結晶性を改善させる。
【０００６】
次いで、６００〜７５０℃でアンドープＧａＡｓ層１４を成長させ、このアンドープＧａＡｓ層１４にＨＥＭＴ（高電子移動度トランジスタ）、ＭＥＳＦＥＴ（ショットキーバリアゲート電界効果トランジスタ）、或いは、ＨＢＴ（ヘテロバイポーラトランジスタ）等の高速半導体装置、或いは、高周波半導体装置を形成していた。
【０００７】
【発明が解決しようとする課題】
しかし、７５０℃でアニールした場合には、基板の裏面或いは側面からＩＶ族半導体基板の構成元素、例えば、Ｓｉが蒸発しエピタキシャル成長途中のIII-Ｖ族化合物半導体薄膜表面に付着する、所謂アウトディフュージョンが生じ、このアウトディフュージョンにより取り込まれたＳｉ等のＩＶ族元素はIII-Ｖ族化合物半導体薄膜中で一般にｎ型不純物として作用するため、その表面にｎ型の低抵抗層が形成されるという問題が生じていた。
【０００８】
このアニールに伴うＩＶ族元素のアウトディフュージョンによりIII-Ｖ族化合物半導体薄膜表面に形成された低抵抗層上にさらにIII-Ｖ族化合物半導体薄膜をエピタキシャル成長させてＨＥＭＴ等のデバイスを作製した場合、この低抵抗層が寄生容量となり、この寄生容量が原因で高周波特性等のデバイス特性が低下して、所期の特性を有するデバイスが得られなかった。
【０００９】
したがって、本発明は、ＩＶ族半導体基板上に設けた化合物半導体薄膜表面の低抵抗化を防止し、十分実用に耐え得る高速用、或いは、高周波用化合物半導体装置を形成し得る化合物半導体薄膜を成長させることを目的とする。
【００１０】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
（１）本発明は、半導体薄膜の成長方法において、基板１の構成元素が半導体薄膜２，３において導電型決定不純物となり、且つ、この半導体薄膜２，３の構成元素が基板１において導電型決定不純物となる半導体薄膜２，３を基板１上にヘテロエピタキシャル成長させる際に、この半導体薄膜２を少なくとも１層成長させたのちに結晶性を改善するためのアニールを行い、次いで、基板１を大気中に曝すことなくアニールに伴って半導体薄膜２の表面に形成された低抵抗層を除去したのち、さらに、半導体薄膜３を少なくとも１層成長させることを特徴とする。
【００１１】
（２）また、本発明は、上記（１）において、半導体薄膜２の表面を除去する工程を、半導体薄膜２，３を成長させるチャンバー内で行うことを特徴とする。
【００１２】
（３）また、本発明は、上記（１）において、半導体薄膜２の表面を除去する工程を、半導体薄膜２，３を成長させるチャンバーと気密性を保持して結合する他のチャンバー内で行うことを特徴とする。
【００１３】
（４）また、本発明は、上記（１）乃至（３）において、アニール工程におけるアニール温度が、半導体薄膜２，３の成長温度よりも高いことを特徴とする。
【００１４】
（５）また、本発明は、上記（１）乃至（４）において、基板１がＩＶ族半導体からなり、且つ、半導体薄膜２，３がIII-Ｖ族化合物半導体からなることを特徴とする。
【００１５】
（６）また、本発明は、上記（５）において、III-Ｖ族化合物半導体がＧａＡｓ、ＡｌＧａＡｓ、及び、ＩｎＧａＡｓの内のいずれかであることを特徴とする。
【００１６】
（７）また、本発明は、上記（５）または（６）において、アニール工程におけるアニール温度が、８００〜９００℃であることを特徴とする。
【００１７】
（８）また、本発明は、上記（５）または（６）において、アニール工程が、基板温度を８００〜９００℃とし、次いで、基板温度を２００〜４００℃とするサイクルを少なくとも２度行う工程からなることを特徴とする。
【００１８】
（９）また、本発明は、上記（１）乃至（４）において、基板１がIII-Ｖ族化合物半導体からなり、且つ、半導体薄膜２，３がＩＶ族半導体からなることを特徴とする。
【００１９】
（１０）また、本発明は、上記（９）において、III-Ｖ族化合物半導体がＧａＡｓ、ＩｎＰ、及び、ＧａＰの内のいずれかであることを特徴とする。
【００２０】
（１１）また、本発明は、上記（５）または（９）において、ＩＶ族半導体がＳｉ、Ｇｅ、及び、ＳｉＧｅの内のいずれかであることを特徴とする。
【００２１】
【作用】
基板１上に半導体薄膜２を少なくとも１層成長させたのちに結晶性を改善するためのアニールを行ったのち、基板１を大気中に曝すことなく半導体薄膜２の表面を除去することにより、アニールに伴って半導体薄膜２の表面に形成された低抵抗層を除去して、寄生容量に起因する動作特性の遅延を防止できる。
【００２２】
また、半導体薄膜２の表面を除去する工程を、半導体薄膜２，３を成長させるチャンバー内で、即ち、所謂ｉｎ−ｓｉｔｕで行うことにより、半導体薄膜２は大気中に曝されることがないので、半導体薄膜の表面の劣化、或いは、自然酸化膜の形成を防止することができる。
【００２３】
また、半導体薄膜２の表面を除去する工程を、半導体薄膜２，３を成長させるチャンバーと気密性を保持して結合する他のチャンバー内で行うことにより、半導体薄膜２は大気中に曝されることがないので、半導体薄膜の表面の劣化、或いは、自然酸化膜の形成を防止することができる。
【００２４】
また、アニール工程におけるアニール温度を、半導体薄膜２，３の成長温度よりも高くすることによって、半導体薄膜２の結晶性を十分良好にすることができ、それによって、その上に設ける半導体薄膜３の結晶性を良好にすることができる。
【００２５】
また、基板１をＩＶ族半導体とし、且つ、半導体薄膜２，３をIII-Ｖ族化合物半導体とすることによって、安価な基板を用いて高速半導体装置、或いは、高周波用半導体装置を作製することができる。
【００２６】
また、III-Ｖ族化合物半導体薄膜としてＧａＡｓ、ＡｌＧａＡｓ、及び、ＩｎＧａＡｓの内のいずれかを用いることによって、高速半導体集積回路装置を安価に作製することができる。
【００２７】
また、アニール工程におけるアニール温度を８００〜９００℃とすることによって、III-Ｖ族化合物半導体からなる半導体薄膜２の結晶性を十分良好にすることができる。
【００２８】
また、アニール工程を、基板温度を８００〜９００℃とし、次いで、基板温度を２００〜４００℃とするサイクルを少なくとも２度行う工程とすることによって、III-Ｖ族化合物半導体からなる半導体薄膜２の結晶性をさらに良好にすることができる。
【００２９】
また、基板１をIII-Ｖ族化合物半導体とし、且つ、半導体薄膜２，３をＩＶ族半導体とすることによって、III-Ｖ族化合物半導体を主体とする半導体集積回路装置にＩＶ族半導体からなる半導体素子を一体に組み込むことができる。
【００３０】
また、III-Ｖ族化合物半導体基板としてＧａＡｓ、ＩｎＰ、及び、ＧａＰの内のいずれかを用いることによって、相補型半導体装置を構成するｐ型ＩＶ族半導体トランジスタと組み合わせる高速のｎ型化合物半導体トランジスタを作製することができる。
【００３１】
また、ＩＶ族半導体としてＳｉ、Ｇｅ、及び、ＳｉＧｅの内のいずれかを用いることによって、機械的強度が高く、且つ、安価な基板を提供でき、或いは、相補型半導体装置を構成するｎ型化合物半導体トランジスタと組み合わせる高速のｐ型トランジスタを作製することができる。
【００３２】
【実施例】
本発明の実施例を図２乃至図４を参照して説明する。
なお、図２は本発明の実施に用いる減圧ＭＯＶＰＥ装置（減圧有機金属気相成長装置）の概略的構成図であり、また、図３及び図４は化合物半導体装置のヘテロエピタキシャル成長工程の説明図である。
【００３３】
図２参照
本発明の実施に用いる減圧ＭＯＶＰＥ装置は、ロード／アンロードチャンバー４から移送機５により移送室６を介してシリコン基板１１を導入しプリベークするプリベークチャンバー７、シリコン基板１１上にIII-Ｖ族化合物半導体薄膜をエピタキシャル成長させる成長室８、及び、III-Ｖ族化合物半導体薄膜表面の一部をエッチングガスを用いてエッチングするエッチング室９から構成されている。
【００３４】
これらのプリベークチャンバー７、成長室８、及び、エッチング室９は密閉された結合チャンバー１０を介して移送室６と結合されており、移送室６、結合チャンバー１０等を水素雰囲気或いは真空にした状態でシリコン基板１１の搬送を行う。
【００３５】
図３（ａ）参照
まず、〔０１１〕方向へ約２°傾斜させた（１００）面を主面とするシリコン基板１１をプリベークチャンバー７に格納したのち、Ｈ2 ガスを１００００〜１５０００ｓｃｃｍ、典型的には１２０００ｓｃｃｍ導入して、反応管内の圧力を５０〜１００Ｔｏｒｒ、典型的には７６Ｔｏｒｒとした状態で、高周波誘導によりシリコン基板１１を９５０〜１１００℃、典型的には１０００℃に加熱し、１０〜３０分、典型的には、２０分熱処理することによってシリコン基板１１表面に形成されている酸化膜を除去する。
なお、以下の工程においては、Ｈ2 流量、反応管内圧力を変えなかった。
【００３６】
次いで、シリコン基板１１を成長室８へ移送し、基板温度を３００〜４００℃、典型的には３５０℃として、ＴＭＡｌ（トリメチルアルミニウム）を２〜３ｓｃｃｍ、典型的には２．５ｓｃｃｍ、ＴＥＧａ（トリエチルガリウム）を２〜４ｓｃｃｍ、典型的には３ｓｃｃｍ、及び、ＡｓＨ3 を１２０〜１６０ｓｃｃｍ、典型的には１４０ｓｃｃｍ導入して、バッファ層となる第１のアンドープＡｌＧａＡｓ層１２（Ａｌ比は、０．１〜０．５、典型的には０．２）を１０〜２０ｎｍ、典型的には１５ｎｍ堆積させる。
なお、成長温度が４００℃以上では、シリコン基板１１上にアンドープＡｌＧａＡｓ層１２を２次元的に成長させることが困難である。
【００３７】
図３（ｂ）参照
次いで、結晶性を高めるために基板温度を５００〜６００℃、好適には５２０〜５５０℃、典型的には５３０℃に上昇させて、ＴＭＡｌ（トリメチルアルミニウム）を０．２〜０．３ｓｃｃｍ、典型的には０．２５ｓｃｃｍ、ＴＥＧａ（トリエチルガリウム）を０．５〜１．５ｓｃｃｍ、典型的には１．０ｓｃｃｍ、及び、ＡｓＨ3 を３０〜７０ｓｃｃｍ、典型的には５０ｓｃｃｍ導入して、同じくバッファ層となる第２のアンドープＡｌＧａＡｓ層１３（Ａｌ比は、０．１〜０．５、典型的には０．２）を２００〜７００ｎｍ、典型的には５００ｎｍ堆積させる。
【００３８】
図３（ｃ）参照
次いで、基板温度を６５０〜７５０℃、典型的には７００℃として、ＴＭＧａ（トリメチルガリウム）を２．０〜３．０ｓｃｃｍ、典型的には２．５ｓｃｃｍ、及び、ＡｓＨ3 を３０〜４０ｓｃｃｍ、典型的には３５ｓｃｃｍ導入して、アンドープＧａＡｓ層１４を０．５〜１．５μｍ、典型的には１．０μｍ堆積させる。
【００３９】
図４（ｄ）参照
次いで、成長室８において、ＡｓＨ3 を３０〜４０ｓｃｃｍ、典型的には３５ｓｃｃｍ流しながら、基板温度を８００〜９５０℃、典型的には９００℃に上昇させて、１０〜３０分間、典型的には２０分間アニールを行う。
この場合、シリコン基板１１の露出面、即ち、裏面及び側面からＳｉがアウトディフュージョンしてアンドープＧａＡｓ層１４の表面に付着し、アンドープＧａＡｓ層１４の表面に１０〜２００ｎｍ、典型的には１００ｎｍのｎ型低抵抗層１５が形成される。
【００４０】
図４（ｅ）参照
次いで、アンドープＧａＡｓ層１４を成長させたシリコン基板１１を降温したのち、結合チャンバー１０を介してエッチング室９に移送し、エッチング室９において基板温度を３００〜５００℃、典型的には４００℃とし、ＨＣｌガスを２〜１０ｓｃｃｍ、典型的には５ｓｃｃｍ流して、アンドープＧａＡｓ層１４の表面に形成されたｎ型低抵抗層１５をガスエッチングによって除去する。
【００４１】
図４（ｆ）参照
次いで、再び、シリコン基板１１を成長室８へ移送し、アンドープＧａＡｓ層１４の成長条件と同じ条件で、即ち、基板温度を６５０〜７５０℃、典型的には７００℃として、ＴＭＧａ（トリメチルガリウム）を２．０〜３．０ｓｃｃｍ、典型的には２．５ｓｃｃｍ、及び、ＡｓＨ3 を３０〜４０ｓｃｃｍ、典型的には３５ｓｃｃｍ導入して、アンドープＧａＡｓ層１６を０．５〜１．５μｍ、典型的には１．０μｍ堆積させる。
【００４２】
次いで、このアンドープＧａＡｓ層１６にＨＥＭＴ、ＭＥＳＦＥＴ、或いは、ＨＢＴ（図示せず）を作製して、化合物半導体装置が完成する。
【００４３】
この場合、アニール工程に伴って形成されるｎ型低抵抗層１５を大気中に曝すことなくガスエッチングによって除去しているので、ｎ型低抵抗層１５に伴う寄生容量が発生せず、且つ、エッチング後のアンドープＧａＡｓ層１４の表面が大気中に含有されているＳｉ又はＣ等により汚染されることがないので、アンドープＧａＡｓ層１６に設けたＨＥＭＴ、ＭＥＳＦＥＴ、或いは、ＨＢＴ等の化合物半導体素子の動作遅延、或いは、特性劣化等の問題が生じない。
【００４４】
なお、実施例においては、アニール工程を、８００〜９５０℃、典型的には９００℃に上昇させて、１０〜３０分間、典型的には２０分間熱処理することによって行っているが、必ずしもこの様な熱処理工程である必要はない。
【００４５】
例えば、基板温度を８００〜９５０℃、典型的には９００℃に上昇させたのち、１０〜３０分後、典型的には２０分後に、基板温度を２００〜４００℃、典型的には３００℃に降温し、１０〜３０分後、典型的には２０分後に、再び、基板温度を８００〜９５０℃、典型的には９００℃に上昇させるサイクルを２度以上、典型的には５回行うことによってアニール工程としても良い。
【００４６】
また、実施例においては、アニール工程を成長室８とは別のチャンバーであるエッチング室９において行っているが、成長室８内でそのまま行っても良く、即ち、ｉｎ−ｓｉｔｕで行っても良い。
【００４７】
また、実施例においては、酸化膜を除去するプリベーク工程をプリベークチャンバー７において行っているが、成長室８で行っても良く、この場合には、成長を重ねた反応室８内に残留するＧａＡｓ等が蒸発してシリコン基板１１の表面に付着するので、シリコン基板１１上に成長させるアンドープＡｌＧａＡｓ層１２，１３、の結晶性、したがって、アンドープＧａＡｓ層１４，１６の結晶性が若干低下することになる。
【００４８】
また、実施例における基板は、シリコン基板１１であるが、シリコン基板／アンドープＡｌＧａＡｓ層界面の低抵抗化を防ぐために、Ｆｅ、Ａｕ、Ｃｒ、Ｃｏ、或いは、Ｔｉ等の深いエネルギー準位を形成する不純物を含んだ半絶縁性シリコン基板を用いても良い。
【００４９】
また、実施例における基板としては、シリコン基板１１を用いているが、他のＩＶ族基板、例えば、Ｇｅ基板またはＳｉＧｅ基板を用いても良く、さらには、ＳｉＣ基板を用いても良い。
【００５０】
また、実施例における半導体薄膜としてはアンドープＡｌＧａＡｓ層１２，１３、及び、アンドープＧａＡｓ層１４，１６を用いているが、他のIII-Ｖ族化合物半導体、例えば、ＩｎＧａＡｓを用いても良く、これらのIII-Ｖ族化合物半導体を用いることによって高速・高周波用半導体装置を安価に作製することができる。
【００５１】
また、高速・高周波特性等を必要としない場合には、ＡｌＡｓ、ＩｎＡｓ、ＧａＰ、ＡｌＰ、ＩｎＰ、ＧａＳｂ、ＡｌＳｂ、或いは、ＩｎＳｂ、を用いても良く、さらには、ＧａＡｓを含むこれらの混晶からなるIII-Ｖ族化合物半導体を用いても良い。
【００５２】
次に、本発明の実施例の変形例を説明する。
この場合には、基板としてＧａＡｓ等のIII-Ｖ族化合物半導体基板を用い、その上にシリコン等のＩＶ族半導体薄膜を成長させたのちアニールし、次いで、基板を大気中に曝すことなくガスエッチングによりＩＶ族半導体薄膜表面に形成された低抵抗層を除去し、そののちに、さらにシリコン等のＩＶ族半導体薄膜を成長させる。
【００５３】
この場合には、III-Ｖ族化合物半導体を主体とする高速半導体集積回路装置中に、ＩＶ族半導体デバイスを部分的に組み込むことができ、例えば、ＩＶ族半導体がＧｅ（ゲルマニウム）の場合には、ＧａＡｓ系の高速ｎ型トランジスタとＧｅからなる高速ｐ型トランジスタとを組み合わせて高速相補型半導体装置を構成することができる。
【００５４】
また、III-Ｖ族化合物半導体基板としては、ＧａＡｓ、ＡｌＡｓ、ＩｎＡｓ、ＧａＰ、ＡｌＰ、ＩｎＰ、ＧａＳｂ、ＡｌＳｂ、及び、ＩｎＳｂ、或いは、これらの混晶を用いても良いが、特に、基板の入手の容易性、価格、或いは、格子定数からみてＧａＡｓ、ＩｎＰ、及び、ＧａＰが好適である。
また、ＩＶ族半導体薄膜としては、Ｓｉ以外に、Ｇｅ、ＳｉＧｅを用いても良いものである。
【００５５】
さらに、本発明の技術思想は、III-Ｖ族化合物半導体基板上へのＩＩ−ＶＩ族化合物半導体薄膜の成長、或いは、ＩＩ−ＶＩ族化合物半導体基板上へのIII-Ｖ族化合物半導体薄膜の成長にも適用し得るものである。
【００５６】
この場合にも、III-Ｖ族化合物半導体の構成元素であるIII 族元素及びＶ族元素はＩＩ−ＶＩ族化合物半導体中において導電型決定不純物となり、他方、ＩＩ−ＶＩ族化合物半導体の構成元素であるＩＩ族元素及びＶＩ族元素はIII-Ｖ族化合物半導体中において導電型決定不純物となるので、アニール処理後のガスエッチングは有効である。
【００５７】
また、上記実施例においては、結晶成長方法として減圧ＭＯＶＰＥ法を用いているが、このような減圧ＭＯＶＰＥ法に限られるものではなく、ＭＢＥ法（分子線エピタキシャル成長法）、ＭＯＭＢＥ法（有機金属分子線エピタキシャル成長法）、或いは、ＧＳＭＢＥ法（ガスソース分子線エピタキシャル成長法）を用いても良い。
【００５８】
さらに、上記実施例において記載した数値条件は、必ずしも本質的なものではなく、得ようとする化合物半導体装置の構造或いは特性に応じて適宜変更されるものである。
【００５９】
【発明の効果】
本発明によれば、化合物半導体薄膜を成長させる基板として、安価で機械的強度の高いＳｉ等のＩＶ族半導体基板を用いる際に、結晶性改善のためのアニールに伴って化合物半導体薄膜表面に形成される低抵抗層を、基板を大気中に曝すことなく、即ち、ｉｎ−ｓｉｔｕでエッチング除去するので、内部に低抵抗層を含まない化合物半導体薄膜を得ることができ、それによって、高周波特性に優れたＭＥＳＦＥＴ等の化合物半導体装置を安価に提供することができる。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施に用いる減圧ＭＯＶＰＥ装置の概略的構成の説明図である。
【図３】本発明の実施例の途中までの製造工程の説明図である。
【図４】本発明の実施例の図３以降の製造工程の説明図である。
【図５】従来のヘテロエピタキシャル成長工程の説明図である。
【符号の説明】
１ 基板
２ 半導体薄膜
３ 半導体薄膜
４ ロード／アンロードチャンバー
５ 移送機
６ 移送室
７ プリベークチャンバー
８ 成長室
９ エッチング室
１０ 結合チャンバー
１１ シリコン基板
１２ アンドープＡｌＧａＡｓ層
１３ アンドープＡｌＧａＡｓ層
１４ アンドープＧａＡｓ層
１５ ｎ型低抵抗層
１６ アンドープＧａＡｓ層
【産業上の利用分野】
本発明は半導体薄膜の成長方法に関するものであり、特に、ＩＶ族半導体基板上に、化合物半導体装置、特に、III-Ｖ族化合物半導体装置を形成するための化合物半導体薄膜を形成するためのヘテロエピタキシャル成長方法に関するものである。
【０００２】
【従来の技術】
近年、高速用半導体装置用、或いは、高周波用半導体装置用としてＧａＡｓ等の電子移動度の大きなIII-Ｖ族化合物半導体が用いられているが、これらのIII-Ｖ族化合物半導体基板は高価であり、且つ、割れやすいという欠点がある。
【０００３】
このような欠点を改善するために、安価で、且つ、機械的強度の強いシリコン等のＩＶ族半導体基板上にIII-Ｖ族化合物半導体薄膜をヘテロエピタキシャル成長させ、これをIII-Ｖ族化合物半導体基板の代わりに用いる技術が開発されている（特開昭６１−２６２１６号公報、及び、特開昭６１−７０７１５号公報参照）。
【０００４】
このように、シリコン基板上にIII-Ｖ族化合物半導体薄膜をヘテロエピタキシャル成長させる場合には、シリコンとＧａＡｓ等のIII-Ｖ族化合物半導体の格子定数が異なるために、シリコン基板上に成長させたIII-Ｖ族化合物半導体薄膜の結晶性は、引上げ法等により形成したIII-Ｖ族化合物半導体バルク結晶よりも劣っており、そのため、成長工程途中において、或いは、成長工程後にIII-Ｖ族化合物半導体薄膜を９００℃程度の温度でアニールして結晶性を改善する必要があった（例えば、特開平１−２０６１２号公報参照）。
【０００５】
この従来のヘテロエピタキシャル成長工程を図５を参照して説明する。
図５参照
シリコン基板１１上に、３００〜４５０℃で第１のアンドープＡｌＧａＡｓ層１２を成長させたのち、５００〜６５０℃で第２のアンドープＡｌＧａＡｓ層１３を成長させ、次いで、９００℃でアニールを行って、アンドープＡｌＧａＡｓ層１３の結晶性を改善させる。
【０００６】
次いで、６００〜７５０℃でアンドープＧａＡｓ層１４を成長させ、このアンドープＧａＡｓ層１４にＨＥＭＴ（高電子移動度トランジスタ）、ＭＥＳＦＥＴ（ショットキーバリアゲート電界効果トランジスタ）、或いは、ＨＢＴ（ヘテロバイポーラトランジスタ）等の高速半導体装置、或いは、高周波半導体装置を形成していた。
【０００７】
【発明が解決しようとする課題】
しかし、７５０℃でアニールした場合には、基板の裏面或いは側面からＩＶ族半導体基板の構成元素、例えば、Ｓｉが蒸発しエピタキシャル成長途中のIII-Ｖ族化合物半導体薄膜表面に付着する、所謂アウトディフュージョンが生じ、このアウトディフュージョンにより取り込まれたＳｉ等のＩＶ族元素はIII-Ｖ族化合物半導体薄膜中で一般にｎ型不純物として作用するため、その表面にｎ型の低抵抗層が形成されるという問題が生じていた。
【０００８】
このアニールに伴うＩＶ族元素のアウトディフュージョンによりIII-Ｖ族化合物半導体薄膜表面に形成された低抵抗層上にさらにIII-Ｖ族化合物半導体薄膜をエピタキシャル成長させてＨＥＭＴ等のデバイスを作製した場合、この低抵抗層が寄生容量となり、この寄生容量が原因で高周波特性等のデバイス特性が低下して、所期の特性を有するデバイスが得られなかった。
【０００９】
したがって、本発明は、ＩＶ族半導体基板上に設けた化合物半導体薄膜表面の低抵抗化を防止し、十分実用に耐え得る高速用、或いは、高周波用化合物半導体装置を形成し得る化合物半導体薄膜を成長させることを目的とする。
【００１０】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
（１）本発明は、半導体薄膜の成長方法において、基板１の構成元素が半導体薄膜２，３において導電型決定不純物となり、且つ、この半導体薄膜２，３の構成元素が基板１において導電型決定不純物となる半導体薄膜２，３を基板１上にヘテロエピタキシャル成長させる際に、この半導体薄膜２を少なくとも１層成長させたのちに結晶性を改善するためのアニールを行い、次いで、基板１を大気中に曝すことなくアニールに伴って半導体薄膜２の表面に形成された低抵抗層を除去したのち、さらに、半導体薄膜３を少なくとも１層成長させることを特徴とする。
【００１１】
（２）また、本発明は、上記（１）において、半導体薄膜２の表面を除去する工程を、半導体薄膜２，３を成長させるチャンバー内で行うことを特徴とする。
【００１２】
（３）また、本発明は、上記（１）において、半導体薄膜２の表面を除去する工程を、半導体薄膜２，３を成長させるチャンバーと気密性を保持して結合する他のチャンバー内で行うことを特徴とする。
【００１３】
（４）また、本発明は、上記（１）乃至（３）において、アニール工程におけるアニール温度が、半導体薄膜２，３の成長温度よりも高いことを特徴とする。
【００１４】
（５）また、本発明は、上記（１）乃至（４）において、基板１がＩＶ族半導体からなり、且つ、半導体薄膜２，３がIII-Ｖ族化合物半導体からなることを特徴とする。
【００１５】
（６）また、本発明は、上記（５）において、III-Ｖ族化合物半導体がＧａＡｓ、ＡｌＧａＡｓ、及び、ＩｎＧａＡｓの内のいずれかであることを特徴とする。
【００１６】
（７）また、本発明は、上記（５）または（６）において、アニール工程におけるアニール温度が、８００〜９００℃であることを特徴とする。
【００１７】
（８）また、本発明は、上記（５）または（６）において、アニール工程が、基板温度を８００〜９００℃とし、次いで、基板温度を２００〜４００℃とするサイクルを少なくとも２度行う工程からなることを特徴とする。
【００１８】
（９）また、本発明は、上記（１）乃至（４）において、基板１がIII-Ｖ族化合物半導体からなり、且つ、半導体薄膜２，３がＩＶ族半導体からなることを特徴とする。
【００１９】
（１０）また、本発明は、上記（９）において、III-Ｖ族化合物半導体がＧａＡｓ、ＩｎＰ、及び、ＧａＰの内のいずれかであることを特徴とする。
【００２０】
（１１）また、本発明は、上記（５）または（９）において、ＩＶ族半導体がＳｉ、Ｇｅ、及び、ＳｉＧｅの内のいずれかであることを特徴とする。
【００２１】
【作用】
基板１上に半導体薄膜２を少なくとも１層成長させたのちに結晶性を改善するためのアニールを行ったのち、基板１を大気中に曝すことなく半導体薄膜２の表面を除去することにより、アニールに伴って半導体薄膜２の表面に形成された低抵抗層を除去して、寄生容量に起因する動作特性の遅延を防止できる。
【００２２】
また、半導体薄膜２の表面を除去する工程を、半導体薄膜２，３を成長させるチャンバー内で、即ち、所謂ｉｎ−ｓｉｔｕで行うことにより、半導体薄膜２は大気中に曝されることがないので、半導体薄膜の表面の劣化、或いは、自然酸化膜の形成を防止することができる。
【００２３】
また、半導体薄膜２の表面を除去する工程を、半導体薄膜２，３を成長させるチャンバーと気密性を保持して結合する他のチャンバー内で行うことにより、半導体薄膜２は大気中に曝されることがないので、半導体薄膜の表面の劣化、或いは、自然酸化膜の形成を防止することができる。
【００２４】
また、アニール工程におけるアニール温度を、半導体薄膜２，３の成長温度よりも高くすることによって、半導体薄膜２の結晶性を十分良好にすることができ、それによって、その上に設ける半導体薄膜３の結晶性を良好にすることができる。
【００２５】
また、基板１をＩＶ族半導体とし、且つ、半導体薄膜２，３をIII-Ｖ族化合物半導体とすることによって、安価な基板を用いて高速半導体装置、或いは、高周波用半導体装置を作製することができる。
【００２６】
また、III-Ｖ族化合物半導体薄膜としてＧａＡｓ、ＡｌＧａＡｓ、及び、ＩｎＧａＡｓの内のいずれかを用いることによって、高速半導体集積回路装置を安価に作製することができる。
【００２７】
また、アニール工程におけるアニール温度を８００〜９００℃とすることによって、III-Ｖ族化合物半導体からなる半導体薄膜２の結晶性を十分良好にすることができる。
【００２８】
また、アニール工程を、基板温度を８００〜９００℃とし、次いで、基板温度を２００〜４００℃とするサイクルを少なくとも２度行う工程とすることによって、III-Ｖ族化合物半導体からなる半導体薄膜２の結晶性をさらに良好にすることができる。
【００２９】
また、基板１をIII-Ｖ族化合物半導体とし、且つ、半導体薄膜２，３をＩＶ族半導体とすることによって、III-Ｖ族化合物半導体を主体とする半導体集積回路装置にＩＶ族半導体からなる半導体素子を一体に組み込むことができる。
【００３０】
また、III-Ｖ族化合物半導体基板としてＧａＡｓ、ＩｎＰ、及び、ＧａＰの内のいずれかを用いることによって、相補型半導体装置を構成するｐ型ＩＶ族半導体トランジスタと組み合わせる高速のｎ型化合物半導体トランジスタを作製することができる。
【００３１】
また、ＩＶ族半導体としてＳｉ、Ｇｅ、及び、ＳｉＧｅの内のいずれかを用いることによって、機械的強度が高く、且つ、安価な基板を提供でき、或いは、相補型半導体装置を構成するｎ型化合物半導体トランジスタと組み合わせる高速のｐ型トランジスタを作製することができる。
【００３２】
【実施例】
本発明の実施例を図２乃至図４を参照して説明する。
なお、図２は本発明の実施に用いる減圧ＭＯＶＰＥ装置（減圧有機金属気相成長装置）の概略的構成図であり、また、図３及び図４は化合物半導体装置のヘテロエピタキシャル成長工程の説明図である。
【００３３】
図２参照
本発明の実施に用いる減圧ＭＯＶＰＥ装置は、ロード／アンロードチャンバー４から移送機５により移送室６を介してシリコン基板１１を導入しプリベークするプリベークチャンバー７、シリコン基板１１上にIII-Ｖ族化合物半導体薄膜をエピタキシャル成長させる成長室８、及び、III-Ｖ族化合物半導体薄膜表面の一部をエッチングガスを用いてエッチングするエッチング室９から構成されている。
【００３４】
これらのプリベークチャンバー７、成長室８、及び、エッチング室９は密閉された結合チャンバー１０を介して移送室６と結合されており、移送室６、結合チャンバー１０等を水素雰囲気或いは真空にした状態でシリコン基板１１の搬送を行う。
【００３５】
図３（ａ）参照
まず、〔０１１〕方向へ約２°傾斜させた（１００）面を主面とするシリコン基板１１をプリベークチャンバー７に格納したのち、Ｈ2 ガスを１００００〜１５０００ｓｃｃｍ、典型的には１２０００ｓｃｃｍ導入して、反応管内の圧力を５０〜１００Ｔｏｒｒ、典型的には７６Ｔｏｒｒとした状態で、高周波誘導によりシリコン基板１１を９５０〜１１００℃、典型的には１０００℃に加熱し、１０〜３０分、典型的には、２０分熱処理することによってシリコン基板１１表面に形成されている酸化膜を除去する。
なお、以下の工程においては、Ｈ2 流量、反応管内圧力を変えなかった。
【００３６】
次いで、シリコン基板１１を成長室８へ移送し、基板温度を３００〜４００℃、典型的には３５０℃として、ＴＭＡｌ（トリメチルアルミニウム）を２〜３ｓｃｃｍ、典型的には２．５ｓｃｃｍ、ＴＥＧａ（トリエチルガリウム）を２〜４ｓｃｃｍ、典型的には３ｓｃｃｍ、及び、ＡｓＨ3 を１２０〜１６０ｓｃｃｍ、典型的には１４０ｓｃｃｍ導入して、バッファ層となる第１のアンドープＡｌＧａＡｓ層１２（Ａｌ比は、０．１〜０．５、典型的には０．２）を１０〜２０ｎｍ、典型的には１５ｎｍ堆積させる。
なお、成長温度が４００℃以上では、シリコン基板１１上にアンドープＡｌＧａＡｓ層１２を２次元的に成長させることが困難である。
【００３７】
図３（ｂ）参照
次いで、結晶性を高めるために基板温度を５００〜６００℃、好適には５２０〜５５０℃、典型的には５３０℃に上昇させて、ＴＭＡｌ（トリメチルアルミニウム）を０．２〜０．３ｓｃｃｍ、典型的には０．２５ｓｃｃｍ、ＴＥＧａ（トリエチルガリウム）を０．５〜１．５ｓｃｃｍ、典型的には１．０ｓｃｃｍ、及び、ＡｓＨ3 を３０〜７０ｓｃｃｍ、典型的には５０ｓｃｃｍ導入して、同じくバッファ層となる第２のアンドープＡｌＧａＡｓ層１３（Ａｌ比は、０．１〜０．５、典型的には０．２）を２００〜７００ｎｍ、典型的には５００ｎｍ堆積させる。
【００３８】
図３（ｃ）参照
次いで、基板温度を６５０〜７５０℃、典型的には７００℃として、ＴＭＧａ（トリメチルガリウム）を２．０〜３．０ｓｃｃｍ、典型的には２．５ｓｃｃｍ、及び、ＡｓＨ3 を３０〜４０ｓｃｃｍ、典型的には３５ｓｃｃｍ導入して、アンドープＧａＡｓ層１４を０．５〜１．５μｍ、典型的には１．０μｍ堆積させる。
【００３９】
図４（ｄ）参照
次いで、成長室８において、ＡｓＨ3 を３０〜４０ｓｃｃｍ、典型的には３５ｓｃｃｍ流しながら、基板温度を８００〜９５０℃、典型的には９００℃に上昇させて、１０〜３０分間、典型的には２０分間アニールを行う。
この場合、シリコン基板１１の露出面、即ち、裏面及び側面からＳｉがアウトディフュージョンしてアンドープＧａＡｓ層１４の表面に付着し、アンドープＧａＡｓ層１４の表面に１０〜２００ｎｍ、典型的には１００ｎｍのｎ型低抵抗層１５が形成される。
【００４０】
図４（ｅ）参照
次いで、アンドープＧａＡｓ層１４を成長させたシリコン基板１１を降温したのち、結合チャンバー１０を介してエッチング室９に移送し、エッチング室９において基板温度を３００〜５００℃、典型的には４００℃とし、ＨＣｌガスを２〜１０ｓｃｃｍ、典型的には５ｓｃｃｍ流して、アンドープＧａＡｓ層１４の表面に形成されたｎ型低抵抗層１５をガスエッチングによって除去する。
【００４１】
図４（ｆ）参照
次いで、再び、シリコン基板１１を成長室８へ移送し、アンドープＧａＡｓ層１４の成長条件と同じ条件で、即ち、基板温度を６５０〜７５０℃、典型的には７００℃として、ＴＭＧａ（トリメチルガリウム）を２．０〜３．０ｓｃｃｍ、典型的には２．５ｓｃｃｍ、及び、ＡｓＨ3 を３０〜４０ｓｃｃｍ、典型的には３５ｓｃｃｍ導入して、アンドープＧａＡｓ層１６を０．５〜１．５μｍ、典型的には１．０μｍ堆積させる。
【００４２】
次いで、このアンドープＧａＡｓ層１６にＨＥＭＴ、ＭＥＳＦＥＴ、或いは、ＨＢＴ（図示せず）を作製して、化合物半導体装置が完成する。
【００４３】
この場合、アニール工程に伴って形成されるｎ型低抵抗層１５を大気中に曝すことなくガスエッチングによって除去しているので、ｎ型低抵抗層１５に伴う寄生容量が発生せず、且つ、エッチング後のアンドープＧａＡｓ層１４の表面が大気中に含有されているＳｉ又はＣ等により汚染されることがないので、アンドープＧａＡｓ層１６に設けたＨＥＭＴ、ＭＥＳＦＥＴ、或いは、ＨＢＴ等の化合物半導体素子の動作遅延、或いは、特性劣化等の問題が生じない。
【００４４】
なお、実施例においては、アニール工程を、８００〜９５０℃、典型的には９００℃に上昇させて、１０〜３０分間、典型的には２０分間熱処理することによって行っているが、必ずしもこの様な熱処理工程である必要はない。
【００４５】
例えば、基板温度を８００〜９５０℃、典型的には９００℃に上昇させたのち、１０〜３０分後、典型的には２０分後に、基板温度を２００〜４００℃、典型的には３００℃に降温し、１０〜３０分後、典型的には２０分後に、再び、基板温度を８００〜９５０℃、典型的には９００℃に上昇させるサイクルを２度以上、典型的には５回行うことによってアニール工程としても良い。
【００４６】
また、実施例においては、アニール工程を成長室８とは別のチャンバーであるエッチング室９において行っているが、成長室８内でそのまま行っても良く、即ち、ｉｎ−ｓｉｔｕで行っても良い。
【００４７】
また、実施例においては、酸化膜を除去するプリベーク工程をプリベークチャンバー７において行っているが、成長室８で行っても良く、この場合には、成長を重ねた反応室８内に残留するＧａＡｓ等が蒸発してシリコン基板１１の表面に付着するので、シリコン基板１１上に成長させるアンドープＡｌＧａＡｓ層１２，１３、の結晶性、したがって、アンドープＧａＡｓ層１４，１６の結晶性が若干低下することになる。
【００４８】
また、実施例における基板は、シリコン基板１１であるが、シリコン基板／アンドープＡｌＧａＡｓ層界面の低抵抗化を防ぐために、Ｆｅ、Ａｕ、Ｃｒ、Ｃｏ、或いは、Ｔｉ等の深いエネルギー準位を形成する不純物を含んだ半絶縁性シリコン基板を用いても良い。
【００４９】
また、実施例における基板としては、シリコン基板１１を用いているが、他のＩＶ族基板、例えば、Ｇｅ基板またはＳｉＧｅ基板を用いても良く、さらには、ＳｉＣ基板を用いても良い。
【００５０】
また、実施例における半導体薄膜としてはアンドープＡｌＧａＡｓ層１２，１３、及び、アンドープＧａＡｓ層１４，１６を用いているが、他のIII-Ｖ族化合物半導体、例えば、ＩｎＧａＡｓを用いても良く、これらのIII-Ｖ族化合物半導体を用いることによって高速・高周波用半導体装置を安価に作製することができる。
【００５１】
また、高速・高周波特性等を必要としない場合には、ＡｌＡｓ、ＩｎＡｓ、ＧａＰ、ＡｌＰ、ＩｎＰ、ＧａＳｂ、ＡｌＳｂ、或いは、ＩｎＳｂ、を用いても良く、さらには、ＧａＡｓを含むこれらの混晶からなるIII-Ｖ族化合物半導体を用いても良い。
【００５２】
次に、本発明の実施例の変形例を説明する。
この場合には、基板としてＧａＡｓ等のIII-Ｖ族化合物半導体基板を用い、その上にシリコン等のＩＶ族半導体薄膜を成長させたのちアニールし、次いで、基板を大気中に曝すことなくガスエッチングによりＩＶ族半導体薄膜表面に形成された低抵抗層を除去し、そののちに、さらにシリコン等のＩＶ族半導体薄膜を成長させる。
【００５３】
この場合には、III-Ｖ族化合物半導体を主体とする高速半導体集積回路装置中に、ＩＶ族半導体デバイスを部分的に組み込むことができ、例えば、ＩＶ族半導体がＧｅ（ゲルマニウム）の場合には、ＧａＡｓ系の高速ｎ型トランジスタとＧｅからなる高速ｐ型トランジスタとを組み合わせて高速相補型半導体装置を構成することができる。
【００５４】
また、III-Ｖ族化合物半導体基板としては、ＧａＡｓ、ＡｌＡｓ、ＩｎＡｓ、ＧａＰ、ＡｌＰ、ＩｎＰ、ＧａＳｂ、ＡｌＳｂ、及び、ＩｎＳｂ、或いは、これらの混晶を用いても良いが、特に、基板の入手の容易性、価格、或いは、格子定数からみてＧａＡｓ、ＩｎＰ、及び、ＧａＰが好適である。
また、ＩＶ族半導体薄膜としては、Ｓｉ以外に、Ｇｅ、ＳｉＧｅを用いても良いものである。
【００５５】
さらに、本発明の技術思想は、III-Ｖ族化合物半導体基板上へのＩＩ−ＶＩ族化合物半導体薄膜の成長、或いは、ＩＩ−ＶＩ族化合物半導体基板上へのIII-Ｖ族化合物半導体薄膜の成長にも適用し得るものである。
【００５６】
この場合にも、III-Ｖ族化合物半導体の構成元素であるIII 族元素及びＶ族元素はＩＩ−ＶＩ族化合物半導体中において導電型決定不純物となり、他方、ＩＩ−ＶＩ族化合物半導体の構成元素であるＩＩ族元素及びＶＩ族元素はIII-Ｖ族化合物半導体中において導電型決定不純物となるので、アニール処理後のガスエッチングは有効である。
【００５７】
また、上記実施例においては、結晶成長方法として減圧ＭＯＶＰＥ法を用いているが、このような減圧ＭＯＶＰＥ法に限られるものではなく、ＭＢＥ法（分子線エピタキシャル成長法）、ＭＯＭＢＥ法（有機金属分子線エピタキシャル成長法）、或いは、ＧＳＭＢＥ法（ガスソース分子線エピタキシャル成長法）を用いても良い。
【００５８】
さらに、上記実施例において記載した数値条件は、必ずしも本質的なものではなく、得ようとする化合物半導体装置の構造或いは特性に応じて適宜変更されるものである。
【００５９】
【発明の効果】
本発明によれば、化合物半導体薄膜を成長させる基板として、安価で機械的強度の高いＳｉ等のＩＶ族半導体基板を用いる際に、結晶性改善のためのアニールに伴って化合物半導体薄膜表面に形成される低抵抗層を、基板を大気中に曝すことなく、即ち、ｉｎ−ｓｉｔｕでエッチング除去するので、内部に低抵抗層を含まない化合物半導体薄膜を得ることができ、それによって、高周波特性に優れたＭＥＳＦＥＴ等の化合物半導体装置を安価に提供することができる。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施に用いる減圧ＭＯＶＰＥ装置の概略的構成の説明図である。
【図３】本発明の実施例の途中までの製造工程の説明図である。
【図４】本発明の実施例の図３以降の製造工程の説明図である。
【図５】従来のヘテロエピタキシャル成長工程の説明図である。
【符号の説明】
１ 基板
２ 半導体薄膜
３ 半導体薄膜
４ ロード／アンロードチャンバー
５ 移送機
６ 移送室
７ プリベークチャンバー
８ 成長室
９ エッチング室
１０ 結合チャンバー
１１ シリコン基板
１２ アンドープＡｌＧａＡｓ層
１３ アンドープＡｌＧａＡｓ層
１４ アンドープＧａＡｓ層
１５ ｎ型低抵抗層
１６ アンドープＧａＡｓ層
Claims (11)
- 基板の構成元素が半導体薄膜において導電型決定不純物となり、且つ、前記半導体薄膜の構成元素が前記基板において導電型決定不純物となる半導体薄膜を前記基板上にヘテロエピタキシャル成長させる際に、前記半導体薄膜を少なくとも１層成長させたのちに結晶性を改善するためのアニールを行い、次いで、前記基板を大気中に曝すことなく前記アニールに伴って半導体薄膜の表面に形成された低抵抗層を除去したのち、さらに、半導体薄膜を少なくとも１層成長させることを特徴とする半導体薄膜の成長方法。
- 上記半導体薄膜表面を除去する工程を、前記半導体薄膜を成長させるチャンバー内で行うことを特徴とする請求項１記載の半導体薄膜の成長方法。
- 上記半導体薄膜表面を除去する工程を、前記半導体薄膜を成長させるチャンバーと気密性を保持して結合する他のチャンバー内で行うことを特徴とする請求項１記載の半導体薄膜の成長方法。
- 上記アニール工程におけるアニール温度が、前記半導体薄膜の成長温度よりも高いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体薄膜の成長方法。
- 上記基板がＩＶ族半導体からなり、且つ、上記半導体薄膜がIII-Ｖ族化合物半導体からなることを特徴とする請求項１乃至４のいずれか１項に記載の半導体薄膜の成長方法。
- 上記III-Ｖ族化合物半導体がＧａＡｓ、ＡｌＧａＡｓ、及び、ＩｎＧａＡｓの内のいずれかであることを特徴とする請求項５記載の半導体薄膜の成長方法。
- 上記アニール工程におけるアニール温度が、８００〜９００℃であることを特徴とする請求項５または６記載の半導体薄膜の成長方法。
- 上記アニール工程が、基板温度を８００〜９００℃とし、次いで、基板温度を２００〜４００℃とするサイクルを少なくとも２度行う工程からなることを特徴とする請求項５または６記載の半導体薄膜の成長方法。
- 上記基板がIII-Ｖ族化合物半導体からなり、且つ、上記半導体薄膜がＩＶ族半導体からなることを特徴とする請求項１乃至４のいずれか１項に記載の半導体薄膜の成長方法。
- 上記III-Ｖ族化合物半導体がＧａＡｓ、ＩｎＰ、及び、ＧａＰの内のいずれかであることを特徴とする請求項９記載の半導体薄膜の成長方法。
- 上記ＩＶ族半導体がＳｉ、Ｇｅ、及び、ＳｉＧｅの内のいずれかであることを特徴とする請求項５または９記載の半導体薄膜の成長方法。
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