JPH08335556A - 半導体薄膜の成長方法 - Google Patents
半導体薄膜の成長方法Info
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- JPH08335556A JPH08335556A JP14018995A JP14018995A JPH08335556A JP H08335556 A JPH08335556 A JP H08335556A JP 14018995 A JP14018995 A JP 14018995A JP 14018995 A JP14018995 A JP 14018995A JP H08335556 A JPH08335556 A JP H08335556A
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Abstract
(57)【要約】
【目的】 半導体薄膜の成長方法に関し、ＩＶ族半導体
基板上に設けた化合物半導体薄膜表面の低抵抗化を防止
し、十分実用に耐え得る高速用、或いは、高周波用化合
物半導体装置を形成し得る化合物半導体薄膜を成長させ
る。 【構成】 基板１上に半導体薄膜２を少なくとも１層成
長させたのちにアニールを行い、次いで、基板１を大気
中に曝すことなく半導体薄膜２の表面を除去したのち、
さらに、半導体薄膜３を少なくとも１層成長させる。
基板上に設けた化合物半導体薄膜表面の低抵抗化を防止
し、十分実用に耐え得る高速用、或いは、高周波用化合
物半導体装置を形成し得る化合物半導体薄膜を成長させ
る。 【構成】 基板１上に半導体薄膜２を少なくとも１層成
長させたのちにアニールを行い、次いで、基板１を大気
中に曝すことなく半導体薄膜２の表面を除去したのち、
さらに、半導体薄膜３を少なくとも１層成長させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体薄膜の成長方法に
関するものであり、特に、ＩＶ族半導体基板上に、化合
物半導体装置、特に、III-Ｖ族化合物半導体装置を形成
するための化合物半導体薄膜を形成するためのヘテロエ
ピタキシャル成長方法に関するものである。
関するものであり、特に、ＩＶ族半導体基板上に、化合
物半導体装置、特に、III-Ｖ族化合物半導体装置を形成
するための化合物半導体薄膜を形成するためのヘテロエ
ピタキシャル成長方法に関するものである。
【０００２】
【従来の技術】近年、高速用半導体装置用、或いは、高
周波用半導体装置用としてＧａＡｓ等の電子移動度の大
きなIII-Ｖ族化合物半導体が用いられているが、これら
のIII-Ｖ族化合物半導体基板は高価であり、且つ、割れ
やすいという欠点がある。
周波用半導体装置用としてＧａＡｓ等の電子移動度の大
きなIII-Ｖ族化合物半導体が用いられているが、これら
のIII-Ｖ族化合物半導体基板は高価であり、且つ、割れ
やすいという欠点がある。
【０００３】このような欠点を改善するために、安価
で、且つ、機械的強度の強いシリコン等のＩＶ族半導体
基板上にIII-Ｖ族化合物半導体薄膜をヘテロエピタキシ
ャル成長させ、これをIII-Ｖ族化合物半導体基板の代わ
りに用いる技術が開発されている（特開昭６１−２６２
１６号公報、及び、特開昭６１−７０７１５号公報参
照）。
で、且つ、機械的強度の強いシリコン等のＩＶ族半導体
基板上にIII-Ｖ族化合物半導体薄膜をヘテロエピタキシ
ャル成長させ、これをIII-Ｖ族化合物半導体基板の代わ
りに用いる技術が開発されている（特開昭６１−２６２
１６号公報、及び、特開昭６１−７０７１５号公報参
照）。
【０００４】このように、シリコン基板上にIII-Ｖ族化
合物半導体薄膜をヘテロエピタキシャル成長させる場合
には、シリコンとＧａＡｓ等のIII-Ｖ族化合物半導体の
格子定数が異なるために、シリコン基板上に成長させた
III-Ｖ族化合物半導体薄膜の結晶性は、引上げ法等によ
り形成したIII-Ｖ族化合物半導体バルク結晶よりも劣っ
ており、そのため、成長工程途中において、或いは、成
長工程後にIII-Ｖ族化合物半導体薄膜を９００℃程度の
温度でアニールして結晶性を改善する必要があった（例
えば、特開平１−２０６１２号公報参照）。
合物半導体薄膜をヘテロエピタキシャル成長させる場合
には、シリコンとＧａＡｓ等のIII-Ｖ族化合物半導体の
格子定数が異なるために、シリコン基板上に成長させた
III-Ｖ族化合物半導体薄膜の結晶性は、引上げ法等によ
り形成したIII-Ｖ族化合物半導体バルク結晶よりも劣っ
ており、そのため、成長工程途中において、或いは、成
長工程後にIII-Ｖ族化合物半導体薄膜を９００℃程度の
温度でアニールして結晶性を改善する必要があった（例
えば、特開平１−２０６１２号公報参照）。
【０００５】この従来のヘテロエピタキシャル成長工程
を図５を参照して説明する。 図５参照 シリコン基板１１上に、３００〜４５０℃で第１のアン
ドープＡｌＧａＡｓ層１２を成長させたのち、５００〜
６５０℃で第２のアンドープＡｌＧａＡｓ層１３を成長
させ、次いで、９００℃でアニールを行って、アンドー
プＡｌＧａＡｓ層１３の結晶性を改善させる。
を図５を参照して説明する。 図５参照 シリコン基板１１上に、３００〜４５０℃で第１のアン
ドープＡｌＧａＡｓ層１２を成長させたのち、５００〜
６５０℃で第２のアンドープＡｌＧａＡｓ層１３を成長
させ、次いで、９００℃でアニールを行って、アンドー
プＡｌＧａＡｓ層１３の結晶性を改善させる。
【０００６】次いで、６００〜７５０℃でアンドープＧ
ａＡｓ層１４を成長させ、このアンドープＧａＡｓ層１
４にＨＥＭＴ（高電子移動度トランジスタ）、ＭＥＳＦ
ＥＴ（ショットキーバリアゲート電界効果トランジス
タ）、或いは、ＨＢＴ（ヘテロバイポーラトランジス
タ）等の高速半導体装置、或いは、高周波半導体装置を
形成していた。
ａＡｓ層１４を成長させ、このアンドープＧａＡｓ層１
４にＨＥＭＴ（高電子移動度トランジスタ）、ＭＥＳＦ
ＥＴ（ショットキーバリアゲート電界効果トランジス
タ）、或いは、ＨＢＴ（ヘテロバイポーラトランジス
タ）等の高速半導体装置、或いは、高周波半導体装置を
形成していた。
【０００７】
【発明が解決しようとする課題】しかし、７５０℃でア
ニールした場合には、基板の裏面或いは側面からＩＶ族
半導体基板の構成元素、例えば、Ｓｉが蒸発しエピタキ
シャル成長途中のIII-Ｖ族化合物半導体薄膜表面に付着
する、所謂アウトディフュージョンが生じ、このアウト
ディフュージョンにより取り込まれたＳｉ等のＩＶ族元
素はIII-Ｖ族化合物半導体薄膜中で一般にｎ型不純物と
して作用するため、その表面にｎ型の低抵抗層が形成さ
れるという問題が生じていた。
ニールした場合には、基板の裏面或いは側面からＩＶ族
半導体基板の構成元素、例えば、Ｓｉが蒸発しエピタキ
シャル成長途中のIII-Ｖ族化合物半導体薄膜表面に付着
する、所謂アウトディフュージョンが生じ、このアウト
ディフュージョンにより取り込まれたＳｉ等のＩＶ族元
素はIII-Ｖ族化合物半導体薄膜中で一般にｎ型不純物と
して作用するため、その表面にｎ型の低抵抗層が形成さ
れるという問題が生じていた。
【０００８】このアニールに伴うＩＶ族元素のアウトデ
ィフュージョンによりIII-Ｖ族化合物半導体薄膜表面に
形成された低抵抗層上にさらにIII-Ｖ族化合物半導体薄
膜をエピタキシャル成長させてＨＥＭＴ等のデバイスを
作製した場合、この低抵抗層が寄生容量となり、この寄
生容量が原因で高周波特性等のデバイス特性が低下し
て、所期の特性を有するデバイスが得られなかった。
ィフュージョンによりIII-Ｖ族化合物半導体薄膜表面に
形成された低抵抗層上にさらにIII-Ｖ族化合物半導体薄
膜をエピタキシャル成長させてＨＥＭＴ等のデバイスを
作製した場合、この低抵抗層が寄生容量となり、この寄
生容量が原因で高周波特性等のデバイス特性が低下し
て、所期の特性を有するデバイスが得られなかった。
【０００９】したがって、本発明は、ＩＶ族半導体基板
上に設けた化合物半導体薄膜表面の低抵抗化を防止し、
十分実用に耐え得る高速用、或いは、高周波用化合物半
導体装置を形成し得る化合物半導体薄膜を成長させるこ
とを目的とする。
上に設けた化合物半導体薄膜表面の低抵抗化を防止し、
十分実用に耐え得る高速用、或いは、高周波用化合物半
導体装置を形成し得る化合物半導体薄膜を成長させるこ
とを目的とする。
【００１０】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、半導体薄膜の成長方法において、基板
１の構成元素が半導体薄膜２，３において導電型決定不
純物となり、且つ、この半導体薄膜２，３の構成元素が
基板１において導電型決定不純物となる半導体薄膜２，
３を基板１上にヘテロエピタキシャル成長させる際に、
この半導体薄膜２を少なくとも１層成長させたのちにア
ニールを行い、次いで、基板１を大気中に曝すことなく
半導体薄膜２の表面を除去したのち、さらに、半導体薄
膜３を少なくとも１層成長させることを特徴とする。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、半導体薄膜の成長方法において、基板
１の構成元素が半導体薄膜２，３において導電型決定不
純物となり、且つ、この半導体薄膜２，３の構成元素が
基板１において導電型決定不純物となる半導体薄膜２，
３を基板１上にヘテロエピタキシャル成長させる際に、
この半導体薄膜２を少なくとも１層成長させたのちにア
ニールを行い、次いで、基板１を大気中に曝すことなく
半導体薄膜２の表面を除去したのち、さらに、半導体薄
膜３を少なくとも１層成長させることを特徴とする。
【００１１】（２）また、本発明は、上記（１）におい
て、半導体薄膜２の表面を除去する工程を、半導体薄膜
２，３を成長させるチャンバー内で行うことを特徴とす
る。
て、半導体薄膜２の表面を除去する工程を、半導体薄膜
２，３を成長させるチャンバー内で行うことを特徴とす
る。
【００１２】（３）また、本発明は、上記（１）におい
て、半導体薄膜２の表面を除去する工程を、半導体薄膜
２，３を成長させるチャンバーと気密性を保持して結合
する他のチャンバー内で行うことを特徴とする。
て、半導体薄膜２の表面を除去する工程を、半導体薄膜
２，３を成長させるチャンバーと気密性を保持して結合
する他のチャンバー内で行うことを特徴とする。
【００１３】（４）また、本発明は、上記（１）乃至
（３）において、アニール工程におけるアニール温度
が、半導体薄膜２，３の成長温度よりも高いことを特徴
とする。
（３）において、アニール工程におけるアニール温度
が、半導体薄膜２，３の成長温度よりも高いことを特徴
とする。
【００１４】（５）また、本発明は、上記（１）乃至
（４）において、基板１がＩＶ族半導体からなり、且
つ、半導体薄膜２，３がIII-Ｖ族化合物半導体からなる
ことを特徴とする。
（４）において、基板１がＩＶ族半導体からなり、且
つ、半導体薄膜２，３がIII-Ｖ族化合物半導体からなる
ことを特徴とする。
【００１５】（６）また、本発明は、上記（５）におい
て、III-Ｖ族化合物半導体がＧａＡｓ、ＡｌＧａＡｓ、
及び、ＩｎＧａＡｓの内のいずれかであることを特徴と
する。
て、III-Ｖ族化合物半導体がＧａＡｓ、ＡｌＧａＡｓ、
及び、ＩｎＧａＡｓの内のいずれかであることを特徴と
する。
【００１６】（７）また、本発明は、上記（５）または
（６）において、アニール工程におけるアニール温度
が、８００〜９００℃であることを特徴とする。
（６）において、アニール工程におけるアニール温度
が、８００〜９００℃であることを特徴とする。
【００１７】（８）また、本発明は、上記（５）または
（６）において、アニール工程が、基板温度を８００〜
９００℃とし、次いで、基板温度を２００〜４００℃と
するサイクルを少なくとも２度行う工程からなることを
特徴とする。
（６）において、アニール工程が、基板温度を８００〜
９００℃とし、次いで、基板温度を２００〜４００℃と
するサイクルを少なくとも２度行う工程からなることを
特徴とする。
【００１８】（９）また、本発明は、上記（１）乃至
（４）において、基板１がIII-Ｖ族化合物半導体からな
り、且つ、半導体薄膜２，３がＩＶ族半導体からなるこ
とを特徴とする。
（４）において、基板１がIII-Ｖ族化合物半導体からな
り、且つ、半導体薄膜２，３がＩＶ族半導体からなるこ
とを特徴とする。
【００１９】（１０）また、本発明は、上記（９）にお
いて、III-Ｖ族化合物半導体がＧａＡｓ、ＩｎＰ、及
び、ＧａＰの内のいずれかであることを特徴とする。
いて、III-Ｖ族化合物半導体がＧａＡｓ、ＩｎＰ、及
び、ＧａＰの内のいずれかであることを特徴とする。
【００２０】（１１）また、本発明は、上記（５）また
は（９）において、ＩＶ族半導体がＳｉ、Ｇｅ、及び、
ＳｉＧｅの内のいずれかであることを特徴とする。
は（９）において、ＩＶ族半導体がＳｉ、Ｇｅ、及び、
ＳｉＧｅの内のいずれかであることを特徴とする。
【００２１】
【作用】基板１上に半導体薄膜２を少なくとも１層成長
させたのちに結晶性を改善するためのアニールを行った
のち、基板１を大気中に曝すことなく半導体薄膜２の表
面を除去することにより、アニールに伴って半導体薄膜
２の表面に形成された低抵抗層を除去して、寄生容量に
起因する動作特性の遅延を防止できる。
させたのちに結晶性を改善するためのアニールを行った
のち、基板１を大気中に曝すことなく半導体薄膜２の表
面を除去することにより、アニールに伴って半導体薄膜
２の表面に形成された低抵抗層を除去して、寄生容量に
起因する動作特性の遅延を防止できる。
【００２２】また、半導体薄膜２の表面を除去する工程
を、半導体薄膜２，３を成長させるチャンバー内で、即
ち、所謂ｉｎ−ｓｉｔｕで行うことにより、半導体薄膜
２は大気中に曝されることがないので、半導体薄膜の表
面の劣化、或いは、自然酸化膜の形成を防止することが
できる。
を、半導体薄膜２，３を成長させるチャンバー内で、即
ち、所謂ｉｎ−ｓｉｔｕで行うことにより、半導体薄膜
２は大気中に曝されることがないので、半導体薄膜の表
面の劣化、或いは、自然酸化膜の形成を防止することが
できる。
【００２３】また、半導体薄膜２の表面を除去する工程
を、半導体薄膜２，３を成長させるチャンバーと気密性
を保持して結合する他のチャンバー内で行うことによ
り、半導体薄膜２は大気中に曝されることがないので、
半導体薄膜の表面の劣化、或いは、自然酸化膜の形成を
防止することができる。
を、半導体薄膜２，３を成長させるチャンバーと気密性
を保持して結合する他のチャンバー内で行うことによ
り、半導体薄膜２は大気中に曝されることがないので、
半導体薄膜の表面の劣化、或いは、自然酸化膜の形成を
防止することができる。
【００２４】また、アニール工程におけるアニール温度
を、半導体薄膜２，３の成長温度よりも高くすることに
よって、半導体薄膜２の結晶性を十分良好にすることが
でき、それによって、その上に設ける半導体薄膜３の結
晶性を良好にすることができる。
を、半導体薄膜２，３の成長温度よりも高くすることに
よって、半導体薄膜２の結晶性を十分良好にすることが
でき、それによって、その上に設ける半導体薄膜３の結
晶性を良好にすることができる。
【００２５】また、基板１をＩＶ族半導体とし、且つ、
半導体薄膜２，３をIII-Ｖ族化合物半導体とすることに
よって、安価な基板を用いて高速半導体装置、或いは、
高周波用半導体装置を作製することができる。
半導体薄膜２，３をIII-Ｖ族化合物半導体とすることに
よって、安価な基板を用いて高速半導体装置、或いは、
高周波用半導体装置を作製することができる。
【００２６】また、III-Ｖ族化合物半導体薄膜としてＧ
ａＡｓ、ＡｌＧａＡｓ、及び、ＩｎＧａＡｓの内のいず
れかを用いることによって、高速半導体集積回路装置を
安価に作製することができる。
ａＡｓ、ＡｌＧａＡｓ、及び、ＩｎＧａＡｓの内のいず
れかを用いることによって、高速半導体集積回路装置を
安価に作製することができる。
【００２７】また、アニール工程におけるアニール温度
を８００〜９００℃とすることによって、III-Ｖ族化合
物半導体からなる半導体薄膜２の結晶性を十分良好にす
ることができる。
を８００〜９００℃とすることによって、III-Ｖ族化合
物半導体からなる半導体薄膜２の結晶性を十分良好にす
ることができる。
【００２８】また、アニール工程を、基板温度を８００
〜９００℃とし、次いで、基板温度を２００〜４００℃
とするサイクルを少なくとも２度行う工程とすることに
よって、III-Ｖ族化合物半導体からなる半導体薄膜２の
結晶性をさらに良好にすることができる。
〜９００℃とし、次いで、基板温度を２００〜４００℃
とするサイクルを少なくとも２度行う工程とすることに
よって、III-Ｖ族化合物半導体からなる半導体薄膜２の
結晶性をさらに良好にすることができる。
【００２９】また、基板１をIII-Ｖ族化合物半導体と
し、且つ、半導体薄膜２，３をＩＶ族半導体とすること
によって、III-Ｖ族化合物半導体を主体とする半導体集
積回路装置にＩＶ族半導体からなる半導体素子を一体に
組み込むことができる。
し、且つ、半導体薄膜２，３をＩＶ族半導体とすること
によって、III-Ｖ族化合物半導体を主体とする半導体集
積回路装置にＩＶ族半導体からなる半導体素子を一体に
組み込むことができる。
【００３０】また、III-Ｖ族化合物半導体基板としてＧ
ａＡｓ、ＩｎＰ、及び、ＧａＰの内のいずれかを用いる
ことによって、相補型半導体装置を構成するｐ型ＩＶ族
半導体トランジスタと組み合わせる高速のｎ型化合物半
導体トランジスタを作製することができる。
ａＡｓ、ＩｎＰ、及び、ＧａＰの内のいずれかを用いる
ことによって、相補型半導体装置を構成するｐ型ＩＶ族
半導体トランジスタと組み合わせる高速のｎ型化合物半
導体トランジスタを作製することができる。
【００３１】また、ＩＶ族半導体としてＳｉ、Ｇｅ、及
び、ＳｉＧｅの内のいずれかを用いることによって、機
械的強度が高く、且つ、安価な基板を提供でき、或い
は、相補型半導体装置を構成するｎ型化合物半導体トラ
ンジスタと組み合わせる高速のｐ型トランジスタを作製
することができる。
び、ＳｉＧｅの内のいずれかを用いることによって、機
械的強度が高く、且つ、安価な基板を提供でき、或い
は、相補型半導体装置を構成するｎ型化合物半導体トラ
ンジスタと組み合わせる高速のｐ型トランジスタを作製
することができる。
【００３２】
【実施例】本発明の実施例を図２乃至図４を参照して説
明する。なお、図２は本発明の実施に用いる減圧ＭＯＶ
ＰＥ装置（減圧有機金属気相成長装置）の概略的構成図
であり、また、図３及び図４は化合物半導体装置のヘテ
ロエピタキシャル成長工程の説明図である。
明する。なお、図２は本発明の実施に用いる減圧ＭＯＶ
ＰＥ装置（減圧有機金属気相成長装置）の概略的構成図
であり、また、図３及び図４は化合物半導体装置のヘテ
ロエピタキシャル成長工程の説明図である。
【００３３】図２参照 本発明の実施に用いる減圧ＭＯＶＰＥ装置は、ロード／
アンロードチャンバー４から移送機５により移送室６を
介してシリコン基板１１を導入しプリベークするプリベ
ークチャンバー７、シリコン基板１１上にIII-Ｖ族化合
物半導体薄膜をエピタキシャル成長させる成長室８、及
び、III-Ｖ族化合物半導体薄膜表面の一部をエッチング
ガスを用いてエッチングするエッチング室９から構成さ
れている。
アンロードチャンバー４から移送機５により移送室６を
介してシリコン基板１１を導入しプリベークするプリベ
ークチャンバー７、シリコン基板１１上にIII-Ｖ族化合
物半導体薄膜をエピタキシャル成長させる成長室８、及
び、III-Ｖ族化合物半導体薄膜表面の一部をエッチング
ガスを用いてエッチングするエッチング室９から構成さ
れている。
【００３４】これらのプリベークチャンバー７、成長室
８、及び、エッチング室９は密閉された結合チャンバー
１０を介して移送室６と結合されており、移送室６、結
合チャンバー１０等を水素雰囲気或いは真空にした状態
でシリコン基板１１の搬送を行う。
８、及び、エッチング室９は密閉された結合チャンバー
１０を介して移送室６と結合されており、移送室６、結
合チャンバー１０等を水素雰囲気或いは真空にした状態
でシリコン基板１１の搬送を行う。
【００３５】図３（ａ）参照 まず、〔０１１〕方向へ約２°傾斜させた（１００）面
を主面とするシリコン基板１１をプリベークチャンバー
７に格納したのち、Ｈ2 ガスを１００００〜１５０００
ｓｃｃｍ、典型的には１２０００ｓｃｃｍ導入して、反
応管内の圧力を５０〜１００Ｔｏｒｒ、典型的には７６
Ｔｏｒｒとした状態で、高周波誘導によりシリコン基板
１１を９５０〜１１００℃、典型的には１０００℃に加
熱し、１０〜３０分、典型的には、２０分熱処理するこ
とによってシリコン基板１１表面に形成されている酸化
膜を除去する。なお、以下の工程においては、Ｈ2 流
量、反応管内圧力を変えなかった。
を主面とするシリコン基板１１をプリベークチャンバー
７に格納したのち、Ｈ2 ガスを１００００〜１５０００
ｓｃｃｍ、典型的には１２０００ｓｃｃｍ導入して、反
応管内の圧力を５０〜１００Ｔｏｒｒ、典型的には７６
Ｔｏｒｒとした状態で、高周波誘導によりシリコン基板
１１を９５０〜１１００℃、典型的には１０００℃に加
熱し、１０〜３０分、典型的には、２０分熱処理するこ
とによってシリコン基板１１表面に形成されている酸化
膜を除去する。なお、以下の工程においては、Ｈ2 流
量、反応管内圧力を変えなかった。
【００３６】次いで、シリコン基板１１を成長室８へ移
送し、基板温度を３００〜４００℃、典型的には３５０
℃として、ＴＭＡｌ（トリメチルアルミニウム）を２〜
３ｓｃｃｍ、典型的には２．５ｓｃｃｍ、ＴＥＧａ（ト
リエチルガリウム）を２〜４ｓｃｃｍ、典型的には３ｓ
ｃｃｍ、及び、ＡｓＨ3 を１２０〜１６０ｓｃｃｍ、典
型的には１４０ｓｃｃｍ導入して、バッファ層となる第
１のアンドープＡｌＧａＡｓ層１２（Ａｌ比は、０．１
〜０．５、典型的には０．２）を１０〜２０ｎｍ、典型
的には１５ｎｍ堆積させる。なお、成長温度が４００℃
以上では、シリコン基板１１上にアンドープＡｌＧａＡ
ｓ層１２を２次元的に成長させることが困難である。
送し、基板温度を３００〜４００℃、典型的には３５０
℃として、ＴＭＡｌ（トリメチルアルミニウム）を２〜
３ｓｃｃｍ、典型的には２．５ｓｃｃｍ、ＴＥＧａ（ト
リエチルガリウム）を２〜４ｓｃｃｍ、典型的には３ｓ
ｃｃｍ、及び、ＡｓＨ3 を１２０〜１６０ｓｃｃｍ、典
型的には１４０ｓｃｃｍ導入して、バッファ層となる第
１のアンドープＡｌＧａＡｓ層１２（Ａｌ比は、０．１
〜０．５、典型的には０．２）を１０〜２０ｎｍ、典型
的には１５ｎｍ堆積させる。なお、成長温度が４００℃
以上では、シリコン基板１１上にアンドープＡｌＧａＡ
ｓ層１２を２次元的に成長させることが困難である。
【００３７】図３（ｂ）参照 次いで、結晶性を高めるために基板温度を５００〜６０
０℃、好適には５２０〜５５０℃、典型的には５３０℃
に上昇させて、ＴＭＡｌ（トリメチルアルミニウム）を
０．２〜０．３ｓｃｃｍ、典型的には０．２５ｓｃｃ
ｍ、ＴＥＧａ（トリエチルガリウム）を０．５〜１．５
ｓｃｃｍ、典型的には１．０ｓｃｃｍ、及び、ＡｓＨ3
を３０〜７０ｓｃｃｍ、典型的には５０ｓｃｃｍ導入し
て、同じくバッファ層となる第２のアンドープＡｌＧａ
Ａｓ層１３（Ａｌ比は、０．１〜０．５、典型的には
０．２）を２００〜７００ｎｍ、典型的には５００ｎｍ
堆積させる。
０℃、好適には５２０〜５５０℃、典型的には５３０℃
に上昇させて、ＴＭＡｌ（トリメチルアルミニウム）を
０．２〜０．３ｓｃｃｍ、典型的には０．２５ｓｃｃ
ｍ、ＴＥＧａ（トリエチルガリウム）を０．５〜１．５
ｓｃｃｍ、典型的には１．０ｓｃｃｍ、及び、ＡｓＨ3
を３０〜７０ｓｃｃｍ、典型的には５０ｓｃｃｍ導入し
て、同じくバッファ層となる第２のアンドープＡｌＧａ
Ａｓ層１３（Ａｌ比は、０．１〜０．５、典型的には
０．２）を２００〜７００ｎｍ、典型的には５００ｎｍ
堆積させる。
【００３８】図３（ｃ）参照 次いで、基板温度を６５０〜７５０℃、典型的には７０
０℃として、ＴＭＧａ（トリメチルガリウム）を２．０
〜３．０ｓｃｃｍ、典型的には２．５ｓｃｃｍ、及び、
ＡｓＨ3 を３０〜４０ｓｃｃｍ、典型的には３５ｓｃｃ
ｍ導入して、アンドープＧａＡｓ層１４を０．５〜１．
５μｍ、典型的には１．０μｍ堆積させる。
０℃として、ＴＭＧａ（トリメチルガリウム）を２．０
〜３．０ｓｃｃｍ、典型的には２．５ｓｃｃｍ、及び、
ＡｓＨ3 を３０〜４０ｓｃｃｍ、典型的には３５ｓｃｃ
ｍ導入して、アンドープＧａＡｓ層１４を０．５〜１．
５μｍ、典型的には１．０μｍ堆積させる。
【００３９】図４（ｄ）参照 次いで、成長室８において、ＡｓＨ3 を３０〜４０ｓｃ
ｃｍ、典型的には３５ｓｃｃｍ流しながら、基板温度を
８００〜９５０℃、典型的には９００℃に上昇させて、
１０〜３０分間、典型的には２０分間アニールを行う。
この場合、シリコン基板１１の露出面、即ち、裏面及び
側面からＳｉがアウトディフュージョンしてアンドープ
ＧａＡｓ層１４の表面に付着し、アンドープＧａＡｓ層
１４の表面に１０〜２００ｎｍ、典型的には１００ｎｍ
のｎ型低抵抗層１５が形成される。
ｃｍ、典型的には３５ｓｃｃｍ流しながら、基板温度を
８００〜９５０℃、典型的には９００℃に上昇させて、
１０〜３０分間、典型的には２０分間アニールを行う。
この場合、シリコン基板１１の露出面、即ち、裏面及び
側面からＳｉがアウトディフュージョンしてアンドープ
ＧａＡｓ層１４の表面に付着し、アンドープＧａＡｓ層
１４の表面に１０〜２００ｎｍ、典型的には１００ｎｍ
のｎ型低抵抗層１５が形成される。
【００４０】図４（ｅ）参照 次いで、アンドープＧａＡｓ層１４を成長させたシリコ
ン基板１１を降温したのち、結合チャンバー１０を介し
てエッチング室９に移送し、エッチング室９において基
板温度を３００〜５００℃、典型的には４００℃とし、
ＨＣｌガスを２〜１０ｓｃｃｍ、典型的には５ｓｃｃｍ
流して、アンドープＧａＡｓ層１４の表面に形成された
ｎ型低抵抗層１５をガスエッチングによって除去する。
ン基板１１を降温したのち、結合チャンバー１０を介し
てエッチング室９に移送し、エッチング室９において基
板温度を３００〜５００℃、典型的には４００℃とし、
ＨＣｌガスを２〜１０ｓｃｃｍ、典型的には５ｓｃｃｍ
流して、アンドープＧａＡｓ層１４の表面に形成された
ｎ型低抵抗層１５をガスエッチングによって除去する。
【００４１】図４（ｆ）参照 次いで、再び、シリコン基板１１を成長室８へ移送し、
アンドープＧａＡｓ層１４の成長条件と同じ条件で、即
ち、基板温度を６５０〜７５０℃、典型的には７００℃
として、ＴＭＧａ（トリメチルガリウム）を２．０〜
３．０ｓｃｃｍ、典型的には２．５ｓｃｃｍ、及び、Ａ
ｓＨ3 を３０〜４０ｓｃｃｍ、典型的には３５ｓｃｃｍ
導入して、アンドープＧａＡｓ層１６を０．５〜１．５
μｍ、典型的には１．０μｍ堆積させる。
アンドープＧａＡｓ層１４の成長条件と同じ条件で、即
ち、基板温度を６５０〜７５０℃、典型的には７００℃
として、ＴＭＧａ（トリメチルガリウム）を２．０〜
３．０ｓｃｃｍ、典型的には２．５ｓｃｃｍ、及び、Ａ
ｓＨ3 を３０〜４０ｓｃｃｍ、典型的には３５ｓｃｃｍ
導入して、アンドープＧａＡｓ層１６を０．５〜１．５
μｍ、典型的には１．０μｍ堆積させる。
【００４２】次いで、このアンドープＧａＡｓ層１６に
ＨＥＭＴ、ＭＥＳＦＥＴ、或いは、ＨＢＴ（図示せず）
を作製して、化合物半導体装置が完成する。
ＨＥＭＴ、ＭＥＳＦＥＴ、或いは、ＨＢＴ（図示せず）
を作製して、化合物半導体装置が完成する。
【００４３】この場合、アニール工程に伴って形成され
るｎ型低抵抗層１５を大気中に曝すことなくガスエッチ
ングによって除去しているので、ｎ型低抵抗層１５に伴
う寄生容量が発生せず、且つ、エッチング後のアンドー
プＧａＡｓ層１４の表面が大気中に含有されているＳｉ
又はＣ等により汚染されることがないので、アンドープ
ＧａＡｓ層１６に設けたＨＥＭＴ、ＭＥＳＦＥＴ、或い
は、ＨＢＴ等の化合物半導体素子の動作遅延、或いは、
特性劣化等の問題が生じない。
るｎ型低抵抗層１５を大気中に曝すことなくガスエッチ
ングによって除去しているので、ｎ型低抵抗層１５に伴
う寄生容量が発生せず、且つ、エッチング後のアンドー
プＧａＡｓ層１４の表面が大気中に含有されているＳｉ
又はＣ等により汚染されることがないので、アンドープ
ＧａＡｓ層１６に設けたＨＥＭＴ、ＭＥＳＦＥＴ、或い
は、ＨＢＴ等の化合物半導体素子の動作遅延、或いは、
特性劣化等の問題が生じない。
【００４４】なお、実施例においては、アニール工程
を、８００〜９５０℃、典型的には９００℃に上昇させ
て、１０〜３０分間、典型的には２０分間熱処理するこ
とによって行っているが、必ずしもこの様な熱処理工程
である必要はない。
を、８００〜９５０℃、典型的には９００℃に上昇させ
て、１０〜３０分間、典型的には２０分間熱処理するこ
とによって行っているが、必ずしもこの様な熱処理工程
である必要はない。
【００４５】例えば、基板温度を８００〜９５０℃、典
型的には９００℃に上昇させたのち、１０〜３０分後、
典型的には２０分後に、基板温度を２００〜４００℃、
典型的には３００℃に降温し、１０〜３０分後、典型的
には２０分後に、再び、基板温度を８００〜９５０℃、
典型的には９００℃に上昇させるサイクルを２度以上、
典型的には５回行うことによってアニール工程としても
良い。
型的には９００℃に上昇させたのち、１０〜３０分後、
典型的には２０分後に、基板温度を２００〜４００℃、
典型的には３００℃に降温し、１０〜３０分後、典型的
には２０分後に、再び、基板温度を８００〜９５０℃、
典型的には９００℃に上昇させるサイクルを２度以上、
典型的には５回行うことによってアニール工程としても
良い。
【００４６】また、実施例においては、アニール工程を
成長室８とは別のチャンバーであるエッチング室９にお
いて行っているが、成長室８内でそのまま行っても良
く、即ち、ｉｎ−ｓｉｔｕで行っても良い。
成長室８とは別のチャンバーであるエッチング室９にお
いて行っているが、成長室８内でそのまま行っても良
く、即ち、ｉｎ−ｓｉｔｕで行っても良い。
【００４７】また、実施例においては、酸化膜を除去す
るプリベーク工程をプリベークチャンバー７において行
っているが、成長室８で行っても良く、この場合には、
成長を重ねた反応室８内に残留するＧａＡｓ等が蒸発し
てシリコン基板１１の表面に付着するので、シリコン基
板１１上に成長させるアンドープＡｌＧａＡｓ層１２，
１３、の結晶性、したがって、アンドープＧａＡｓ層１
４，１６の結晶性が若干低下することになる。
るプリベーク工程をプリベークチャンバー７において行
っているが、成長室８で行っても良く、この場合には、
成長を重ねた反応室８内に残留するＧａＡｓ等が蒸発し
てシリコン基板１１の表面に付着するので、シリコン基
板１１上に成長させるアンドープＡｌＧａＡｓ層１２，
１３、の結晶性、したがって、アンドープＧａＡｓ層１
４，１６の結晶性が若干低下することになる。
【００４８】また、実施例における基板は、シリコン基
板１１であるが、シリコン基板／アンドープＡｌＧａＡ
ｓ層界面の低抵抗化を防ぐために、Ｆｅ、Ａｕ、Ｃｒ、
Ｃｏ、或いは、Ｔｉ等の深いエネルギー準位を形成する
不純物を含んだ半絶縁性シリコン基板を用いても良い。
板１１であるが、シリコン基板／アンドープＡｌＧａＡ
ｓ層界面の低抵抗化を防ぐために、Ｆｅ、Ａｕ、Ｃｒ、
Ｃｏ、或いは、Ｔｉ等の深いエネルギー準位を形成する
不純物を含んだ半絶縁性シリコン基板を用いても良い。
【００４９】また、実施例における基板としては、シリ
コン基板１１を用いているが、他のＩＶ族基板、例え
ば、Ｇｅ基板またはＳｉＧｅ基板を用いても良く、さら
には、ＳｉＣ基板を用いても良い。
コン基板１１を用いているが、他のＩＶ族基板、例え
ば、Ｇｅ基板またはＳｉＧｅ基板を用いても良く、さら
には、ＳｉＣ基板を用いても良い。
【００５０】また、実施例における半導体薄膜としては
アンドープＡｌＧａＡｓ層１２，１３、及び、アンドー
プＧａＡｓ層１４，１６を用いているが、他のIII-Ｖ族
化合物半導体、例えば、ＩｎＧａＡｓを用いても良く、
これらのIII-Ｖ族化合物半導体を用いることによって高
速・高周波用半導体装置を安価に作製することができ
る。
アンドープＡｌＧａＡｓ層１２，１３、及び、アンドー
プＧａＡｓ層１４，１６を用いているが、他のIII-Ｖ族
化合物半導体、例えば、ＩｎＧａＡｓを用いても良く、
これらのIII-Ｖ族化合物半導体を用いることによって高
速・高周波用半導体装置を安価に作製することができ
る。
【００５１】また、高速・高周波特性等を必要としない
場合には、ＡｌＡｓ、ＩｎＡｓ、ＧａＰ、ＡｌＰ、Ｉｎ
Ｐ、ＧａＳｂ、ＡｌＳｂ、或いは、ＩｎＳｂ、を用いて
も良く、さらには、ＧａＡｓを含むこれらの混晶からな
るIII-Ｖ族化合物半導体を用いても良い。
場合には、ＡｌＡｓ、ＩｎＡｓ、ＧａＰ、ＡｌＰ、Ｉｎ
Ｐ、ＧａＳｂ、ＡｌＳｂ、或いは、ＩｎＳｂ、を用いて
も良く、さらには、ＧａＡｓを含むこれらの混晶からな
るIII-Ｖ族化合物半導体を用いても良い。
【００５２】次に、本発明の実施例の変形例を説明す
る。この場合には、基板としてＧａＡｓ等のIII-Ｖ族化
合物半導体基板を用い、その上にシリコン等のＩＶ族半
導体薄膜を成長させたのちアニールし、次いで、基板を
大気中に曝すことなくガスエッチングによりＩＶ族半導
体薄膜表面に形成された低抵抗層を除去し、そののち
に、さらにシリコン等のＩＶ族半導体薄膜を成長させ
る。
る。この場合には、基板としてＧａＡｓ等のIII-Ｖ族化
合物半導体基板を用い、その上にシリコン等のＩＶ族半
導体薄膜を成長させたのちアニールし、次いで、基板を
大気中に曝すことなくガスエッチングによりＩＶ族半導
体薄膜表面に形成された低抵抗層を除去し、そののち
に、さらにシリコン等のＩＶ族半導体薄膜を成長させ
る。
【００５３】この場合には、III-Ｖ族化合物半導体を主
体とする高速半導体集積回路装置中に、ＩＶ族半導体デ
バイスを部分的に組み込むことができ、例えば、ＩＶ族
半導体がＧｅ（ゲルマニウム）の場合には、ＧａＡｓ系
の高速ｎ型トランジスタとＧｅからなる高速ｐ型トラン
ジスタとを組み合わせて高速相補型半導体装置を構成す
ることができる。
体とする高速半導体集積回路装置中に、ＩＶ族半導体デ
バイスを部分的に組み込むことができ、例えば、ＩＶ族
半導体がＧｅ（ゲルマニウム）の場合には、ＧａＡｓ系
の高速ｎ型トランジスタとＧｅからなる高速ｐ型トラン
ジスタとを組み合わせて高速相補型半導体装置を構成す
ることができる。
【００５４】また、III-Ｖ族化合物半導体基板として
は、ＧａＡｓ、ＡｌＡｓ、ＩｎＡｓ、ＧａＰ、ＡｌＰ、
ＩｎＰ、ＧａＳｂ、ＡｌＳｂ、及び、ＩｎＳｂ、或い
は、これらの混晶を用いても良いが、特に、基板の入手
の容易性、価格、或いは、格子定数からみてＧａＡｓ、
ＩｎＰ、及び、ＧａＰが好適である。また、ＩＶ族半導
体薄膜としては、Ｓｉ以外に、Ｇｅ、ＳｉＧｅを用いて
も良いものである。
は、ＧａＡｓ、ＡｌＡｓ、ＩｎＡｓ、ＧａＰ、ＡｌＰ、
ＩｎＰ、ＧａＳｂ、ＡｌＳｂ、及び、ＩｎＳｂ、或い
は、これらの混晶を用いても良いが、特に、基板の入手
の容易性、価格、或いは、格子定数からみてＧａＡｓ、
ＩｎＰ、及び、ＧａＰが好適である。また、ＩＶ族半導
体薄膜としては、Ｓｉ以外に、Ｇｅ、ＳｉＧｅを用いて
も良いものである。
【００５５】さらに、本発明の技術思想は、III-Ｖ族化
合物半導体基板上へのＩＩ−ＶＩ族化合物半導体薄膜の
成長、或いは、ＩＩ−ＶＩ族化合物半導体基板上へのII
I-Ｖ族化合物半導体薄膜の成長にも適用し得るものであ
る。
合物半導体基板上へのＩＩ−ＶＩ族化合物半導体薄膜の
成長、或いは、ＩＩ−ＶＩ族化合物半導体基板上へのII
I-Ｖ族化合物半導体薄膜の成長にも適用し得るものであ
る。
【００５６】この場合にも、III-Ｖ族化合物半導体の構
成元素であるIII 族元素及びＶ族元素はＩＩ−ＶＩ族化
合物半導体中において導電型決定不純物となり、他方、
ＩＩ−ＶＩ族化合物半導体の構成元素であるＩＩ族元素
及びＶＩ族元素はIII-Ｖ族化合物半導体中において導電
型決定不純物となるので、アニール処理後のガスエッチ
ングは有効である。
成元素であるIII 族元素及びＶ族元素はＩＩ−ＶＩ族化
合物半導体中において導電型決定不純物となり、他方、
ＩＩ−ＶＩ族化合物半導体の構成元素であるＩＩ族元素
及びＶＩ族元素はIII-Ｖ族化合物半導体中において導電
型決定不純物となるので、アニール処理後のガスエッチ
ングは有効である。
【００５７】また、上記実施例においては、結晶成長方
法として減圧ＭＯＶＰＥ法を用いているが、このような
減圧ＭＯＶＰＥ法に限られるものではなく、ＭＢＥ法
（分子線エピタキシャル成長法）、ＭＯＭＢＥ法（有機
金属分子線エピタキシャル成長法）、或いは、ＧＳＭＢ
Ｅ法（ガスソース分子線エピタキシャル成長法）を用い
ても良い。
法として減圧ＭＯＶＰＥ法を用いているが、このような
減圧ＭＯＶＰＥ法に限られるものではなく、ＭＢＥ法
（分子線エピタキシャル成長法）、ＭＯＭＢＥ法（有機
金属分子線エピタキシャル成長法）、或いは、ＧＳＭＢ
Ｅ法（ガスソース分子線エピタキシャル成長法）を用い
ても良い。
【００５８】さらに、上記実施例において記載した数値
条件は、必ずしも本質的なものではなく、得ようとする
化合物半導体装置の構造或いは特性に応じて適宜変更さ
れるものである。
条件は、必ずしも本質的なものではなく、得ようとする
化合物半導体装置の構造或いは特性に応じて適宜変更さ
れるものである。
【００５９】
【発明の効果】本発明によれば、化合物半導体薄膜を成
長させる基板として、安価で機械的強度の高いＳｉ等の
ＩＶ族半導体基板を用いる際に、結晶性改善のためのア
ニールに伴って化合物半導体薄膜表面に形成される低抵
抗層を、基板を大気中に曝すことなく、即ち、ｉｎ−ｓ
ｉｔｕでエッチング除去するので、内部に低抵抗層を含
まない化合物半導体薄膜を得ることができ、それによっ
て、高周波特性に優れたＭＥＳＦＥＴ等の化合物半導体
装置を安価に提供することができる。
長させる基板として、安価で機械的強度の高いＳｉ等の
ＩＶ族半導体基板を用いる際に、結晶性改善のためのア
ニールに伴って化合物半導体薄膜表面に形成される低抵
抗層を、基板を大気中に曝すことなく、即ち、ｉｎ−ｓ
ｉｔｕでエッチング除去するので、内部に低抵抗層を含
まない化合物半導体薄膜を得ることができ、それによっ
て、高周波特性に優れたＭＥＳＦＥＴ等の化合物半導体
装置を安価に提供することができる。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施に用いる減圧ＭＯＶＰＥ装置の概
略的構成の説明図である。
略的構成の説明図である。
【図３】本発明の実施例の途中までの製造工程の説明図
である。
である。
【図４】本発明の実施例の図３以降の製造工程の説明図
である。
である。
【図５】従来のヘテロエピタキシャル成長工程の説明図
である。
である。
１ 基板 ２ 半導体薄膜 ３ 半導体薄膜 ４ ロード／アンロードチャンバー ５ 移送機 ６ 移送室 ７ プリベークチャンバー ８ 成長室 ９ エッチング室 １０ 結合チャンバー １１ シリコン基板 １２ アンドープＡｌＧａＡｓ層 １３ アンドープＡｌＧａＡｓ層 １４ アンドープＧａＡｓ層 １５ ｎ型低抵抗層 １６ アンドープＧａＡｓ層
Claims (11)
- 【請求項１】 基板の構成元素が半導体薄膜において導
電型決定不純物となり、且つ、前記半導体薄膜の構成元
素が前記基板において導電型決定不純物となる半導体薄
膜を前記基板上にヘテロエピタキシャル成長させる際
に、前記半導体薄膜を少なくとも１層成長させたのちに
アニールを行い、次いで、前記基板を大気中に曝すこと
なく前記半導体薄膜表面を除去したのち、さらに、半導
体薄膜を少なくとも１層成長させることを特徴とする半
導体薄膜の成長方法。 - 【請求項２】 上記半導体薄膜表面を除去する工程を、
前記半導体薄膜を成長させるチャンバー内で行うことを
特徴とする請求項１記載の半導体薄膜の成長方法。 - 【請求項３】 上記半導体薄膜表面を除去する工程を、
前記半導体薄膜を成長させるチャンバーと気密性を保持
して結合する他のチャンバー内で行うことを特徴とする
請求項１記載の半導体薄膜の成長方法。 - 【請求項４】 上記アニール工程におけるアニール温度
が、前記半導体薄膜の成長温度よりも高いことを特徴と
する請求項１乃至３のいずれか１項に記載の半導体薄膜
の成長方法。 - 【請求項５】 上記基板がＩＶ族半導体からなり、且
つ、上記半導体薄膜がIII-Ｖ族化合物半導体からなるこ
とを特徴とする請求項１乃至４のいずれか１項に記載の
半導体薄膜の成長方法。 - 【請求項６】 上記III-Ｖ族化合物半導体がＧａＡｓ、
ＡｌＧａＡｓ、及び、ＩｎＧａＡｓの内のいずれかであ
ることを特徴とする請求項５記載の半導体薄膜の成長方
法。 - 【請求項７】 上記アニール工程におけるアニール温度
が、８００〜９００℃であることを特徴とする請求項５
または６記載の半導体薄膜の成長方法。 - 【請求項８】 上記アニール工程が、基板温度を８００
〜９００℃とし、次いで、基板温度を２００〜４００℃
とするサイクルを少なくとも２度行う工程からなること
を特徴とする請求項５または６記載の半導体薄膜の成長
方法。 - 【請求項９】 上記基板がIII-Ｖ族化合物半導体からな
り、且つ、上記半導体薄膜がＩＶ族半導体からなること
を特徴とする請求項１乃至４のいずれか１項に記載の半
導体薄膜の成長方法。 - 【請求項１０】 上記III-Ｖ族化合物半導体がＧａＡ
ｓ、ＩｎＰ、及び、ＧａＰの内のいずれかであることを
特徴とする請求項９記載の半導体薄膜の成長方法。 - 【請求項１１】 上記ＩＶ族半導体がＳｉ、Ｇｅ、及
び、ＳｉＧｅの内のいずれかであることを特徴とする請
求項５または９記載の半導体薄膜の成長方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14018995A JP3911641B2 (ja) | 1995-06-07 | 1995-06-07 | 半導体薄膜の成長方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14018995A JP3911641B2 (ja) | 1995-06-07 | 1995-06-07 | 半導体薄膜の成長方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335556A true JPH08335556A (ja) | 1996-12-17 |
| JP3911641B2 JP3911641B2 (ja) | 2007-05-09 |
Family
ID=15262985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14018995A Expired - Lifetime JP3911641B2 (ja) | 1995-06-07 | 1995-06-07 | 半導体薄膜の成長方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3911641B2 (ja) |
-
1995
- 1995-06-07 JP JP14018995A patent/JP3911641B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3911641B2 (ja) | 2007-05-09 |
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