JP3246067B2 - 電界効果型トランジスタ用ウエハ及びトランジスタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高性能のヘテロ接合電界
トランジスタ（ＦＥＴと略す）に関し、特に高い相互コ
ンダクタンス（ｇm ）を有するＦＥＴを実現するための
母体材料となるエピタキシャルウエハ並びにそれを用い
たＦＥＴに関する。

【０００２】

【従来の技術】マイクロ波帯域での電気信号の増幅作用
などに用いられる電子デバイスとして電界効果型トラン
ジスタ（Field Effect Transistor; FET）が知られてい
る。近年のマイクロ波通信網の拡充に伴い通信用デバイ
スとしてのＦＥＴの重要度はますます増して来ているう
えに、このＦＥＴはまた集積回路（ＩＣ）や大規模集積
回路（ＬＳＩ）に必須のキー（ｋｅｙ）デバイスとなっ
ている。

【０００３】 ＦＥＴには従来よりシリコン（Ｓｉ）な
どの元素半導体の他、ヒ化ガリウム（ＧａＡｓ）等の I
II−Ｖ族化合物半導体も使用されている。このＦＥＴは
一般的には高抵抗の半導体を基板として用い、これらの
基板結晶上にエピタキシャル法と称される薄膜成長法、
或はまた高抵抗の基板結晶に不純物を注入するイオン注
入法などを利用してＦＥＴの電気的動作を担う動作層
（能動層とか活性層などとも称される。）を形成するこ
とにより製作される。

【０００４】ＦＥＴの製作上から通常は高抵抗の結晶基
板が必要とされるが、ＦＥＴの電気的特性の観点からは
室温でも比較的移動度の高い半導体材料が要望される。
このため、近年では半絶縁性を有する高抵抗結晶が入手
でき、しかも実際にＦＥＴ用の動作層として利用する１
×１０¹⁷ｃｍ^-3近傍のキャリア濃度に於て、３，５００
〜４，５００ｃｍ² ／V s と比較的に高い室温電子移動
度が得られるＧａＡｓから成るＦＥＴが主流となってき
た。

【０００５】しかしながら、最近では、更なるＦＥＴの
動作周波数帯域の高周波数化並びに低雑音化の要求が高
まりつつあり、高性能ＦＥＴ用の新規な材料として室温
に於て従来のＧａＡｓを上回る電子移動度を発現すると
期待される、元素周期律表の第 III族元素及び第Ｖ族元
素から構成されるヒ化ガリウム・インジウム（Ｇａ_xＩ
ｎ_1-x Ａｓ：ｘは混晶比を表わす）などの混晶半導体が
注目されるに至っている。

【０００６】このＧａ_x Ｉｎ_1-x Ａｓは、半絶縁性の結
晶基板が入手できるリン化インジウム（ＩｎＰ）と混晶
比が０．４７で格子整合するという、ＦＥＴの製作上ま
ことに好都合な新規なＦＥＴの動作層用材料である。Ｇ
ａＩｎＡｓＦＥＴ用のＧａＩｎＡｓ層を形成する場合に
は、単純には半絶縁性のＩｎＰ単結晶基板上にＩｎＰと
格子整合する混晶比が０．４７のＧａ_0.47Ｉｎ_0.53Ａｓ
層を堆積させるのも一手法であるが、一般的には熱的に
拡散し易い鉄（Ｆｅ）不純物を意識的に添加してＩｎＰ
結晶を半絶縁化しているが故に、このＦｅ不純物のＧａ
ＩｎＡｓ動作層への拡散を防止する目的で高抵抗のＩｎ
Ｐ、或はＩｎＰと格子整合する混晶比を有するヒ化アル
ミニウム・インジウム（Ａｌ_x Ｉｎ_1-x Ａｓ：x は混晶
比を表す）などから成る層を基板と動作層との間に挿入
することが行われる。

【０００７】上記の如く、半絶縁性のＩｎＰ単結晶基板
とＦＥＴ用動作層との中間に挿入する層は一般に緩衝層
（バッファ層とも呼ばれる。）と言われ、上述の様に基
板結晶内に含まれる不純物の基板結晶側から動作層側へ
の拡散を抑制し、動作層の高純度性を保持させる役目を
担うと同時に、結果として動作層となるＧａＩｎＡｓ層
とで異なる半導体材料による異種接合、いわゆるヘテロ
（hetero）接合を形成することとなる。

【０００８】 この様なヘテロ接合も基板結晶に内在す
る転位などの動作層への伝播を抑制するなどの効果をも
たらすが、一方ではこのヘテロ界面の組成の急峻性は元
より、界面の物性がＦＥＴの重要な特性の一つである雑
音指数（noise figure; NF）に影響を及ぼす相互コンダ
クタンス（trance conductance ；記号ｇm で表す。）
を決定付ける電子移動度、特にヘテロ界面近傍の、ＦＥ
Ｔの特性から言えばピンチオフ（pinch off ）近傍の領
域に於ける電子移動度を著しく左右することとなる。

【０００９】当然の事ながら従来からＧａＩｎＡｓ動作
層の移動度を高める為に、ヘテロ接合の具備すべき条件
についてあらゆる角度から検討が進められているにも拘
らず、現在に於いても高移動度特性を安定して得るに至
っておらず、ＧａＩｎＡｓ単純ヘテロ接合ＦＥＴの本格
的な実用化に支障を来す一因となっているのが現状であ
る。

【００１０】

【発明が解決しようとする課題】本発明は上記の背景か
らなされたもので、ＧａＩｎＡｓヘテロ接合ＦＥＴの高
性能化、特にＮＦの改善のためになされたもので、ＦＥ
Ｔの動作層となるＧａＩｎＡｓ層とバッファ層となるＩ
ｎＰ層とのヘテロ界面の構成につき検討を加え、安定し
て高移動度を発現する要因を見出すことを課題とし、も
ってより低雑音化を果たすためのＧａＩｎＡｓヘテロ接
合電界効果トランジスタ用途の新たなエピタキシャルウ
エハ及びそれを用いた電界効果型同トランジスタを提供
することを目的とした。

【００１１】

【課題を解決するための手段】即ち、本発明は、高抵抗
のリン化インジウム（ＩｎＰ）結晶基板上に、ＩｎＰバ
ッファ層とＦＥＴの動作層となるＧａＩｎＡｓ層とを積
層するに当り、ＩｎＰ結晶基板上に、ＩｎＰバッファ層
と、該ＩｎＰバッファ層とヘテロ接合する、ＩｎＰと格
子整合しないＧａ _x Ｉｎ _1-x Ａｓ層（０．４６≦ｘ≦０．
４８、但しｘ≠０．４７）と、ＩｎＰと格子整合するＧ
ａ _0.47 Ｉｎ _0.53 Ａｓ動作層とを、順次積層する電界効果
型トランジスタ用ウエハに関する。ＩｎＰバッファ層と
ＦＥＴの動作層となるＧａＩｎＡｓ層との間に、該Ｉｎ
Ｐバッファ層とヘテロ接合する、ＩｎＰと格子整合しな
いＧａ _x Ｉｎ _1-x Ａｓ層（０．４６≦ｘ≦０．４８、但し
ｘ≠０．４７）を設けることにより、電界効果型トラン
ジスタ用ウエハの電子移動度が向上するのは、ＩｎＰバ
ッファ層とＩｎＰと格子整合しないＧａ _x Ｉｎ _1-x Ａｓ層
とのヘテロ接合により、ＩｎＰバッファ層内に歪層が形
成されるためと推定される。

【００１２】通常、ＦＥＴへの応用を考慮した上記Ｇａ
_x Ｉｎ_1-x ＡｓとＩｎＰとのヘテロ接合の形成に当たっ
ては、半絶縁性を有する高抵抗のＩｎＰ単結晶基板が使
用される。実用上は比抵抗が１０⁶ Ω・ｃｍ以上のＩｎ
Ｐ単結晶を基板を用いるのが一般的であり、これらの結
晶は液体封止チョクラルスキー（ＬＥＣ）法や、最近で
はＶＢ法と称される垂直ブリッジマン法等により容易に
製作でき、本発明の様なＧａＩｎＡｓ／ＩｎＰヘテロ接
合を設けたＦＥＴの製作が基板材料の入手の困難さに因
って支障を被る恐れはない。

【００１３】これらＩｎＰ単結晶基板上にＩｎＰエピタ
キシャル層とＧａ_x Ｉｎ_1-x Ａｓエピタキシャル層とか
ら成るヘテロ接合を形成する際には、高品質のＧａ_x Ｉ
ｎ_{1- x} Ａｓ層を得るために、先ずＩｎＰ基板上にＩｎＰ
層をバッファ層として堆積せしめ、然る後にＧａx Ｉｎ
1-x Ａｓ層を成長させるのが一般的である。このヘテロ
接合を設けることにより、例えば結晶基板に含まれる不
純物のエピタキシャル成長層への拡散を抑制できるなど
の効果が得られる。且つまた、結晶基板に存在する結晶
欠陥等のエピタキシャル成長層への伝幡を抑制するなど
の効果を生じるため動作層の移動度の向上をもたらし、
もってｇm の上昇を招くなどの利点がある。

【００１４】上記のヘテロ接合を構成するＩｎＰ層並び
にＧａＩｎＡｓ層の成長方法には特に制限はなく、液相
エピタキシャル成長法（ＬＰＥ法）、分子線エピタキシ
ャル成長法（ＭＢＥ法）や有機金属熱分解気相成長法、
いわゆるＭＯＣＶＤ（ＭＯＶＰＥ）法に加え、ＭＢＥ法
とＭＯＣＶＤ法双方を複合させたＭＯ・ＭＢＥ法などが
適用できる。しかし、現状では蒸気圧が比較的高いリン
（Ｐ）を含むＩｎＰ等の半導体薄膜の成長には、ＭＢＥ
法よりももっぱらＭＯＣＶＤ法が多用されており、特に
Ｉｎの出発原料として結合価が１価のシクロペンタジエ
ニルインジウム（Ｃ₅ Ｈ₅ Ｉｎ）を使用するＭＯＣＶＤ
法では、従来困難とされていた常圧（大気圧）下に於い
ても高品位のＩｎＰ並びにＧａＩｎＡｓなどを得ること
ができる。また、ＩｎＰ層を例えばＭＯＣＶＤで成長さ
せ、Ｐを含まないＧａ_x Ｉｎ_1-xＡｓ層はＭＢＥ法で成
長させるなど、双方で成長方法を異にしても支障は無
く、唯一の成長法で当該ヘテロ接合を形成する各層を設
ける必要はなく、層毎に成長方法を異にしても良いのは
勿論である。

【００１５】また、前記Ｇａx Ｉｎ1-x Ａｓの混晶比ｘ
については、ＩｎＰと格子整合する０．４７に出来るだ
け近づけた方が良い。混晶比を変化させるとしてもＦＥ
Ｔへの応用を考慮した場合、ＦＥＴは高周波デバイスで
あるが故に、混晶比の変動の許容範囲は０．４７±０．
０１程度とした方が高い電子移動度を得る意味からも好
都合である。何故ならば、ＩｎＰに格子整合するＧａ_x
Ｉｎ_1-x Ａｓの混晶比ｘ＝０．４７から混晶比がずれる
に伴い、Ｇａ_x Ｉｎ_1-x ＡｓとＩｎＰとの格子定数の
差、即ち格子不整合も顕著となり多量の結晶欠陥等を誘
発し結晶性の低下を招くばかりか、電子移動度の低下等
の電気的特性をも悪化させ、ＦＥＴの特性上ｇm の改善
に多大な支障を来すからである。

【００１６】また、本発明に係わる上記Ｇａx Ｉｎ1-x
Ａｓ層の膜厚については特段の制限はない。但し、ＦＥ
Ｔ用途のエピタキシャルウエハにあっては、概ね５００
ｎｍ前後がＦＥＴの製作上も都合が良い。且つまたＩｎ
Ｐバッファ層の膜厚はおおよそ１００ｎｍより厚く１０
００ｎｍより薄く設定すると好結果が得られる。

【００１７】次に歪層を設ける手法には多々有るが、Ｉ
ｎＰバッファ層上に先ずＩｎＰと格子整合する混晶比
０．４７以外の例えば混晶比が０．４６のＧａ_0.46Ｉｎ
_0.54Ａｓ層を或る膜厚をもって成長させ、然る後、混晶
比が０．４７のＧａ_0.47Ｉｎ_0.53Ａｓ動作層を４００〜
５００ｎｍ程度成長させ、ＩｎＰバッファ層内に歪を形
成するのも一つの方法である。また、これとは逆に混晶
比を予め０．４７より高く設定し、例えば、混晶比を
０．４８に設定し、然る後混晶比が０．４７のＧａ_0.47
Ｉｎ_0.53Ａｓ動作層を上記と同様に設けても良い。この
場合、混晶比が０．４７以外のＧａ_x Ｉｎ_1-x Ａｓ層の
膜厚は１００ｎｍ程度にとどめるのが良い。これは、過
剰な膜厚のこの様な歪を導入するための層を設けると、
ＩｎＰバッファ層のほぼ全般に亘り歪が導入されること
となり、当該ヘテロ接合を有して成るＦＥＴ用途エピタ
キシャルウエハの電子移動度の向上を達成出来なくす
る。本発明者らが鋭意検討した結果は、歪層が存在する
領域はＧａＩｎＡｓとＩｎＰとのヘテロ接合界面からＩ
ｎＰ層側に至る距離にして５０ｎｍ以内にとどめること
により、当該ヘテロウエハの高移動度化が果たされるこ
とを見出している。更に、ＩｎＰバッファ層の中間に厚
さが１０ｎｍ程度の例えば、高抵抗のＧａＡｓ層を挿入
しても歪層は形成され得る。混晶比を変化させる場合に
ついて説明すれば、ＩｎＰと格子整合するＧａ_x Ｉｎ
_1-x ＡｓのＧａ混晶比ｘは０．４７であり、Ｇａ_0.47Ｉ
ｎ_0.53Ａｓの混晶結晶を成長させるならば歪は発生し難
い。混晶比ｘが０．４７からずれるに従いＩｎＰ結晶に
歪を及ぼす結果となる。このように格子不整合を利用し
てＩｎＰに歪を与えるには、混晶比ｘを０．４７から±
０．０１以内の範囲でずらせばよい。混晶比ｘが０．４
７からずれるに従い歪は大きくなるが、結晶内の電子移
動度が低くなる欠点が生じるからである。また、格子不
整合層の厚さが厚くなると電子移動度の低い領域が厚く
なるので好ましくない。従って適当な格子定数のずれを
有するエピタキシャル層を歪を発生させるに充分な範囲
でなるべく積載させるのがよい。具体的には混晶比が
０．４７から±０．０１ずれた結晶を２０〜１００ｎｍ
の厚さで成長させればよい。格子不整合層の上にさらに
Ｇａ混晶比が０．４７の格子整合するＧａ_0.47Ｉｎ_0.53
Ａｓ層を、厚さ数百〜数千ｎｍで積載する。この層は電
子移動度が高いのでＦＥＴの性能向上に有用である。

【００１８】また、ショットキーゲート電極を形成し易
くするために、上記のＧａＩｎＡｓ動作層の上部にＧａ
ＩｎＡｓよりも高いバンドギャップを有する、例えばヒ
化アルミニウム・インジウム（ＡｌＩｎＡｓ）などの半
導体層を設けても良い。

【００１９】上述の如くのエピタキシャルウエハを母体
材料としＧａ_x Ｉｎ_1-x ＡｓとＩｎＰとのヘテロ接合を
具備してなるＦＥＴを製作する。この製作に当たっては
公知のフォトリソグラフィ技術やエッチング技術等の加
工技術を駆使し、ゲート（gate）電極部となす領域をメ
サ（ｍｅｓａ）エッチング法により形成した。然る後、
通常の手法に依り入・出力電極となすソース（source）
並びにドレイン（drain ）オーミック電極を形成する。
ここでは通常オーミック性電極としてゲルマニウム（Ｇ
ｅ）を重量にして約１３％含む金（Ａｕ）・Ｇｅ合金を
使用するが、電極材料としては別段、これに限定される
ことはなく、また同様のＡｕＧｅ合金でＧｅの含有量が
異なっても勿論差し支えはない。また、ゲート電極は公
知のショットキー（Schottky）性電極をもって構成す
る。更にこの様な工程を経たウエハの表面にプラズマＣ
ＶＤ法により絶縁性を有する二酸化珪素（ＳｉＯ₂ ）を
堆積させ被覆する。本発明では一般的なＳｉＯ₂ を絶縁
被覆膜として提案したが他の絶縁性を有する膜、例えば
窒化珪素（ＳｉＮ）などであっても良い。

【００２０】以上記述した如くプロセスを経て製作され
たＦＥＴを電気的特性の評価に供した。この特性評価に
於ては、本発明に係わる歪層を設けて成る新たなＦＥＴ
と、従来のＦＥＴとで特にｇm につき比較を行った。こ
こで、従来のＦＥＴとは本発明に係わる歪層を設けて無
いだけで他は全く同一のプロセスを経て製作されたＦＥ
Ｔを指す。その結果、本発明に基づく歪層を備えてなる
新たなＦＥＴにあっては、従来のＦＥＴに比較しｇm に
於て格段の向上が認められ、ひいてはピンチオフ特性の
改善に多大な寄与をもたらすことが明らかにされ、本発
明がＦＥＴの低雑音化に貢献するところ大であることを
如実に示した。

【００２１】

【作用】本発明に依れば容易に入手可能な結晶基板を用
い、特定の成長手法に限定されず成長可能なＩｎＰ／Ｇ
ａ_x Ｉｎ_1-x Ａｓヘテロ接合を具備してなるＦＥＴに於
て、該ヘテロ接合を構成するＩｎＰ層側の特定領域にＩ
ｎＰの歪層を設けることにより、当該エピタキシャルウ
エハに高電子移動度性を付加させる。

【００２２】

【実施例】以下、本発明を実施例を基に具体的に説明す
る。図１は本発明に係わるＧａＩｎＡｓ／ＩｎＰヘテロ
接合ＦＥＴ用途のエピウエハの模式的な断面図を示す。
図１の（１０１）は、当該ヘテロ接合を形成するにあた
り基板として使用した鉄（Ｆｅ）を添加してなる面方位
（１００）の半絶縁性のＩｎＰ単結晶である。本実施例
では、比抵抗が約１０⁷ Ω・ｃｍの単結晶を用いた。同
図中（１０２）は結晶基板（１０１）上にＣ₅ Ｈ₅ Ｉｎ
をＩｎ源とする常圧のＭＯＣＶＤ法で成長させた、膜厚
が約１００ｎｍの無添加（アンドープ）の高抵抗ＩｎＰ
エピタキシャルバッファ層である。更に、ＩｎＰバッフ
ァ層（１０２）に混晶比が０．４６で、約１００ｎｍの
膜厚を有するＧａ_0.46Ｉｎ_0.54Ａｓエピタキシャル層
（１０３）を常圧ＭＯＣＶＤ成長法で設けた。これによ
り、上記のＩｎＰバッファ層（１０２）とＧａ_0.46Ｉｎ
_0.54Ａｓ層（１０３）とからなるヘテロ接合を形成せし
め、なお且つＩｎＰ層内に歪層（１０４）を設けた。こ
の歪層が存在する領域はヘテロ界面よりＩｎＰ層（１０
２）側に約２０ｎｍであることが、電子顕微鏡による界
面の観察から明らかにされた。次に、ＩｎＰと格子整合
する混晶比０．４７であるＧａ_0.47Ｉｎ_0.53Ａｓエピタ
キシャル動作層（１０５）を膜厚４００ｎｍに亘り形成
した。このＧａ_0.47Ｉｎ_0.53Ａｓ層（１０５）はシリコ
ン（Ｓｉ）を添加したｎ形層でキャリア濃度は約１×１
０¹⁷ｃｍ^-3であった。また、室温での電子移動度はホー
ル効果測定法に依り約７５００ｃｍ² ／Ｖ・ｓと測定さ
れた。

【００２３】更に、ＩｎＰと格子整合するＡｌ_0.48Ｉｎ
_0.52Ａｓ層（１０６）を厚さにして約２０ｎｍ設けた。
このＡｌ_0.48Ｉｎ_0.52Ａｓ層（１０６）は故意に不純物
を添加してないアンドープ層で、キャリア濃度は１０¹⁴
ｃｍ^-3以下の高抵抗層であり、後述のゲート電極を形成
するために設けた。

【００２４】上記エピタキシャル層（１０２、１０３、
１０５及び１０６）は全て上記のＭＯＣＶＤ法で成長さ
せたが、前述の如く、同じＭＯＣＶＤ法であっても減圧
方式でも良く、Ｉｎ源もＣ₅ Ｈ₅ Ｉｎに限らないばかり
か他の有機Ｉｎ化合物原料、例えば、従来のトリメチル
Ｉｎ（（ＣＨ₃ ）₃ Ｉｎ）などを使用しても構わない。
また、これらの薄膜の成長方法としてＭＢＥ、ＭＯ・Ｍ
ＢＥ法等他の成長方法を採用しても支障はない。

【００２５】この様な構造のウエハを公知のフォトリソ
グラフィー法並びにエッチング法を駆使してＦＥＴを得
るべく適宣プロセス上の加工を施し、ソース（１０７）
並びにドレイン電極（１０８）の形成される領域に在る
Ａｌ_0.48Ｉｎ_0.52Ａｓ層（１０６）を除去し、当該層
（１０６）の直下に在るＧａ_0.47Ｉｎ_0.53Ａｓ層（１０
５）を露出せしめた。然る後、ゲルマニウムを約１３重
量％で含有する金・ゲルマニウム（Ａｕ・Ｇｅ）合金を
真空蒸着せしめ、公知のフォトリソグラフィー法、リフ
トオフ（lift - off）法等によりＡｕ・Ｇｅ合金の形状
を整え、ソース（１０７）及びドレイン（１０８）各電
極を形成した。その後、電極材料を被着させた上記ウエ
ハを温度４２０℃で、時間にして１０分間熱処理せしめ
オーミック性電極となした。

【００２６】また、前述のプロセス加工によって残存さ
せたＡｌ_0.48Ｉｎ_0.52Ａｓ層（１０６）上には、真空蒸
着法、フォトリソグラフィー法などの公知の手法により
ゲート電極（１０９）を形成した。本実施例ではゲート
電極（１０９）に高純度アルミニウム（Ａｌ）を使用し
た。次に、素子化されたウエハの表面を通常のプラズマ
ＣＶＤ法によるＳｉＯ₂ 絶縁膜（１１０）で被覆した。
ＳｉＯ₂ 膜の厚さは約３００ｎｍとした。図２に本実施
例によって得られたＦＥＴの模式的な断面図を示す。

【００２７】上述の如く作成したＦＥＴを電気的な特性
評価に供し、特性値、特にｇm につき従来のＦＥＴとの
詳細な比較検討をした。従来のＦＥＴとは上記した如く
の歪層は備えていないものの、それ以外は全く同一の構
成であり、且つ上述の工程を経て製作されたＧａＩｎＡ
ｓ／ＩｎＰヘテロ接合ＦＥＴを指す。本発明と従来例に
拘らず、材料評価用であるが故にゲート長は６μｍの、
いわゆるｆａｔｇａｔｅとした。本発明に係わる歪層を
具備した新たなＦＥＴと従来のＦＥＴではゲート耐圧等
の特性には顕著な差異は認められなかったが、ｇm に関
しては明かな差が発生した。本発明に係わるＦＥＴに於
いては、ソース、ドレイン電極間に５Ｖの電圧を印加し
た際に、４０〜５０ｍＳのｇm が得られるのに対し、従
来例では、約半分の約２０ｍＳにとどまっていた。ちな
みに従来例として挙げたＦＥＴの母体材料の室温に於け
る電子移動度は、約３５００ｃｍ² ／V s であり、本発
明に依れば相互コンダクタンス及び電子移動度の双方に
関し格段の向上が果たされることが如実に示された。

【００２８】

【発明の効果】以上、述べた如くＧａＩｎＡｓ層／Ｉｎ
Ｐ層ヘテロ接合を具備するＦＥＴ用途のエピタキシャル
ウエハに於いて、当該ヘテロ界面近傍のＩｎＰ層側に歪
層を内在させることにより、当該エピタキシャルウエハ
に高電子移動度を付与出来る事に伴い、ＦＥＴの相互コ
ンダクタンスを向上させる効果を有し、もってＦＥＴの
低雑音化をもたらす効果を有する。

【図面の簡単な説明】

【図１】本発明に係わるエピタキシャルウエハの断面を
模式的に示す図である。

【図２】図１のウエハを使用したＦＥＴの断面を模式的
に示す図である。

【符号の説明】

（１０１） ＩｎＰ半絶縁性単結晶基板 （１０２） アンドープＩｎＰ層 （１０３） Ｇａ_0.46Ｉｎ_0.54Ａｓ層 （１０４） 歪層 （１０５） Ｇａ_0.47Ｉｎ_0.53Ａｓ層 （１０６） Ａｌ_0.48Ｉｎ_0.52Ａｓ層 （１０７） ソース電極 （１０８） ドレイン電極 （１０９） ゲート電極 （１１０） ＳｉＯ₂ 絶縁膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宇田川 隆 埼玉県秩父市大字下影森1505番地 昭和 電工株式会社 秩父研究所内 (72)発明者 竹内 良一 埼玉県秩父市大字下影森1505番地 昭和 電工株式会社 秩父工場内 (72)発明者 臼田 雅彦 埼玉県秩父市大字下影森1505番地 昭和 電工株式会社 秩父工場内 (56)参考文献 特開 平１−223773（ＪＰ，Ａ) 特開 昭62−283675（ＪＰ，Ａ) 特開 平４−116835（ＪＰ，Ａ) 特開 昭62−256477（ＪＰ，Ａ) 特開 平５−82559（ＪＰ，Ａ) 特開 昭61−268069（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/778 H01L 21/338 H01L 29/812

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】高抵抗のリン化インジウム（ＩｎＰ）結晶
   基板上に、ＩｎＰバッファ層と、該ＩｎＰバッファ層と
   ヘテロ接合する、ＩｎＰと格子整合しないＧａ _x Ｉｎ _1-x
   Ａｓ層（０．４６≦ｘ≦０．４８、但しｘ≠０．４７）
   と、ＩｎＰと格子整合するＧａ _0.47 Ｉｎ _0.53 Ａｓ動作層
   とを、順次積層したことを特徴とする電界効果型トラン
   ジスタ用ウエハ。
2. 【請求項２】前記ＩｎＰと格子整合しないＧａ _x Ｉｎ _1-x
   Ａｓ層（０．４６≦ｘ≦０．４８、但しｘ≠０．４７）
   の層厚が２０〜１００ｎｍであることを特徴とする請求
   項１記載の電界効果型トランジスタ用ウエハ。
3. 【請求項３】請求項１または２に記載の電界効果型トラ
   ンジスタ用ウエハを用いて作製した電界効果型トランジ
   スタ。