KR100707324B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

반도체 기판과 전극막 사이에서 양호한 접촉을 갖는 반도체 장치의 전극 및 이의 제조 방법이 제공된다. 화합물 반도체 기판인 제1 AlGaAs상에는 p-형 불순물 영역으로 형성된 제2 AlGaAs의 제2 반도체층이 형성되고, 이 위에는 제2 반도체층의 밴드갭 보다 좁은 밴드갭을 갖고 있는 저저항 GaAs 및 AlGaAs의 제3 반도체층이 형성되며, 제3 반도체층상에는 전극막이 형성된다. 제3 반도체층이 제2 반도체층상에 형성되어 있으므로, 양호한 오믹 특성이 얻어지고 게이트 전극이 감소되어 HFET에 적용할 때 고주파 특성이 향상된다.
전극막, 절연막, 화합물 반도체 기판, 버퍼층, 제1 장벽층, 캐리어 공급 영역, 고저항 영역, 제2 장벽층, p-형 저저항 영역, p-형 AlGaAs층, n-형 GaAs층

Description

반도체 장치 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 제1 실시 형태예에 따른 반도체 장치의 개략적인 단면 구조도이다.
도 2은 본 발명에 따른 실시예 1의 반도체 장치의 개략적인 단면 구조도이다.
도 3a 및 3b은 본 발명에 따른 실시예 2로서 반도체 장치 제조 방법의 공정에 대한 개략적인 단면 구조도이다.
도 4a 및 4b은 본 발명에 따른 실시예 2로서 반도체 장치 제조 방법의 공정에 대한 개략적인 단면 구조도이다.
도 5은 종래 기술의 반도체 장치에 대한 개략적인 단면 구조도이다.
도 6은 종래 기술의 반도체 장치에 대한 개략적인 단면 구조도이다.
<도면의 주요 부분에 대한 부호의 설명>
1: AlGaAs
2: p-형 AlGaAs
3: p-형 GaAs
4: 전극막
5, 17, 37, 57: 절연막
11, 31, 51: 화합물 반도체 기판
12, 32, 52: 버퍼층
13, 33, 53: 제1 장벽층
13a, 33a, 53a, 55a: 캐리어 공급 영역
13b, 15b, 33b, 53b, 55b: 고저항 영역
15, 35, 55: 제2 장벽층
15c, 55c, 111: p-형 저저항 영역
16, 36, 56: 캡층
17a, 17b, 17c: 개구
18, 38, 58: 소스 전극
19, 39, 59: 드레인 전극
20, 40, 60: 게이트 전극
112: n-형 GaAs층
본 발명은 화합물 반도체 장치 및 이의 제조 방법에 관한 것이며, 특히 화합물 반도체의 전극 구조, FET 또는 HEMT와 같은 반도체 장치, 및 이의 제조 방법에 관한 것이다.
최근, 휴대전화와 같은 이동 통신 시스템에서 단말의 소형화 및 저전력화가 상당히 요구되고 있고, 이에 따라서, 이동 통신 시스템에서 이용될 수 있는 고주파 트랜지스터와 같은 디바이스에도 소형화 및 저전력화를 달성할 수 있는 성능이 요구되고 있다. 예를 들어, 현재 이동 통신의 주도적 역활을 하는 디지탈 셀룰러용 2 GHz의 고주파 대역에 사용되는 전력 증폭기에 대해서는 단일 정전원으로 동작이 가능하고 저전압으로 구동이 가능한 고효율의 디바이스가 요구되고 있다.
현재는, 마이크로파 대역의 고주파용 전력 증폭기로서 실용화되고 있는 디바이스중 하나로서 헤테로 접합형 전계 효과 트랜지스터(HFET)가 있고, 이는 헤테로 접합을 이용하여 전류 변조를 행한다.
도 5는 HFET의 한 구성예를 도시하고 있다. HFET에서, AlGaAs 혼정(混晶; mixed crystal)의 제1 장벽층(33), InGaAs 혼정의 채널층(34), 및 AlGaAs 혼정의 제2 장벽층(35)은 반절연성 단결정 GaAs를 포함하는 버퍼층(32)을 개재하여 순차 적층되어 있고, 제2 장벽층(35)상에는 게이트 전극(40)이 형성되어 있다.
제1 및 제2 장벽층(33, 35) 각각은 고저항 영역(33b, 35b)에 각각 n-형 불순물(33a, 35a)을 각각 함유하는 캐리어 공급 영역을 갖고 있다. 게이트 전극(40)에 전압이 인가되면, 소스 전극(38)과 드레인 전극(39) 사이에 흐르는 드레인 전류는 인가되는 전압의 변화에 따라서 변조된다. 더욱이, HFET에서는 도 5에 도시된 바와 같이, 일반적으로 제2 장벽층(35)의 두께를 게이트 전극(40) 근처에서 얇게하는 리세스 구조로 하여, 그 바로 아래의 채널 영역에는 캐리어가 공핍되어 있거나 다른 채널 영역과 비교해 캐리어가 감소된 영역이 형성되도록 한다.
그러한 구조를 갖고 있는 HFET에 있어서, 정전압을 게이트 전극(40)에 인가함으로써 캐리어가 채널층(34)에 축적되므로, 원칙적으로 다른 디바이스, 예를 들어, 접합 FET(JFET) 또는 쇼트키 접합 FET(MES-FET: Metal Semiconductor FET)와 비교해서 게이트 전압 Vg에 대한 게이트-소스 용량 Cgs 및 상호콘덕턴스 Gm의 선형성이 보다 우수하다. 이는 전력 증폭기의 효율성을 향상시키는데 상당한 장점을 제공할 수 있다.
더욱이, 도 6에 도시된 바와 같은 구조의 HFET가 또한 최근에 제안되었다. 이 구조에 있어서, p-형 불순물이 게이트 전극(60) 바로 아래의 일부분, 구체적으로 도5에 도시된 리세스 구조에 대응하는 제2 장벽층(55)의 일부분에 선택적으로 확산되어, p-형 저저항 영역(55C)(불순물 농도: 1×1019 또는 그 이상)이 형성된다. p-형 저저항 영역(55C)은 게이트 전극(60)에 접하고 제2 장벽층(55)에 매립되는 형태로 된다.
그러한 구조에 있어서는, PN 접합이 사용되기 때문에, 게이트 전극(40)용으로 쇼트키 접합을 이용하는 도 5에 도시된 구조에 비해서, 빌트인 전압(Built-in Voltage)이 증가되고 게이트 전극(60)에 인가되는 정전압이 커진다. 따라서, HFET의 상호 콘덕턴스 Gm 및 게이트 소스 용량 Cgs의 우수한 선형성을 그대로 유지하면서 단일 정전원에 의한 동작을 용이하게 할 수 있다.
그러나, 도 6에 도시된 HFET 구조에 있어서는, 게이트 전극(60)이 제2 장벽층(55)에 형성된 p-형 저저항 영역(55C)과 접합된다. 일반적으로 밴드 갭이 큰 반도체(예를 들어, AlGaAs)에 있어서는, GaAs에 비교해서, 통상 이용되는 게이트 전극(60)의 재료(예를 들어, 다층 구조: 접합면에서 볼 때 Ti/Pt/Au)와의 만족스러운 오믹 접합을 얻기가 곤란하다. 그 결과, 게이트 저항이 증가하여 고주파 특성이 나빠진다.
본 발명은 이와 같은 문제점을 극복하기 위한 것으로서 단일 정전원으로 용이하게 동작할 수 있으며 게이트 전압 Vg에 대한 상호 콘덕턴스 Gm 및 소스-게이트 용량 Cgs의 선형성 관계가 우수한 반도체 장치를 제공하는 것을 목적으로 하고 있다.
본 발명의 다른 목적은 게이트 전극과 p-형 저저항 영역간의 접합을 위해 만족스러운 오믹 접합을 채택함으로써 고주파 특성의 열화를 피할 수 있는 JFET 또는 HEMT와 같이 고주파에 이용되는 화합물 반도체 장치 및 이의 제조 방법을 제공하는 것을 목적으로 하고 있다.
본원의 제1 발명은 제1 반도체층, 제1 반도체층상에 형성된 제1 도전형의 제2 반도체층, 제2 반도체층상에 형성된 제1 도전형의 제3 반도체층, 및 제3 반도체층상에 형성된 전극막을 포함하는 반도체 장치를 제공한다.
본원의 제2 발명은 반도체 기판, 상기 반도체 기판상에 형성된 버퍼층, 상기 버퍼층상에 형성된 제1 장벽층, 상기 제1 장벽층상에 형성된 채널층, 상기 채널층상에 형성된 제2 장벽층, 상기 제2 장벽층내의 제1 반도체층에 형성된 제2 반도체층, 상기 제2 반도체층상에 형성된 제3 반도체층 및 상기 제3 반도체층에 형성된 전극막을 포함하는 반도체 장치를 제공한다.
또한, 본원의 제3 발명은 전계효과 트랜지스터를 제조하는 방법을 제공하는데, 이 방법은,
반도체 기판상에 버퍼층을 형성하는 단계;
상기 버퍼층상에 제1 장벽층을 형성하는 단계;
상기 제1 장벽층상에 채널층을 형성하는 단계;
상기 채널층상에 제2 장벽층을 형성하는 단계;
상기 제2 장벽층상에 제1 반도체층을 형성하는 단계;
상기 제1 반도체층상에 절연막을 형성하는 단계;
상기 절연막을 개구해서 개구들을 형성하는 단계;
상기 개구의 상기 제2 장벽층내의 상기 제2 반도체층에 제3 반도체층을 형성하는 단계;
상기 제3 반도체층상에 제4 반도체층을 형성하는 단계; 및
상기 제1 반도체층과 상기 제4 반도체층상에 전극막을 형성하는 단계를 포함한다.
본 발명의 반도체 장치 및 이의 제조 방법에 따르면, 반도체층에 제1 저저항 영역을 형성하고, 상기 제1 저저항 영역에 제2 저저항 영역을 형성하며, 상기 제2 저저항 영역의 밴드 갭을 상기 제1 저저항 영역의 밴드 갭 보다 작게 설정하고 전극막을 피착함으로써 만족스런 오믹 접촉이 형성된다.
또한, 이러한 오믹 접합이 예컨대 JFET나 HEMT에 적용될 때 게이트 저항이 상당히 감소될 수 있다.
본 발명을 첨부된 도면을 참조해서 양호한 실시예를 들어 설명할 것이다.
<제1 바람직한 실시 형태>
본 발명은 도 1에 도시된 바와 같이, 불순물을 함유하지 않는 제1 반도체 장치로서 AlGaAs(1), 제1 반도체층내에 형성된 제1 도전형의 제2 반도체층으로서 p-형 불순물, 예를 들어, Zn을 함유하는 AlGaAs(2), 제2 반도체층에 형성된 제1 도전형의 제3 반도체층으로서, 예를 들어, 아연(Zn)을 함유하는 저저항 p-형 GaAs 층(3) 또는 p-형 AlGaAs 층(3), 및 제3 반도체층에 형성된 전극막(4)을 포함하는 전극을 구성하는 반도체 장치를 제공한다.
또한, 제3 반도체층(3)의 밴드 갭을 제2 반도체층(2)의 밴드 갭 보다 좁게 설정함으로써 제3 반도체층(3)과 전극막(4) 사이의 접합에 만족스런 오믹 특성을 얻을 수 있다.
또한, 제1 반도체층 또는 그 아래에 있는 반도체층의 도전성을 제2 및 제3 반도체층의 도전성과 다르게 설정함으로써 선형성이 우수하고 저항 성분이 보다 적은 만족스러운 PN 접합을 얻을 수 있다.
(실시예)
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명하기로 한다.
실시예 1
본 발명의 실시예 1에 대해서 도면을 참조해서 상세히 설명한다. 도 2은 본 발명의 실시예에 따른 반도체 장치의 구조를 도시한다. 이 반도체 장치에 있어서, III-V 족 화합물 반도체를 포함하는 제1 장벽층(13), 채널층(14) 및 제2 장벽층(15)은 예를 들어 반절연성의 단결정 GaAs로 이루어지는 반도체 기판(11) 상에 불순물이 첨가되지 않은 도핑되지 않은 GaAs로 이루어지는 버퍼층(12)을 개재해서 순차적으로 적층된다.
제2 장벽층(15)상에는, 게이트 길이와 채널 길이를 고려한 적절한 거리로 두개의 캡층(16)이 적층되어 있다. 절연막(17)은 약 300nm의 두께로 캡층(16) 및 제2 장벽층(15)상에 피착되어 있다. 패턴화된 2개의 캡층(16, 16)에 각각 대응되게 개구(17a, 17b)가 절연막(17)내에 배치되어 있고, 이들 개구를 개재해서 캡층(16)상에 소스 전극(18) 및 드레인 전극(19)이 형성되어 있다. 또한, 게이트 전극(20)은 제1 p-형 저저항 영역(15c)상에 형성된 제2 p-형 저저항 영역(111)과 접촉되게 형성되어 있다.
제1 장벽층(13)은 채널층(14)을 구성하는 반도체의 밴드 갭 보다 넓은 밴드 갭을 갖고 있는 반도체를 포함하고 있다. 예를 들어, AlGaAs 혼정이 바람직하며, 통상 알루미늄(Al)의 조성비 (X)는 X = 0.2 내지 0.3이다. 또한, 제1 장벽층(13)은 고농도의 n-형 불순물을 포함하는 캐리어 공급 영역(13a) 및 불순물을 함유하지 않은 고저항 영역(13b)을 갖고 있다. 제1 장벽층(13)은 불순물을 함유하지 않으며 두께가 약 200nm인 고저항 영역(13b), n-형 불순물로서 약 1.0×1012 내지 2.0×1012/cm2의 실리콘이 첨가되어 있으며 두께가 4nm인 캐리어 공급층(13a), 및 불순물을 함유하고 있지 않으며 두께가 2nm인 고저항 영역(13b)이 반도체 기판(11)의 측면으로 부터 순차적으로 적층되어 있다.
채널층(14)은 소스 전극(18)과 드레인 전극(19)간의 전류 통로이며, 제1 및 제2 장벽층(13, 14)을 구성하는 반도체의 밴드 갭 보다 좁은 밴드 갭을 갖고 있는 반도체를 포함하고 있다. 예를 들어, InGaAs 혼정이 바람직하며, 이는 통상적으로 인듐 조성비 (X)가 X = 0.1 내지 0.2이며 불순물을 함유하고 있지 않은 도핑되지 않은 InGaAs 혼정을 포함한다. 이러한 구조에 있어서, 제1 장벽층(13)의 캐리어 공급 영역(13a)으로 부터 공급된 캐리어와 제2 장벽층(15)의 캐리어 공급 영역(15a)으로 부터 공급된 캐리어들은 채널층(14)내에 축적된다.
제2 장벽층(15)은 채널층(14)을 구성하는 반도체의 밴드 갭 보다 넓은 밴드 갭을 갖고 있는 반도체를 포함한다. 예를 들어, AlGaAs 혼정이 바람직하며, 여기서 알루미늄 (Al) 조성비(X)는 X=0.2 내지 0.3이다. 또한, 제2 장벽층(15)은 고농도의 n-형 불순물을 함유하는 캐리어 공급 영역(15a), 불순믈을 함유하지 않는 고저항 영역(15b), 및 고농도의 p-형 불순물을 함유하며 게이트 전극(20)에 대응되게 배치된 제1 p-형 저저항 영역(15c)를 갖고 있다.
제2 장벽층(15)은 불순물이 첨가되어 있지 않은 두께 2nm의 고저항 영역(15b), 두께가 4nm이고 n-형 불순물로서 약 1.0×1012 내지 2.0×1012/cm2으로 실리콘이 첨가되어 있는 캐리어 공급 영역(15a), 및 두께가 75nm이고 불순물이 첨가되지 않은 고저항 영역(15b)이 채널층(14)의 측면으로 부터 순차적으로 적층되어 있으며, 약 1019 cm-3의 p-형 불순물 농도로 제1 p-형 저저항 영역(15c)이 고저항 영역(15b)내에 매립되도록 형성되어 있는 구조를 갖고 있다.
제1 p-형 저저항 영역(15c)은 p-형 불순물, 예를 들어, 아연(Zn)을 고저항 영역(15b)의 일부에 확산시켜서 형성한다. 또한, 제2 p-형 저저항 영역(111)은 제1 p-형 저저항 영역(15c)상에 적층되어 있으며 절연막(17)내에 배치된 개구(17c) 내에 매립된 상태로 게이트 전극(20)과 접촉한다. 그 두께는 약 50 내지 300 nm이다.
제2 p-형 저저항 영역(111)은 제1 p-형 저저항 영역(15c)을 구성하는 반도체의 밴드 갭 보다 좁은 밴드 갭을 갖고 있으며 저저항화가 가능한 반도체를 포함한다. 예를 들어, GaAs가 바람직하며 p-형 불순물 농도는 약 2.0×1019cm-3이다. 제2 p-형 저저항 영역(111)은 p-형 불순물을 첨가하면서 선택적으로 개구(17c)에 이를 에피택셜 성장시키서 형성한다. 앞서 설명한 바와 같이, 제1 p-형 저저항 영역(15c)상에 제2 p-형 저저항 영역(111)을 적층하고 게이트 전극(20)을 제2 p-형 저저항 영역(111)에 결합하는 구조에서는 보다 양호한 오믹 접합을 얻을 수 있고, 게이트 전극(20)을 제1 p-형 저저항 영역(15c)에 직접 결합하는 경우에 비해서 게이트 저항을 현저하게 줄일 수 있다.
캡층(16)은 예를 들어 두께가 50 내지 100 nm이며 n-형 불순물로서 실리콘이 4×1018cm-3 정도 첨가된 GsAs를 포함한다. 절연막(17)은 예를 들어 30 nm의 질화 실리콘 Si3N4를 포함하고 있다. 소스 전극(18)과 게이트 전극(19)은 기판측으로 부터 금 게르마늄, 니켈 Ni 및 금 Au를 순차적으로 적층하여 형성되며 캡층(16)과 오믹 접촉되어 있다. 게이트 전극(20)은 기판측으로 부터 티타늄 Ti, 백금 Pt 및 금 Au을 순차적으로 적층함으로써 형성된다.
본 반도체 장치에 따르면, 제2 장벽층(15)이 채널층(14)을 구성하는 반도체의 밴드 갭 보다 넓은 밴드 갭을 갖고 있는 반도체를 채널층(14)과 게이트 전극(20) 사이에 포함하였으므로, 채널층(14)에 캐리어가 효율적으로 축적될 수 있으며, 게이트 전압 Vg에 대한 상호 콘덕턴스 Gm 및 게이트-소스 용량 Cgs의 종속성이 감소되고 전력 인가 효율을 높일 수 있다. 또한, 제2 장벽층(15)에 제1 p-형 저저항 영역(15c)이 배치되어 있기 때문에, 쇼트키 장벽을 이용하는 경우에 비해서 빌트-인 전압이 증가되고 높은 정전압이 게이트 전극(20)에 인가될 수 있다.
정전압이 게이트 전극(20)에 인가될 때는, 채널층(14)에 있어서 기생 저항 성분을 잔류시키지 않고 채널층(14)의 턴온 저항 Ron이 낮아질 수 있고 높은 전력 인가 효율을 얻을 수 있다. 그 결과, 단일 정전원에 의한 동작을 용이하게 할 수 있다. 더구나, 제2 장벽층(15)을 구성하는 반도체의 밴드 갭 보다 좁은 밴드 갭을 가지고 있으며 저저항화가 가능한 제2 p-형 저저항 영역(111)을 게이트 전극(20)과 장벽층내의 제1 p-형 저저항 영역(15c) 사이에 배치하였으므로, 게이트 전극(20)과의 만족스러운 오믹 접촉이 얻어지고, 게이트 저항이 현저하게 감소되어 고주파 특성이 향상된다.
실시예 2
본 발명의 실시예 2에 따른 반도체 장치 제조 방법이 이하 도면을 참조해서 상세히 설명된다.
우선, 예를 들어, 먼저 도 3a에 도시된 바와 같이, 예를 들어, GaAs로 이루어지는 반도체 기판(11) 상에, 예를 들어 불순물을 첨가하지 않은 도핑되지 않은 GaAs층을 에피택셜 성장시켜 버퍼층(12)을 형성한 후, 그 위에 예를 들어 불순물이 첨가되지 않은 도핑되지 않은 AlGaAs층, n-형 불순물로서 실리콘을 첨가한 n-형 AlGaAs 및 불순물이 첨가되지 않은 도핑되지 않은 AlGaAs층을 순차 에피택셜 성장시켜 고저항 영역(13b), 캐리어 공급 영역(13a) 및 고저항 영역(13b)을 적층한 제1 장벽층(13)을 형성한다.
불순물을 첨가하지 않은 GaAs을 에피택셜 성장시키기 위한 원료로는, 트리메틸 갈륨(TMGa) 및 아신(Arsin: AsH3)이 사용되는 한편, 불순물을 첨가한 GaAs용 원료로는 예를 들어 트리메틸 갈륨(TMGa), H2가 10% 희석된 아신(AsH3), 및 H2가 100 ppm 희석된 실레인(SiH4)이 사용된다.
이후에는, 예를 들어, 제1 장벽층(13)상에 불순물이 첨가되지 않은 도핑되지 않은 InGaAs 층을 에피택셜 성장시켜 채널층(14)을 형성한 후에, 불순물이 첨가되지 않은 도핑되지 않은 AlGaAs 층, n-형 불순물로서 실레인이 첨가된 n-형 AlGaAs 층, 및 불순물이 첨가되지 않은 도핑되지 않은 AlGaAs 층이 예를 들어 연속해서 에피택셜 성장되어 고저항 영역(15b)이 형성되고, 제2 장벽층(15)의 캐리어 공급 영역(15a) 및 고저항 영역(15b)이 형성된다.
InGaAs를 성장시키기 위한 III 족 원료로는 트리메틸 인듐(TMIn) 및 트리에틸 갈륨(TEG)의 조합 이외에, 트리에틸 인듐(TEIn) 및 TEG의 조합, TMIn 및 트리메틸 갈륨(TMGa)의 조합, TEIn 및 TMGa의 조합을 포함할 수 있다.
알류미늄 갈륨 비소(AlGaAs)의 성장 원료로서, 갈륨 원료는 트리메틸 갈륨(TMGa) 또는 트리에틸 갈륨(TEG)를 이용하고 비소 원료는 아신(AsH3)을 이용한다. 또한, 알루미늄 원료로는 트리에틸 알루미늄(TEAl) 이외에 트리메틸 알루미늄(TMAl), 디메틸 알루미늄 하이드라이드, 트리이소부틸 알루미늄, 디이소부틸 알루미늄 및 트리메틸 아민 아란이 있고, 화합물층들 각각은 예를 들어 MBE 방법, GSMBE 방법 또는 MOMBE 방법을 이용하여 형성한다.
연속해서, 예를 들어 n-형 불순물로서 실리콘이 첨가된 캡층(16)이 형성되도록 n-형 GaAs층(112)이 고저항 영역(15b)상에 에피택셜 성장된다.
에피택셜 성장을 위해, 이용되는 원료로는 예를 들어, 트리메틸 갈륨(TMGa), 아신(AsH3) 및 H2가 희석된 실레인(SiH4)이 있다.
계속해서, 도시되지 않은 FET 형성 부분 이외의 에피택셜층은 메사 에칭(mesa etching)으로 제거하여 소자간 분리를 행한다.
이후, 도 3b에 도시된 바와 같이, n-형 GaAs 층(112)을 에칭으로 선택적으로 제거하여 캡층(16)을 형성하고, 게이트 전극 형성 영역에 있어서 제2의 장벽층(15)의 고저항 영역(15b)을 노출시킨다.
이 공정에 있어서, GaAs의 에칭액으로서 예를 들어 구연산(citric acid): 과산화 수소 물: 암모니아 물: 물의 혼합액을 이용할 수가 있다.
계속해서, 도 4a에 도시된 바와 같이, 예를 들어, CVD(화학 증착)법으로 질화 실리콘 막을 캡층(16) 및 제2 장벽층(15)의 고저항 영역(16)상에 피착함으로써 절연막(17)을 형성한다. 이후, 에칭하여 절연막(17)을 선택적으로 제거하여 게이트 전극 형성 영역내에 개구(17c)를 형성하고, p-형 불순물로서 아연 Zn을 예를 들어 약 600℃의 온도에서 제2 장벽층(15)의 고저항 영역(15b)내로 확산시켜 p-형 저저항 영역(15c)을 형성한다.
여기서 채택한 확산 방법은 예를 들어 웨이퍼가 세트되어 있는 노심관(reactor core tube)내로 캐리어 가스로서 수소를 이용하여 아신(AsH3) 및 디에틸 아연(DEZ)을 도입하여 기상 확산법으로 행해진다. 아신(AsH3)은 고저항 영역(15b)의 표면으로 부터 높은 증기압을 갖고 있는 비소(As)의 증발을 방지하는데 이용된다. 디에틸 아연(DEZ)은 p-형 불순물로서 아연(Zn)의 유기 화합물이고, 캐리어 가스 버블링(bubbling)에 의해 노심관내로 도입되는데, 이는 화합물 반도체의 기상 확산에 있어서 확산원으로서는 일반적인 것이다.
p-형 저저항 영역(15c)이 형성된 후에, 도 4b에 도시된 바와 같이, 제2 p-형 저저항 영역(111)이 절연막(17)에 형성된 개구(17c)에 선택적으로 에피택셜 성장된다. 이 경우에, p-형 불순물로서 아연 Zn을 확산시켜 제1 p-형 저저항 영역(15c)을 형성한 후에, 제2 p-형 저저항 영역(111)을 노심관 내에서 연속해서 에피택셜 성장시킨다. p-형 저저항 GaAs은 확산시에 도입된 가스계(gas system)인 아신 AsH3, 디에틸 아연 DEZ 및 수소에 부가해서 갈륨 Ga의 원료로 되는 트리메틸 갈륨 TMGa를 노심관내로 도입하여 성장시킨다. 이 공정에서 이용되는 트리메틸 갈륨 TMGa는 화합물 반도체의 에피택셜 성장에 있어서 갈륨의 일반적인 원료이다.
제2 p-형 저저항 영역(111)이 형성된 후에, 예를 들어 티타늄 Ti, 백금 Pt 및 금 Au가 연속해서 증착되고 패턴닝되어 게이트 전극(20)이 형성된다.
이후, 절연막(17)은 선택적으로 에칭 제거되어, 소스 전극 형성 영역 및 드레인 전극 형성 영역 각각에 개구(17a 및 17b)가 형성되고, 이 위에는 예를 들어 금 게르마늄 합금 AuGe 및 니켈 Ni가 연속해서 피착된 후 패턴닝된다.
계속해서, 이들은 예를 들어 약 400℃의 온도에서 열처리에 의해 합금으로 되어 소스 전극(18) 및 드레인 전극(19)이 형성되고, 도 2에 도시된 반도체 장치가 완성된다.
앞서 설명한 바와 같이, 채널을 구성하는 반도체의 밴드 갭 보다 넓은 밴드 갭을 갖고 있는 p-형 저저항 영역을 갖고 있는 장벽층이 채널층과 게이트 전극 사이에 배치되므로, 캐리어가 채널층내에 효율적으로 축적되어 게이트 전압에 대한 상호 콘덕턴스 및 게이트-소스 용량의 선형성이 향상된다. 또한, 장벽층의 밴드 갭 보다 좁은 밴드 갭을 갖고 있는 제2 p-형 저저항 영역(111)이 장벽층상에 형성되기 때문에, 만족스런 오믹 특성을 갖는 반도체 장치를 얻을 수 있다.

Claims (20)

  1. 반도체 장치에 있어서,
    기판;
    상기 기판상에 형성된 제1 도전형의 제1 반도체층;
    상기 제1 반도체층상에 형성되어 있으며 상기 제1 반도체층의 밴드 갭 보다 작은 밴드 갭을 갖고 있는 제2 반도체층;
    상기 제2 반도체층상에 형성되어 있으며 상기 제2 반도체층의 밴드 갭 보다 큰 밴드 갭을 갖고 있는 제1 도전형의 제3 반도체층;
    상기 제3 반도체층상에 형성되어 있는 제2 도전형의 제1 저저항층;
    상기 제1 저저항층상에 형성되어 있으며 상기 제1 저저항층의 밴드 갭 보다 작은 밴드 갭을 갖고 있는 제2 도전형의 제2 저저항층; 및
    상기 제2 저저항층상에 형성된 게이트 전극을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 게이트 전극이 형성되어 있는 영역을 제외한 상기 제2 저저항층상에 형성된 제1 도전형의 제4 반도체층; 및
    서로 전기적으로 절연되어 있으며 상기 제4 반도체층상에 형성된 소스 전극 및 드레인 전극을 더 포함하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 반도체층은 불순물을 함유하지 않는 고저항 영역 및 제1 도전형의 불순물을 함유하는 캐리어 공급 영역을 포함하는 반도체 장치.
  4. 제1항에 있어서, 상기 제3 반도체층은 불순물을 함유하지 않는 고저항 영역 및 제1 도전형의 불순물을 함유하는 캐리어 공급 영역을 포함하는 반도체 장치.
  5. 제3항에 있어서, 상기 제3 반도체층은 불순물을 함유하지 않는 고저항 영역 및 제1 도전형의 불순물을 함유하는 캐리어 공급 영역을 포함하는 반도체 장치.
  6. 제2항에 있어서, 상기 제2 반도체층은, 상기 소스 전극과 상기 드레인 전극 사이에 전류 경로를 구성하는 채널층인 반도체 장치.
  7. 제1항에 있어서, 상기 제1 반도체층 및 상기 제3 반도체층 각각은 AlxGaAs(0<x<1)를 포함하는 반도체 장치.
  8. 제7항에 있어서, 상기 제2 저저항층은 AlyGaAs(0≤y<1, y<x)을 포함하는 반도체 장치.
  9. 제1항에 있어서, 상기 제1 저저항층은 상기 제3 반도체층의 영역내에 형성되는 반도체 장치.
  10. 제1항에 있어서, 상기 게이트 전극은 상기 제2 저저항층과 오믹 접촉되는 반도체 장치.
  11. 반도체 장치에 있어서,
    반절연성 기판(semi-insulating substrate);
    상기 기판상에 형성된 제1 도전형의 제1 반도체층;
    상기 제1 반도체층상에 형성되어 있으며 상기 제1 반도체층의 밴드 갭 보다 작은 밴드 갭을 갖고 있는 제2 반도체층;
    상기 제2 반도체층상에 형성되어 있으며 상기 제2 반도체층의 밴드 갭 보다 큰 밴드 갭을 갖고 있는 제1 도전형의 제3 반도체층 - 상기 제1 반도체층 및 상기 제3 반도체층은 캐리어를 상기 제2 반도체층에 공급하는 기능을 갖고 있음 -;
    상기 제3 반도체층상에 형성되어 있는 제2 도전형의 제1 저저항층;
    상기 제1 저저항층상에 형성되어 있으며 상기 제1 저저항층의 밴드 갭 보다 작은 밴드 갭을 갖고 있는 제2 도전형의 제2 저저항층; 및
    상기 제2 저저항층 바로 위에 형성된 게이트 전극을 포함하는 반도체 장치.
  12. 제11항에 있어서, 상기 기판은 GaAs를 포함하며, GaAs를 포함하는 버퍼층은 상기 기판과 상기 제1 반도체층 사이에 배치되는 반도체 장치.
  13. 제11항에 있어서, 상기 게이트 전극이 형성되어 있는 영역을 제외한 상기 제2 저저항층상에 형성된 제1 도전형의 제4 반도체층(캡층), 및 서로 전기적으로 분리되어 있으며 상기 제4 반도체층상에 형성된 소스 전극 및 드레인 전극을 더 포함하는 반도체 장치.
  14. 제11항에 있어서, 상기 제1 반도체층 및/또는 상기 제3 반도체층은 불순물을 함유하지 않는 고저항 영역 및 상기 제1 도전형의 불순물을 함유하는 캐리어 공급 영역을 포함하는 반도체 장치.
  15. 제13항에 있어서, 상기 제2 반도체층은 상기 소스 전극과 상기 드레인 전극간의 전류 경로를 구성하는 채널층인 반도체 장치.
  16. 제11항에 있어서, 상기 제1 반도체층 및 상기 제3 반도체층 각각은 AlxGaAs(0<x<1)를 포함하는 반도체 장치.
  17. 제16항에 있어서, 상기 제2 저저항층은 AlyGaAs(0≤y<1, y<x)을 포함하는 반도체 장치.
  18. 제11항에 있어서, 상기 제1 저저항층은 상기 제3 반도체층의 영역내에 형성되는 반도체 장치.
  19. 제11항에 있어서, 상기 게이트 전극은 상기 제2 저저항층과 오믹 접촉되는 반도체 장치.
  20. 반도체 장치 제조 방법에 있어서,
    기판상에 제1 도전형의 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층상에 상기 제1 반도체층의 밴드 갭 보다 작은 밴드 갭을 갖고 있는 제2 반도체층을 형성하는 단계;
    상기 제2 반도체층상에 상기 제2 반도체층의 밴드 갭 보다 큰 밴드 갭을 갖고 있는 제1 도전형의 제3 반도체층을 형성하는 단계;
    상기 제3 반도체층상에 제2 도전형의 제4 반도체층(캡)을 형성하는 단계;
    상기 제4 반도체층을 선택적으로 에칭하여 제1 개구를 형성하는 단계;
    상기 제1 개구 및 상기 제4 반도체층상에 절연막을 형성한 후 이 절연막을 에칭하여 상기 제1 개구 보다 작은 제2 개구를 제공하는 단계;
    상기 제3 반도체층에 상기 제2 개구를 통해서 제2 도전형의 제5 반도체층을 형성하는 단계;
    상기 제5 반도체층의 밴드 갭 보다 작은 밴드 갭을 갖고 있는 제2 도전형의 제6 반도체층을 상기 제5 반도체층상에 형성하는 단계; 및
    상기 제6 반도체층상에 게이트 전극을 형성하는 단계를 포함하는 반도치 장치 제조 방법.
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