JPH11284222A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11284222A JPH11284222A JP8520598A JP8520598A JPH11284222A JP H11284222 A JPH11284222 A JP H11284222A JP 8520598 A JP8520598 A JP 8520598A JP 8520598 A JP8520598 A JP 8520598A JP H11284222 A JPH11284222 A JP H11284222A
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- layer
- semiconductor
- compound semiconductor
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Abstract
(57)【要約】
【課題】 基板上に形成された半導体素子内および半導
体素子間の電気的な分離が充分でなく、諸特性が悪く、
高集積化ができないという問題があった。 【解決手段】 周期表第IV族の単一元素から成る基板上
に、周期表第III −Ｖ族の元素から成る化合物半導体層
を形成し、この化合物半導体層を用いて複数の半導体素
子を形成した半導体装置であって、上記複数の半導体素
子間や複数の電極間における基板の表面部に、上記化合
物半導体層が存在しない溝を設けた。
体素子間の電気的な分離が充分でなく、諸特性が悪く、
高集積化ができないという問題があった。 【解決手段】 周期表第IV族の単一元素から成る基板上
に、周期表第III −Ｖ族の元素から成る化合物半導体層
を形成し、この化合物半導体層を用いて複数の半導体素
子を形成した半導体装置であって、上記複数の半導体素
子間や複数の電極間における基板の表面部に、上記化合
物半導体層が存在しない溝を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は周期表第IV族の単一
元素から成る基板上に、周期表第III −Ｖ族の元素から
成る化合物半導体層を用いた半導体素子を形成した半導
体装置に関し、特に電子素子、光素子、光電子素子、お
よびこれらの集積回路などから成る半導体装置に関す
る。
元素から成る基板上に、周期表第III −Ｖ族の元素から
成る化合物半導体層を用いた半導体素子を形成した半導
体装置に関し、特に電子素子、光素子、光電子素子、お
よびこれらの集積回路などから成る半導体装置に関す
る。
【０００２】
【従来の技術】ガリウム砒素のような周期表第III −Ｖ
族の化合物半導体を用いた電子デバイスは、シリコン半
導体を用いたデバイスより高速・高周波域で動作するこ
とが可能であるため、マイクロ波デバイスやミリ波デバ
イスなどの電子素子、或いはＬＥＤ（発光ダイオード）
やＬＤ（レーザーダイオード）などの光デバイスヘの利
用が拡大している。
族の化合物半導体を用いた電子デバイスは、シリコン半
導体を用いたデバイスより高速・高周波域で動作するこ
とが可能であるため、マイクロ波デバイスやミリ波デバ
イスなどの電子素子、或いはＬＥＤ（発光ダイオード）
やＬＤ（レーザーダイオード）などの光デバイスヘの利
用が拡大している。
【０００３】ところが、化合物半導体のみから成るバル
ク状の化合物半導体基板は、口径が未だ３〜４インチ、
大きくても５〜６インチ程度と小さく、しかも高価格で
あり、６〜８インチさらには１２インチといった大口径
化が達成されて低価格であるシリコン基板と比較して、
その上に形成される半導体装置の量産化と今後の展開を
困難としている。
ク状の化合物半導体基板は、口径が未だ３〜４インチ、
大きくても５〜６インチ程度と小さく、しかも高価格で
あり、６〜８インチさらには１２インチといった大口径
化が達成されて低価格であるシリコン基板と比較して、
その上に形成される半導体装置の量産化と今後の展開を
困難としている。
【０００４】そこで注目されているのがシリコン基板上
に化合物半導体層をエピタキシャル成長させたヘテロエ
ピタキシャル成長の化合物半導体基板である。シリコン
基板に化合物半導体をエピタキシャル成長することで、
化合物半導体層を有する基板の大口径化と低コスト化が
可能となる。また、シリコン基板上に化合物半導体層を
形成した基板は、機械的強度に優れ、且つ熱伝導性が高
いため、半導体装置を形成した際の放熱性に優れるなど
の特徴を有する。またガリウム砒素などの化合物半導体
材料は、光学特性と電気特性を併せ持つため、シリコン
基板上に優れた結晶性の化合物半導体を成長できれば、
ＭＥＳＦＥＴ（金属半導体電界効果トランジスタ）やＨ
ＥＭＴ（高電子移動度トランジスタ）などの電子素子と
共に、ＬＥＤやＬＤなどの光素子を同一基板上に作製し
た光・電子混成デバイスを実現することも可能になる。
に化合物半導体層をエピタキシャル成長させたヘテロエ
ピタキシャル成長の化合物半導体基板である。シリコン
基板に化合物半導体をエピタキシャル成長することで、
化合物半導体層を有する基板の大口径化と低コスト化が
可能となる。また、シリコン基板上に化合物半導体層を
形成した基板は、機械的強度に優れ、且つ熱伝導性が高
いため、半導体装置を形成した際の放熱性に優れるなど
の特徴を有する。またガリウム砒素などの化合物半導体
材料は、光学特性と電気特性を併せ持つため、シリコン
基板上に優れた結晶性の化合物半導体を成長できれば、
ＭＥＳＦＥＴ（金属半導体電界効果トランジスタ）やＨ
ＥＭＴ（高電子移動度トランジスタ）などの電子素子と
共に、ＬＥＤやＬＤなどの光素子を同一基板上に作製し
た光・電子混成デバイスを実現することも可能になる。
【０００５】シリコン基板上に化合物半導体を形成した
半導体基板は、このような多くのメリットを持つ反面、
シリコンなどの第IV族の元素から成る基板上にガリウム
砒素などの第III −Ｖ族の元素から成る化合物半導体層
をヘテロエピタキシャル成長させる際に、化合物半導体
層の成長前処理におけるアルシン（ＡｓＨ3 ）ガス雰囲
気中のＡｓがシリコン基板へ拡散侵入したり、化合物半
導体層の成長初期における成長時の基板温度が高いた
め、化合物半導体材料の第Ｖ族原子がシリコン基板へ拡
散侵入し、これがシリコン基板に対してドーパントとな
ってシリコン基板の表面部が低抵抗となり、シリコン基
板表面に低抵抗層が形成されて、これを用いたデバイス
特性が劣化するという問題があった。
半導体基板は、このような多くのメリットを持つ反面、
シリコンなどの第IV族の元素から成る基板上にガリウム
砒素などの第III −Ｖ族の元素から成る化合物半導体層
をヘテロエピタキシャル成長させる際に、化合物半導体
層の成長前処理におけるアルシン（ＡｓＨ3 ）ガス雰囲
気中のＡｓがシリコン基板へ拡散侵入したり、化合物半
導体層の成長初期における成長時の基板温度が高いた
め、化合物半導体材料の第Ｖ族原子がシリコン基板へ拡
散侵入し、これがシリコン基板に対してドーパントとな
ってシリコン基板の表面部が低抵抗となり、シリコン基
板表面に低抵抗層が形成されて、これを用いたデバイス
特性が劣化するという問題があった。
【０００６】この様子を図９および図１０に示す。図９
は２つの半導体素子（ＭＥＳＦＥＴ）を基板１上に形成
したものである。つまり、シリコン基板１上に、バッフ
ァ層として機能する第１の化合物半導体層３、活性層も
しくは動作層として機能する第２の化合物半導体層４、
およびコンタクト層として機能する第３の化合物半導体
層５を順次積層して形成し、活性層４上にゲート電極Ｇ
を形成し、コンタクト層５上にソース電極Ｓとドレイン
電極Ｄを形成したものである。このような化合物半導体
層３〜５は、ＭＯＣＶＤ法などによって基板１上に形成
されるが、この化合物半導体層３〜５の形成過程で化合
物半導体層３の構成元素が基板１の表面部に拡散侵入す
る。このときのシリコン基板１の表面から深さＸ0 まで
拡散侵入したＡｓ原子の原子濃度のデプスプロファイル
を図１０に示す。代表的な値は、Ｘ0 が２００ｎｍであ
り、最表面の原子濃度が〜１０１8 ａｔｏｍｓ・ｃｍ-3
のオーダーである。
は２つの半導体素子（ＭＥＳＦＥＴ）を基板１上に形成
したものである。つまり、シリコン基板１上に、バッフ
ァ層として機能する第１の化合物半導体層３、活性層も
しくは動作層として機能する第２の化合物半導体層４、
およびコンタクト層として機能する第３の化合物半導体
層５を順次積層して形成し、活性層４上にゲート電極Ｇ
を形成し、コンタクト層５上にソース電極Ｓとドレイン
電極Ｄを形成したものである。このような化合物半導体
層３〜５は、ＭＯＣＶＤ法などによって基板１上に形成
されるが、この化合物半導体層３〜５の形成過程で化合
物半導体層３の構成元素が基板１の表面部に拡散侵入す
る。このときのシリコン基板１の表面から深さＸ0 まで
拡散侵入したＡｓ原子の原子濃度のデプスプロファイル
を図１０に示す。代表的な値は、Ｘ0 が２００ｎｍであ
り、最表面の原子濃度が〜１０１8 ａｔｏｍｓ・ｃｍ-3
のオーダーである。
【０００７】このような化合物半導体基板を用いて半導
体素子を形成すると、半導体基板１の表面部における低
抵抗層１ｃを仲介とした半導体素子内の電極Ｓ、Ｇ、Ｄ
間の寄生容量が著しく増加し、半導体素子の高周波特性
などが著しく劣化したり、低抵抗層１ｃを仲介とした半
導体素子間の分離が著しく劣化する。
体素子を形成すると、半導体基板１の表面部における低
抵抗層１ｃを仲介とした半導体素子内の電極Ｓ、Ｇ、Ｄ
間の寄生容量が著しく増加し、半導体素子の高周波特性
などが著しく劣化したり、低抵抗層１ｃを仲介とした半
導体素子間の分離が著しく劣化する。
【０００８】例えば、ＦＥＴ（ソース接地）では、寄生
容量Ｃｇｐ（ゲート入力静電容量）やＣｄｐ（ドレイン
出力静電容量）やＣｄｓ（ドレインソース間静電容量）
の増加を起こし、素子の高周波特性を低下させる。ま
た、半導体素子を高集積化した場合、素子間のリーク電
流の発生などによって素子の分離特性が低下し、集積回
路の動作不良、消費電力の増加、遅延時間の増加などの
性能低下をもたらす。
容量Ｃｇｐ（ゲート入力静電容量）やＣｄｐ（ドレイン
出力静電容量）やＣｄｓ（ドレインソース間静電容量）
の増加を起こし、素子の高周波特性を低下させる。ま
た、半導体素子を高集積化した場合、素子間のリーク電
流の発生などによって素子の分離特性が低下し、集積回
路の動作不良、消費電力の増加、遅延時間の増加などの
性能低下をもたらす。
【０００９】そこで、このシリコン基板と化合物半導体
層との界面に生成する低抵抗層１ｃによるデバイスへの
影響を軽減もしくは無くすために、幾つかの技術が開示
されている。
層との界面に生成する低抵抗層１ｃによるデバイスへの
影響を軽減もしくは無くすために、幾つかの技術が開示
されている。
【００１０】特開平７−３２６７３１号公報では、シリ
コン基板のシリコン原子がその上に形成される化合物半
導体層に不純物として拡散した構造の半導体層を用いて
半導体素子を形成する場合において、半導体素子を構成
する電極、配線およびボンディングパッドの領域を取り
囲むように、不純物が拡散した導電層を除去することに
より、この導電層が共通電極として電極、配線またはパ
ッドと、周囲の電極、配線、パッド間に生じていた寄生
の直列容量結合を激減させることができる半導体装置が
開示されている。
コン基板のシリコン原子がその上に形成される化合物半
導体層に不純物として拡散した構造の半導体層を用いて
半導体素子を形成する場合において、半導体素子を構成
する電極、配線およびボンディングパッドの領域を取り
囲むように、不純物が拡散した導電層を除去することに
より、この導電層が共通電極として電極、配線またはパ
ッドと、周囲の電極、配線、パッド間に生じていた寄生
の直列容量結合を激減させることができる半導体装置が
開示されている。
【００１１】特開平９−８２６４０号公報では、シリコ
ン基板に横断面Ｖ字状の溝を形成して化合物半導体薄膜
を成長させることにより、基板に反りや欠陥が生ずるの
を抑制し、これによりそのそりや欠陥に起因する半導体
素子の特性劣化を防止することができる化合物半導体基
板が開示されている。
ン基板に横断面Ｖ字状の溝を形成して化合物半導体薄膜
を成長させることにより、基板に反りや欠陥が生ずるの
を抑制し、これによりそのそりや欠陥に起因する半導体
素子の特性劣化を防止することができる化合物半導体基
板が開示されている。
【００１２】
【発明が解決しようとする課題】しかしながら、上記
では、シリコン基板の構成原子が化合物半導体層に不純
物として拡散して生じた導電層については、公報記載の
ように、素子を構成している電極、配線およびボンディ
ングパッド間に生じていた寄生の直列容量結合を電気的
に分離して激減させることができるが、化合物半導体層
の構成原子がシリコン基板に不純物として拡散して生じ
た導電層については考慮されておらず、分離が不十分で
ある。
では、シリコン基板の構成原子が化合物半導体層に不純
物として拡散して生じた導電層については、公報記載の
ように、素子を構成している電極、配線およびボンディ
ングパッド間に生じていた寄生の直列容量結合を電気的
に分離して激減させることができるが、化合物半導体層
の構成原子がシリコン基板に不純物として拡散して生じ
た導電層については考慮されておらず、分離が不十分で
ある。
【００１３】また、上記 では、シリコン基板にＶ溝を
形成し、その上に化合物半導体層を全面に形成して、基
板のそりや欠陥に起因する特性劣化を防止することがで
きるとしているが、基板と化合物半導体層間の不純物の
相互拡散については触れておらず、またＶ溝にも化合物
半導体が堆積しており、素子の電気的な分離はできてい
ない。
形成し、その上に化合物半導体層を全面に形成して、基
板のそりや欠陥に起因する特性劣化を防止することがで
きるとしているが、基板と化合物半導体層間の不純物の
相互拡散については触れておらず、またＶ溝にも化合物
半導体が堆積しており、素子の電気的な分離はできてい
ない。
【００１４】本発明は、このような従来技術の問題点に
鑑みてなされたものであり、シリコンなどから成る基板
上に化合物半導体層をエピタキシャル成長させた半導体
装置において、基板上に形成された半導体素子内および
半導体素子間の電気的な分離を確実にした半導体装置を
提供することを目的とするものである。
鑑みてなされたものであり、シリコンなどから成る基板
上に化合物半導体層をエピタキシャル成長させた半導体
装置において、基板上に形成された半導体素子内および
半導体素子間の電気的な分離を確実にした半導体装置を
提供することを目的とするものである。
【００１５】
【問題点を解決するための手段】上記目的を達成するた
めに、請求項１に係る半導体装置では、周期表第IV族の
単一元素から成る基板上に、周期表第III −Ｖ族の元素
から成る化合物半導体層を形成し、この化合物半導体層
を用いて複数の電極を有する複数の半導体素子を形成し
た半導体装置において、前記複数の半導体素子間におけ
る前記基板の表面部に、前記化合物半導体層が存在しな
い溝を設けた。
めに、請求項１に係る半導体装置では、周期表第IV族の
単一元素から成る基板上に、周期表第III −Ｖ族の元素
から成る化合物半導体層を形成し、この化合物半導体層
を用いて複数の電極を有する複数の半導体素子を形成し
た半導体装置において、前記複数の半導体素子間におけ
る前記基板の表面部に、前記化合物半導体層が存在しな
い溝を設けた。
【００１６】また、請求項２に係る半導体装置では、周
期表第IV族の単一元素から成る基板上に、周期表第III
−Ｖ族の元素から成る化合物半導体層を形成し、この化
合物半導体層を用いて複数の電極を有する複数の半導体
素子を形成した半導体装置において、前記半導体素子の
複数の電極間における前記基板の表面部に、前記化合物
半導体層が存在しない溝を設けた。
期表第IV族の単一元素から成る基板上に、周期表第III
−Ｖ族の元素から成る化合物半導体層を形成し、この化
合物半導体層を用いて複数の電極を有する複数の半導体
素子を形成した半導体装置において、前記半導体素子の
複数の電極間における前記基板の表面部に、前記化合物
半導体層が存在しない溝を設けた。
【００１７】請求項１または請求項２に係る半導体装置
では、前記溝の表面部に絶縁膜を形成してもよい。
では、前記溝の表面部に絶縁膜を形成してもよい。
【００１８】また、請求項１または請求項２に係る半導
体装置では、前記溝内に絶縁材料を充填してもよい。
体装置では、前記溝内に絶縁材料を充填してもよい。
【００１９】さらに、請求項５に係る半導体装置では、
周期表第IV族の単一元素から成る基板上に、周期表第II
I −Ｖ族の元素から成る化合物半導体層を形成し、この
化合物半導体層を用いて複数の電極を有する複数の半導
体素子を形成した半導体装置において、前記複数の半導
体素子間における前記基板の表面部に、不活性な不純物
を注入した。
周期表第IV族の単一元素から成る基板上に、周期表第II
I −Ｖ族の元素から成る化合物半導体層を形成し、この
化合物半導体層を用いて複数の電極を有する複数の半導
体素子を形成した半導体装置において、前記複数の半導
体素子間における前記基板の表面部に、不活性な不純物
を注入した。
【００２０】また、請求項６に係る半導体装置では、周
期表第IV族の単一元素から成る基板上に、周期表第III
−Ｖ族の元素から成る化合物半導体層を形成し、この化
合物半導体層を用いて複数の電極を有する複数の半導体
素子を形成した半導体装置において、前記半導体素子の
複数の電極間における前記基板の表面部に、不活性な不
純物を注入した。
期表第IV族の単一元素から成る基板上に、周期表第III
−Ｖ族の元素から成る化合物半導体層を形成し、この化
合物半導体層を用いて複数の電極を有する複数の半導体
素子を形成した半導体装置において、前記半導体素子の
複数の電極間における前記基板の表面部に、不活性な不
純物を注入した。
【００２１】
【作用】シリコンなどの周期表第IV族の単一元素から成
る基板上に、ガリウム砒素などの周期表第III −Ｖ族の
元素から成る化合物半導体層をエピタキシャル成長させ
る場合、良好なエピタキシャル成長層を得るために、基
板温度を高温に設定し、成長雰囲気を適性に設定する。
る基板上に、ガリウム砒素などの周期表第III −Ｖ族の
元素から成る化合物半導体層をエピタキシャル成長させ
る場合、良好なエピタキシャル成長層を得るために、基
板温度を高温に設定し、成長雰囲気を適性に設定する。
【００２２】これらの設定された成長条件により、成長
前処理の水素キャリアガスとアルシンガス導入による基
板の表面酸化膜除去工程や成長原料ガスの導入によるエ
ピタキシャル成長時において、成長層の構成元素である
ガリウム砒素などのうちの第Ｖ族の元素が基板の構成元
素であるシリコンなどの周期表第IV族元素中に拡散侵入
し、基板表面の電気抵抗がバルク基板の電気抵抗よりも
低下してしまう。この基板表面の電気抵抗の低下は、基
板の表面領域がバルク基板と同じ高抵抗であるＩ型もし
くは弱いＮ型半導体（比抵抗が１×１０２〜１０5 Ω・
ｃｍ程度）から低抵抗の強いＮ型半導体に変化すること
による。
前処理の水素キャリアガスとアルシンガス導入による基
板の表面酸化膜除去工程や成長原料ガスの導入によるエ
ピタキシャル成長時において、成長層の構成元素である
ガリウム砒素などのうちの第Ｖ族の元素が基板の構成元
素であるシリコンなどの周期表第IV族元素中に拡散侵入
し、基板表面の電気抵抗がバルク基板の電気抵抗よりも
低下してしまう。この基板表面の電気抵抗の低下は、基
板の表面領域がバルク基板と同じ高抵抗であるＩ型もし
くは弱いＮ型半導体（比抵抗が１×１０２〜１０5 Ω・
ｃｍ程度）から低抵抗の強いＮ型半導体に変化すること
による。
【００２３】周知のように、シリコン基板中にエピタキ
シャル成長させたガリウム砒素の砒素原子が基板に侵入
した場合、砒素原子はシリコンに対して浅いエネルギー
準位を形成するため、微量のドーピング量でも効率よく
活性化し、電子キャリアを生み出して低抵抗となる。
シャル成長させたガリウム砒素の砒素原子が基板に侵入
した場合、砒素原子はシリコンに対して浅いエネルギー
準位を形成するため、微量のドーピング量でも効率よく
活性化し、電子キャリアを生み出して低抵抗となる。
【００２４】このようなシリコン基板表面の低抵抗層を
高抵抗化することは困難であり、最も簡便な方法は、基
板上に素子を形成した後もしくは素子を形成する過程
で、このシリコン基板表面の低抵抗層を可能な限りエッ
チング除去するのが確実である。
高抵抗化することは困難であり、最も簡便な方法は、基
板上に素子を形成した後もしくは素子を形成する過程
で、このシリコン基板表面の低抵抗層を可能な限りエッ
チング除去するのが確実である。
【００２５】また、エッチングした溝部に絶縁膜を形成
もしくは絶縁材を充填して、前記低抵抗層を分離しても
構わない。さらに、溝部を形成する代わりに、半導体層
を不活性にする不純物をイオン注入して、低抵抗層を分
離しても構わない。
もしくは絶縁材を充填して、前記低抵抗層を分離しても
構わない。さらに、溝部を形成する代わりに、半導体層
を不活性にする不純物をイオン注入して、低抵抗層を分
離しても構わない。
【００２６】
【発明の実施の形態】以下、各請求項に係る発明の実施
形態を添付図面に基づき詳細に説明する。図１および図
２は請求項１に係る半導体装置の一実施形態を示す断面
図であり、図１は図２のＡ−Ａ′断面図である。図１お
よび図２において、１は基板、３〜５は化合物半導体
層、６は電極、７は溝である。
形態を添付図面に基づき詳細に説明する。図１および図
２は請求項１に係る半導体装置の一実施形態を示す断面
図であり、図１は図２のＡ−Ａ′断面図である。図１お
よび図２において、１は基板、３〜５は化合物半導体
層、６は電極、７は溝である。
【００２７】化合物半導体層３〜５を形成するための基
板１としては、シリコンやゲルマニウムなどの周期表第
IV族の元素から成る基板が用いられる。この周期表第IV
族の元素から成る基板１としては、（１００）面が＜０
１１＞方向に２〜７°傾斜した基板などが好適に用いら
れる。この周期表第IV族の元素から成る基板１は、１×
１０２〜１０5 Ω・ｃｍ程度の高抵抗半導体基板が望ま
しい。
板１としては、シリコンやゲルマニウムなどの周期表第
IV族の元素から成る基板が用いられる。この周期表第IV
族の元素から成る基板１としては、（１００）面が＜０
１１＞方向に２〜７°傾斜した基板などが好適に用いら
れる。この周期表第IV族の元素から成る基板１は、１×
１０２〜１０5 Ω・ｃｍ程度の高抵抗半導体基板が望ま
しい。
【００２８】基板１上には、バッファ層として機能する
ｉ−ＧａＡｓなどの化合物半導体層３、動作層として機
能するｎ−ＧａＡｓなどの化合物半導体層４、コンタク
ト層として機能するｎ+ −ＧａＡｓなどの化合物半導体
層５、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄな
どから成る電極層６が形成され、一つの半導体素子が構
成される。
ｉ−ＧａＡｓなどの化合物半導体層３、動作層として機
能するｎ−ＧａＡｓなどの化合物半導体層４、コンタク
ト層として機能するｎ+ −ＧａＡｓなどの化合物半導体
層５、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄな
どから成る電極層６が形成され、一つの半導体素子が構
成される。
【００２９】この化合物半導体層３〜５は、ＧａＡｓ以
外に、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、
ＩｎＰ、ＩｎＧａＰ、ＡｌＧａＩｎＰなどを用いてもよ
い。。このような化合物半導体層３〜５は、基板１上に
一層もしくは複数層形成される。化合物半導体層３〜５
などの厚みは使用目的に応じて種々設定されるが、通常
は０．１〜４μｍ程度である。
外に、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、
ＩｎＰ、ＩｎＧａＰ、ＡｌＧａＩｎＰなどを用いてもよ
い。。このような化合物半導体層３〜５は、基板１上に
一層もしくは複数層形成される。化合物半導体層３〜５
などの厚みは使用目的に応じて種々設定されるが、通常
は０．１〜４μｍ程度である。
【００３０】このような化合物半導体層３〜５は、有機
金属材料を加熱して分解して他の有機金属材料の構成元
素と反応させる有機金属化学気相成長（ＭＯＣＶＤ）法
などで形成される。ＭＯＣＶＤ法では、第IV族基板１を
カーボンサセプタ上に設置して原料ガスを分解・反応さ
せることにより、化合物半導体層を基板１上に形成す
る。
金属材料を加熱して分解して他の有機金属材料の構成元
素と反応させる有機金属化学気相成長（ＭＯＣＶＤ）法
などで形成される。ＭＯＣＶＤ法では、第IV族基板１を
カーボンサセプタ上に設置して原料ガスを分解・反応さ
せることにより、化合物半導体層を基板１上に形成す
る。
【００３１】つまり、周期表第IV族の元素から成る基板
１を洗浄し、これをＭＯＣＶＤ装置内のカーボンサセプ
タ上に設置し、水素とアルシン（ＡｓＨ3 ）の混合ガス
の雰囲気下で基板を９００℃で約１０分間加熱して基板
１表面の自然酸化膜を蒸発させて除去する。
１を洗浄し、これをＭＯＣＶＤ装置内のカーボンサセプ
タ上に設置し、水素とアルシン（ＡｓＨ3 ）の混合ガス
の雰囲気下で基板を９００℃で約１０分間加熱して基板
１表面の自然酸化膜を蒸発させて除去する。
【００３２】次に、基板温度を５５０℃まで下げて、そ
のままの状態で成長ガスに切り換える。この場合、原料
ガスとしては、トリメチルガリウム（ＴＭＧ）、トリエ
チルガリウム（ＴＥＧ）、トリメチルアルミニウム（Ｔ
ＭＡ）、トリエチルアルミニウム（ＴＥＡ）、トリメチ
ルインジウム（ＴＭＩ）、トリエチルインジウム（ＴＥ
Ｉ）、アルシン（ＡＨ3 ）、フォスフィン（ＰＨ3 ）な
どが用いられる。また、キャリアガスとして水素ガスな
どが用いられる。
のままの状態で成長ガスに切り換える。この場合、原料
ガスとしては、トリメチルガリウム（ＴＭＧ）、トリエ
チルガリウム（ＴＥＧ）、トリメチルアルミニウム（Ｔ
ＭＡ）、トリエチルアルミニウム（ＴＥＡ）、トリメチ
ルインジウム（ＴＭＩ）、トリエチルインジウム（ＴＥ
Ｉ）、アルシン（ＡＨ3 ）、フォスフィン（ＰＨ3 ）な
どが用いられる。また、キャリアガスとして水素ガスな
どが用いられる。
【００３３】このような方法で化合物半導体膜を基板１
上に形成すると、基板１の表面部分にはＡｓが拡散して
低抵抗層１ｃが形成されるが、この低抵抗層１ｃは、図
１に示すように、複数の半導体素子１０間の領域で完全
にエッチング除去されるように溝７が形成されており、
半導体素子間には高抵抗バルク部１ｂのみが存在してい
る。
上に形成すると、基板１の表面部分にはＡｓが拡散して
低抵抗層１ｃが形成されるが、この低抵抗層１ｃは、図
１に示すように、複数の半導体素子１０間の領域で完全
にエッチング除去されるように溝７が形成されており、
半導体素子間には高抵抗バルク部１ｂのみが存在してい
る。
【００３４】図３および図４は、請求項１に係る半導体
装置の他の実施形態を示す図であり、図３は図４のＡ−
Ａ′断面図である。図３および図４はＬＥＤを２素子形
成したものであり、その層構成はシリコンなどから成る
基板１上に、バッファ層として機能するｎ−ＧａＡｓな
どから成る化合物半導体層３、コンタクト層として機能
するｎ+ −ＡｌＧａＡｓなどから成る化合物半導体層５
ａ、活性層として機能するｎ−ＡｌＧａＡｓなどから成
る化合物半導体層４ａ、活性層として機能するp −Ａｌ
ＧａＡｓなどから成る化合物半導体層４ｂ、負電極Ｎや
正電極Ｐなどから成る電極層６を順次積層して構成した
ものであり、素子はＭＯＣＶＤ装置などによる化合物半
導体のエピタキシャル成長や電子ビーム蒸着装置などに
よる金属膜の堆積と、フォトエッチングプロセスにより
作製される。
装置の他の実施形態を示す図であり、図３は図４のＡ−
Ａ′断面図である。図３および図４はＬＥＤを２素子形
成したものであり、その層構成はシリコンなどから成る
基板１上に、バッファ層として機能するｎ−ＧａＡｓな
どから成る化合物半導体層３、コンタクト層として機能
するｎ+ −ＡｌＧａＡｓなどから成る化合物半導体層５
ａ、活性層として機能するｎ−ＡｌＧａＡｓなどから成
る化合物半導体層４ａ、活性層として機能するp −Ａｌ
ＧａＡｓなどから成る化合物半導体層４ｂ、負電極Ｎや
正電極Ｐなどから成る電極層６を順次積層して構成した
ものであり、素子はＭＯＣＶＤ装置などによる化合物半
導体のエピタキシャル成長や電子ビーム蒸着装置などに
よる金属膜の堆積と、フォトエッチングプロセスにより
作製される。
【００３５】基板１の表面低抵抗層１ｃは、ＬＥＤ素子
１１の間の領域で完全にエッチング除去されるように溝
７が形成されており、素子１１の間には高抵抗バルク部
１ｂのみが存在するように構成されている。
１１の間の領域で完全にエッチング除去されるように溝
７が形成されており、素子１１の間には高抵抗バルク部
１ｂのみが存在するように構成されている。
【００３６】次に、請求項２に係る半導体装置の一実施
形態を図５に基づいて説明する。図５は図２のＢ−Ｂ′
断面図である。この半導体装置では、一つの半導体素子
素子１０内のソース電極Ｓとゲート電極Ｇ間の低抵抗層
１ｃも完全にエッチング除去されるように溝７が形成さ
れており、半導体素子１０内には高抵抗バルク部１ｂの
みが存在している。
形態を図５に基づいて説明する。図５は図２のＢ−Ｂ′
断面図である。この半導体装置では、一つの半導体素子
素子１０内のソース電極Ｓとゲート電極Ｇ間の低抵抗層
１ｃも完全にエッチング除去されるように溝７が形成さ
れており、半導体素子１０内には高抵抗バルク部１ｂの
みが存在している。
【００３７】図６は、請求項３に係る半導体装置の一実
施形態を示す図である。この半導体装置では、基板１の
表面部をソース電極Ｓとゲート電極Ｇ間でエッチングし
て溝７を形成し、この溝７部分にさらにＳｉＯ2 やＳｉ
ＮX などから成る絶縁膜８を形成して、半導体素子１０
の長期信頼性を向上させたものである。
施形態を示す図である。この半導体装置では、基板１の
表面部をソース電極Ｓとゲート電極Ｇ間でエッチングし
て溝７を形成し、この溝７部分にさらにＳｉＯ2 やＳｉ
ＮX などから成る絶縁膜８を形成して、半導体素子１０
の長期信頼性を向上させたものである。
【００３８】図７は、請求項４に係る半導体装置の一実
施形態を示す図である。この半導体装置では、基板１の
表面部をソース電極Ｓとゲート電極Ｇ間でエッチングし
て溝７を形成し、この溝７部分にさらにＳｉＯ2 、Ｓｉ
ＮX 、絶縁性樹脂などの絶縁材９を充填し、半導体素子
１０の長期信頼性をより向上させたものである。
施形態を示す図である。この半導体装置では、基板１の
表面部をソース電極Ｓとゲート電極Ｇ間でエッチングし
て溝７を形成し、この溝７部分にさらにＳｉＯ2 、Ｓｉ
ＮX 、絶縁性樹脂などの絶縁材９を充填し、半導体素子
１０の長期信頼性をより向上させたものである。
【００３９】図８は、請求項５および請求項６に係る半
導体装置の一実施形態を示す図である。この半導体装置
では、エッチング法に代わる手段として、複数の半導体
素子１０に分離する場合に不要な活性層４とコンタクト
層５を除いた後、溝７部に相当する領域の化合物半導体
層３とシリコン基板１の表面低抵抗層１ｃを電気的に不
活性化すべく不純物をイオン化して加速し、この溝７部
の内部に打込むイオン注入１２を施したものである。イ
オン注入法（イオン打ち込み法）は酸素などの不純物を
イオン化し、これを加速して基板１に注入するもので、
基板１に損傷を与えて高抵抗化できる。
導体装置の一実施形態を示す図である。この半導体装置
では、エッチング法に代わる手段として、複数の半導体
素子１０に分離する場合に不要な活性層４とコンタクト
層５を除いた後、溝７部に相当する領域の化合物半導体
層３とシリコン基板１の表面低抵抗層１ｃを電気的に不
活性化すべく不純物をイオン化して加速し、この溝７部
の内部に打込むイオン注入１２を施したものである。イ
オン注入法（イオン打ち込み法）は酸素などの不純物を
イオン化し、これを加速して基板１に注入するもので、
基板１に損傷を与えて高抵抗化できる。
【００４０】＜実施例１＞図１に示すように、（１０
０）面から２°傾いたオフアングルの高抵抗シリコン基
板を洗浄し、これを減圧ＭＯＣＶＤ装置内のカーボンサ
セプタ上に設置し、まず水素とアルシンの混合ガスの雰
囲気下で基板を９００℃で約１０分間加熱してシリコン
基板１表面のＳｉＯ2 自然酸化膜を蒸発させて除去し
た。
０）面から２°傾いたオフアングルの高抵抗シリコン基
板を洗浄し、これを減圧ＭＯＣＶＤ装置内のカーボンサ
セプタ上に設置し、まず水素とアルシンの混合ガスの雰
囲気下で基板を９００℃で約１０分間加熱してシリコン
基板１表面のＳｉＯ2 自然酸化膜を蒸発させて除去し
た。
【００４１】次に、基板温度を５５０℃まで下げて、そ
のままの状態でガスをガリウム砒素成長ガスに切り換え
た。このガリウム砒素成長ガスとして、水素ガスをキャ
リアガスとしてトリメチルガリウム（ＴＭＧａ）とアル
シン（ＡｓＨ3 ）ガスを流量比でＡｓＨ3 ／ＴＭＧａ＝
５０で用いた。本実施例では、成長時のガス圧を２０Ｔ
ｏｒｒに設定した。
のままの状態でガスをガリウム砒素成長ガスに切り換え
た。このガリウム砒素成長ガスとして、水素ガスをキャ
リアガスとしてトリメチルガリウム（ＴＭＧａ）とアル
シン（ＡｓＨ3 ）ガスを流量比でＡｓＨ3 ／ＴＭＧａ＝
５０で用いた。本実施例では、成長時のガス圧を２０Ｔ
ｏｒｒに設定した。
【００４２】この条件で、この減圧ＭＯＣＶＤ装置を用
いて、不純物ドーピングしたシリコン単結晶基板上およ
びモニター用ガリウム砒素基板上にガリウム砒素バッフ
ァ層３を２μｍの膜厚となるようにエピタキシャル成長
した。続いて、成長ガスにジシラン（Ｓｉ2 Ｈ6 ）ガス
を添加して、ガリウム砒素活性層４のｎ−ＧａＡｓ層を
０．２μｍ、さらにジシラン（Ｓｉ2 Ｈ6 ）ガスの添加
量を増してガリウム砒素コンタクト層５のｎ+ −ＧａＡ
ｓ層を０．２μｍエピタキシャル成長した。比較用素子
と効果確認素子を作製するため、同時に２枚の化合物半
導体基板を作製した。
いて、不純物ドーピングしたシリコン単結晶基板上およ
びモニター用ガリウム砒素基板上にガリウム砒素バッフ
ァ層３を２μｍの膜厚となるようにエピタキシャル成長
した。続いて、成長ガスにジシラン（Ｓｉ2 Ｈ6 ）ガス
を添加して、ガリウム砒素活性層４のｎ−ＧａＡｓ層を
０．２μｍ、さらにジシラン（Ｓｉ2 Ｈ6 ）ガスの添加
量を増してガリウム砒素コンタクト層５のｎ+ −ＧａＡ
ｓ層を０．２μｍエピタキシャル成長した。比較用素子
と効果確認素子を作製するため、同時に２枚の化合物半
導体基板を作製した。
【００４３】次に、蒸着装置にて化合物半導体上にＡｕ
ＧｅおよびＡｕ電極膜を蒸着し、さらにフォトプロセス
手段により、１００μｍ×１００μｍの電極パッド２つ
を１０μｍの間隔で基板表面に相対して形成した。この
ようにして作製した基板を２枚用いて、電極パッド部を
マスクとして３層のＧａＡｓをリン酸系のエッチング液
で除去した。
ＧｅおよびＡｕ電極膜を蒸着し、さらにフォトプロセス
手段により、１００μｍ×１００μｍの電極パッド２つ
を１０μｍの間隔で基板表面に相対して形成した。この
ようにして作製した基板を２枚用いて、電極パッド部を
マスクとして３層のＧａＡｓをリン酸系のエッチング液
で除去した。
【００４４】このうちの１枚の半導体素子を比較用素子
とした。残り１枚の基板を電極パッド部をマスクとし
て、さらにエッチングすべく、シリコン系のエッチング
液にてシリコン基板表面を除去した。これを効果確認素
子とした。こうして得られた素子の抵抗値を比較評価し
たところ、効果確認素子の方が比較用素子の抵抗値３．
０×１０2 Ω・ｃｍより高い抵抗値３．２×１０3 Ω・
ｃｍを示した。
とした。残り１枚の基板を電極パッド部をマスクとし
て、さらにエッチングすべく、シリコン系のエッチング
液にてシリコン基板表面を除去した。これを効果確認素
子とした。こうして得られた素子の抵抗値を比較評価し
たところ、効果確認素子の方が比較用素子の抵抗値３．
０×１０2 Ω・ｃｍより高い抵抗値３．２×１０3 Ω・
ｃｍを示した。
【００４５】＜実施例２＞図６に示すように、（１０
０）面から２°傾いたオフアングルの高抵抗シリコン基
板を洗浄し、これを減圧ＭＯＣＶＤ装置内のカーボンサ
セプタ上に設置し、まず水素とアルシンの混合ガスの雰
囲気下で基板を９００℃で約１０分間加熱してシリコン
基板１表面のＳｉＯ2 自然酸化膜を蒸発させて除去し
た。
０）面から２°傾いたオフアングルの高抵抗シリコン基
板を洗浄し、これを減圧ＭＯＣＶＤ装置内のカーボンサ
セプタ上に設置し、まず水素とアルシンの混合ガスの雰
囲気下で基板を９００℃で約１０分間加熱してシリコン
基板１表面のＳｉＯ2 自然酸化膜を蒸発させて除去し
た。
【００４６】次に、基板温度を５５０℃まで下げて、そ
のままの状態でガリウム砒素成長ガスに切り換えた。こ
のガリウム砒素成長ガスとして、水素ガスをキャリアガ
スとしてトリメチルガリウム（ＴＭＧａ）とアルシン
（ＡｓＨ3 ）ガスを流量比でＡｓＨ3 ／ＴＭＧａ＝５０
で用いた。本実施例では、成長時のガス圧を２０Ｔｏｒ
ｒに設定した。
のままの状態でガリウム砒素成長ガスに切り換えた。こ
のガリウム砒素成長ガスとして、水素ガスをキャリアガ
スとしてトリメチルガリウム（ＴＭＧａ）とアルシン
（ＡｓＨ3 ）ガスを流量比でＡｓＨ3 ／ＴＭＧａ＝５０
で用いた。本実施例では、成長時のガス圧を２０Ｔｏｒ
ｒに設定した。
【００４７】この条件で、この減圧ＭＯＣＶＤ装置を用
いて、不純物ドーピングしたシリコン単結晶基板上およ
びモニター用ガリウム砒素基板上にガリウム砒素バッフ
ァ層３を２μｍの膜厚となるようにエピタキシャル成長
した。続いて、成長ガスにシシラン（Ｓｉ2 Ｈ6 ）ガス
を添加して、ガリウム砒素活性層４のｎ−ＧａＡｓ層を
０．２μｍ、さらにシシラン（Ｓｉ2 Ｈ6 ）ガスの添加
量を増してガリウム砒素コンタクト層５のｎ+ −ＧａＡ
ｓ層を０．２μｍエピタキシャル成長した。比較用素子
と効果確認素子を作製するため、同時に２枚の化合物半
導体基板を作製した。
いて、不純物ドーピングしたシリコン単結晶基板上およ
びモニター用ガリウム砒素基板上にガリウム砒素バッフ
ァ層３を２μｍの膜厚となるようにエピタキシャル成長
した。続いて、成長ガスにシシラン（Ｓｉ2 Ｈ6 ）ガス
を添加して、ガリウム砒素活性層４のｎ−ＧａＡｓ層を
０．２μｍ、さらにシシラン（Ｓｉ2 Ｈ6 ）ガスの添加
量を増してガリウム砒素コンタクト層５のｎ+ −ＧａＡ
ｓ層を０．２μｍエピタキシャル成長した。比較用素子
と効果確認素子を作製するため、同時に２枚の化合物半
導体基板を作製した。
【００４８】次に、蒸着装置で化合物半導体上にＡｕＧ
ｅおよびＡｕ電極膜を蒸着し、さらにフォトプロセス手
段により、１００μｍ×１００μｍの電極パッド２つを
１０μｍの間隔で基板表面に相対して形成した。このよ
うにして作製した基板を２枚用いて、電極パッド部をマ
スクとして３層のＧａＡｓをリン酸系のエッチング液で
除去した。
ｅおよびＡｕ電極膜を蒸着し、さらにフォトプロセス手
段により、１００μｍ×１００μｍの電極パッド２つを
１０μｍの間隔で基板表面に相対して形成した。このよ
うにして作製した基板を２枚用いて、電極パッド部をマ
スクとして３層のＧａＡｓをリン酸系のエッチング液で
除去した。
【００４９】このうちの１枚の半導体素子を比較用素子
とした。残り１枚の基板を電極パッド部をマスクとして
さらにエッチングすべく、シリコン系のエッチング液で
シリコン基板表面を除去した。これを効果確認素子とし
た。さらに、両素子の溝にプラズマＣＶＤ法で、ＳｉＯ
2 膜を０．５μｍ堆積した。こうして得られた素子の抵
抗値を比較評価したところ、効果確認素子の方が比較用
素子の抵抗値５．０×１０2 Ω・ｃｍより高い抵抗値
４．１×１０3 Ω・ｃｍを示した。
とした。残り１枚の基板を電極パッド部をマスクとして
さらにエッチングすべく、シリコン系のエッチング液で
シリコン基板表面を除去した。これを効果確認素子とし
た。さらに、両素子の溝にプラズマＣＶＤ法で、ＳｉＯ
2 膜を０．５μｍ堆積した。こうして得られた素子の抵
抗値を比較評価したところ、効果確認素子の方が比較用
素子の抵抗値５．０×１０2 Ω・ｃｍより高い抵抗値
４．１×１０3 Ω・ｃｍを示した。
【００５０】
【発明の効果】以上のように、請求項１に係る半導体装
置によれば、複数の半導体素子間における基板の表面部
に、化合物半導体層が存在しない溝を設けたことから、
ＭＥＳＦＥＴやＨＥＭＴなどの電子素子や、ＬＥＤやＬ
Ｄなどの光素子や、電子素子と光素子から成る光電子混
在素子などについて、素子間の分離を確実にすることが
でき、素子の複数形成や複合形成や高集積化が可能な半
導体装置となる。
置によれば、複数の半導体素子間における基板の表面部
に、化合物半導体層が存在しない溝を設けたことから、
ＭＥＳＦＥＴやＨＥＭＴなどの電子素子や、ＬＥＤやＬ
Ｄなどの光素子や、電子素子と光素子から成る光電子混
在素子などについて、素子間の分離を確実にすることが
でき、素子の複数形成や複合形成や高集積化が可能な半
導体装置となる。
【００５１】また、請求項２に係る半導体装置によれ
ば、半導体素子の複数の電極間における基板の表面部
に、化合物半導体層が存在しない溝を設けたことから、
ＭＥＳＦＥＴやＨＥＭＴなどの電子素子や、ＬＥＤやＬ
Ｄなどの光素子や、電子素子と光素子から成る光電子混
在素子などについて、素子内の分離を確実にすることが
でき、素子の諸特性を向上させた半導体装置となる。
ば、半導体素子の複数の電極間における基板の表面部
に、化合物半導体層が存在しない溝を設けたことから、
ＭＥＳＦＥＴやＨＥＭＴなどの電子素子や、ＬＥＤやＬ
Ｄなどの光素子や、電子素子と光素子から成る光電子混
在素子などについて、素子内の分離を確実にすることが
でき、素子の諸特性を向上させた半導体装置となる。
【００５２】また、請求項５に係る半導体装置によれ
ば、複数の半導体素子間における基板の表面部に、不活
性な不純物を注入したことから、ＭＥＳＦＥＴやＨＥＭ
Ｔなどの電子素子や、ＬＥＤやＬＤなどの光素子や、電
子素子と光素子から成る光電子混在素子などについて、
素子間の分離を確実にすることができ、素子の複数形成
や複合形成や高集積化が可能な半導体装置となる。
ば、複数の半導体素子間における基板の表面部に、不活
性な不純物を注入したことから、ＭＥＳＦＥＴやＨＥＭ
Ｔなどの電子素子や、ＬＥＤやＬＤなどの光素子や、電
子素子と光素子から成る光電子混在素子などについて、
素子間の分離を確実にすることができ、素子の複数形成
や複合形成や高集積化が可能な半導体装置となる。
【００５３】さらに、請求項６に係る半導体装置によれ
ば、半導体素子の複数の電極間における基板の表面部
に、不活性な不純物を注入したことから、ＭＥＳＦＥＴ
やＨＥＭＴなどの電子素子や、ＬＥＤやＬＤなどの光素
子や、電子素子と光素子から成る光電子混在素子などに
ついて、素子内の分離を確実にすることができ、素子の
諸特性を向上させた半導体装置となる。
ば、半導体素子の複数の電極間における基板の表面部
に、不活性な不純物を注入したことから、ＭＥＳＦＥＴ
やＨＥＭＴなどの電子素子や、ＬＥＤやＬＤなどの光素
子や、電子素子と光素子から成る光電子混在素子などに
ついて、素子内の分離を確実にすることができ、素子の
諸特性を向上させた半導体装置となる。
【図１】請求項１に係る半導体装置の一実施形態を示す
図であり、図２のＡ−Ａ′線断面図である。
図であり、図２のＡ−Ａ′線断面図である。
【図２】請求項１に係る半導体装置の一実施形態を示す
平面図である。
平面図である。
【図３】請求項１に係る半導体装置の他の実施形態を示
す図であり、図４のＡ−Ａ′線断面図である。
す図であり、図４のＡ−Ａ′線断面図である。
【図４】請求項１に係る半導体装置の他の実施形態を示
す平面図である。
す平面図である。
【図５】請求項２に係る半導体装置の一実施形態を示す
図であり、図２のＢ−Ｂ′線断面図である。
図であり、図２のＢ−Ｂ′線断面図である。
【図６】請求項３に係る半導体装置の一実施形態を示す
図である。
図である。
【図７】請求項４に係る半導体装置の一実施形態を示す
図である。
図である。
【図８】請求項５に係る半導体装置の一実施形態を示す
図である。
図である。
【図９】従来の半導体装置を示す図である。
【図１０】基板の表面部分における不純物の拡散状態を
示す図である。
示す図である。
１‥‥‥基板、１ｃ‥‥‥表面低抵抗層、３〜５‥‥‥
化合物半導体層、７‥‥‥溝、８‥‥‥絶縁膜、９‥‥
‥絶縁材料
化合物半導体層、７‥‥‥溝、８‥‥‥絶縁膜、９‥‥
‥絶縁材料
Claims (6)
- 【請求項１】 周期表第IV族の単一元素から成る基板上
に、周期表第III −Ｖ族の元素から成る化合物半導体層
を形成し、この化合物半導体層を用いて複数の電極を有
する複数の半導体素子を形成した半導体装置において、
前記複数の半導体素子間における前記基板の表面部に、
前記化合物半導体層が存在しない溝を設けたことを特徴
とする半導体装置。 - 【請求項２】 周期表第IV族の単一元素から成る基板上
に、周期表第III −Ｖ族の元素から成る化合物半導体層
を形成し、この化合物半導体層を用いて複数の電極を有
する複数の半導体素子を形成した半導体装置において、
前記半導体素子の複数の電極間における前記基板の表面
部に、前記化合物半導体層が存在しない溝を設けたこと
を特徴とする半導体装置。 - 【請求項３】 前記溝の表面部に絶縁膜を形成したこと
を特徴とする請求項１または請求項２に記載の半導体装
置。 - 【請求項４】 前記溝内に絶縁材料を充填したことを特
徴とする請求項１または請求項２に記載の半導体装置。 - 【請求項５】 周期表第IV族の単一元素から成る基板上
に、周期表第III −Ｖ族の元素から成る化合物半導体層
を形成し、この化合物半導体層を用いて複数の電極を有
する複数の半導体素子を形成した半導体装置において、
前記複数の半導体素子間における前記基板の表面部に、
不活性な不純物を注入したことを特徴とする半導体装
置。 - 【請求項６】 周期表第IV族の単一元素から成る基板上
に、周期表第III −Ｖ族の元素から成る化合物半導体層
を形成し、この化合物半導体層を用いて複数の電極を有
する複数の半導体素子を形成した半導体装置において、
前記半導体素子の複数の電極間における前記基板の表面
部に、不活性な不純物を注入したことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8520598A JP3728093B2 (ja) | 1998-03-31 | 1998-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8520598A JP3728093B2 (ja) | 1998-03-31 | 1998-03-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11284222A true JPH11284222A (ja) | 1999-10-15 |
| JP3728093B2 JP3728093B2 (ja) | 2005-12-21 |
Family
ID=13852112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8520598A Expired - Fee Related JP3728093B2 (ja) | 1998-03-31 | 1998-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3728093B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076020A (ja) * | 2000-08-31 | 2002-03-15 | Sumitomo Electric Ind Ltd | 半導体装置 |
| WO2003050888A1 (fr) * | 2001-12-13 | 2003-06-19 | Nippon Sheet Glass Co.,Ltd. | Microcircuit integre a reseau d'elements electroluminescents a balayage automatique |
| JPWO2009101870A1 (ja) * | 2008-02-12 | 2011-06-09 | 日本電気株式会社 | 半導体装置 |
| JP2011204984A (ja) * | 2010-03-26 | 2011-10-13 | Renesas Electronics Corp | 電界効果トランジスタ |
| JP2015141962A (ja) * | 2014-01-28 | 2015-08-03 | 京セラ株式会社 | 受発光素子の製造方法 |
-
1998
- 1998-03-31 JP JP8520598A patent/JP3728093B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076020A (ja) * | 2000-08-31 | 2002-03-15 | Sumitomo Electric Ind Ltd | 半導体装置 |
| WO2003050888A1 (fr) * | 2001-12-13 | 2003-06-19 | Nippon Sheet Glass Co.,Ltd. | Microcircuit integre a reseau d'elements electroluminescents a balayage automatique |
| US7259397B2 (en) | 2001-12-13 | 2007-08-21 | Fuji Xerox Co., Ltd. | Self-scanning light-emitting element array chip |
| JPWO2009101870A1 (ja) * | 2008-02-12 | 2011-06-09 | 日本電気株式会社 | 半導体装置 |
| JP2011204984A (ja) * | 2010-03-26 | 2011-10-13 | Renesas Electronics Corp | 電界効果トランジスタ |
| JP2015141962A (ja) * | 2014-01-28 | 2015-08-03 | 京セラ株式会社 | 受発光素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3728093B2 (ja) | 2005-12-21 |
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Legal Events
| Date | Code | Title | Description |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050930 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
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|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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