JP2019534583A - 高ブレークダウン電圧の窒化ガリウム系高電子移動度トランジスタおよびその形成方法 - Google Patents

高ブレークダウン電圧の窒化ガリウム系高電子移動度トランジスタおよびその形成方法 Download PDF

Info

Publication number
JP2019534583A
JP2019534583A JP2019546957A JP2019546957A JP2019534583A JP 2019534583 A JP2019534583 A JP 2019534583A JP 2019546957 A JP2019546957 A JP 2019546957A JP 2019546957 A JP2019546957 A JP 2019546957A JP 2019534583 A JP2019534583 A JP 2019534583A
Authority
JP
Japan
Prior art keywords
gallium nitride
layer
sublayer
barrier layer
aluminum
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019546957A
Other languages
English (en)
Other versions
JP6882503B2 (ja
Inventor
晨 李
晨 李
発旺 閏
発旺 閏
峰 張
峰 張
倍吉 趙
倍吉 趙
春雪 劉
春雪 劉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Simgui Technology Co Ltd
Original Assignee
Shanghai Simgui Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Simgui Technology Co Ltd filed Critical Shanghai Simgui Technology Co Ltd
Publication of JP2019534583A publication Critical patent/JP2019534583A/ja
Application granted granted Critical
Publication of JP6882503B2 publication Critical patent/JP6882503B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66431Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66446Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本発明は高ブレークダウン電圧を有する窒化ガリウム系高電子移動度トランジスタおよびその形成方法を提供し、当該高電子移動度トランジスタは、基板(200)と、基板上の窒化ガリウムチャネル層(303)と、窒化ガリウムチャネル層上の第1バリア層(305)と、ソース(601)とドレイン(602)がゲート(603)の両側にそれぞれ配置される、第1バリア層上のゲート、ソースおよびドレインと、二次元正孔ガスを生成するための、その側壁がゲートの一側壁に接続されている、ゲートとドレインとの間にある第1バリア層の表面上の第2バリア層(400a)と、を含む。当該高電子移動度トランジスタは、より高いブレークダウン電圧を有する。

Description

本発明は、半導体技術分野に関し、特に、高ブレークダウン電圧の窒化ガリウム系高電子移動度トランジスタおよびその形成方法に関する。
窒化ガリウム(GaN)は、高温、高周波、高電圧、高出力および耐放射線など現代の電子技術の高性能要件を満たすので、大きな注目を集めている。パワーデバイスとしてのGaN系高電子移動度トランジスタ(HEMT)の使用は、現在国際的に活発に開発されている最先端のホットスポット技術であり、中国のエネルギー開発において緊急に必要とされている重要なパワーエレクトロニクス技術のコア技術でもある。
GaN系HEMTは、非常に高い理論的なブレークダウン電圧値を有するが、現在のところ、パワースイッチングデバイスとしてのGaN系HEMTは、その高耐圧性が理論的に計算されたブレークダウン電圧値よりはるかに小さいので、高電圧および高出力の分野における使用が大きく制限されている。研究では、GaN系HEMTが低ブレークダウン電圧を有する主な理由は、ゲート電界集中効果およびバッファ層のリーク、特にゲート電界集中効果にあることが示されている。すなわち、デバイスがオフ状態でソース-ドレイン間の高電圧を受けた後、ドレインに近いゲートの端部は電界ピークを発生し、電界分布を不均一にするため、デバイスの早期破壊を引き起こすことである。
現在、表面電界分布を平滑化してブレークダウン電圧を高めるために、ソース領域、ゲート領域またはドレイン領域に様々な金属層フィールドプレート構造を製造することが多い。フィールドプレート構造に係る方法は、ある程度でブレークダウン電圧を増加させることができるが、金属と窒化ガリウムとの間の格子不整合および熱応力不整合のため、欠陥および界面電荷トラップがさらに導入され、デバイスの品質を低下させ、デバイスの信頼性と安定性に影響を与える。
したがって、GaN系HEMTパワーデバイスのブレークダウン電圧を高める具体的な解決策、また、GaN系電子パワーデバイスの高電圧および高出力の特性を十分に利用する技術を見つかることは深くて遠くまで及ぶ意義がある。
本発明が解決しようとする技術的課題は、高電子移動度トランジスタのブレークダウン電圧を高めるために、高ブレークダウン電圧の窒化ガリウム系高電子移動度トランジスタおよびその形成方法を提供することである。
上記の課題を解決するために、本発明は、高ブレークダウン電圧の窒化ガリウム系高電子移動度トランジスタを提供し、前記高ブレークダウン電圧の窒化ガリウム系高電子移動度トランジスタは、基板と、前記基板上の窒化ガリウムチャネル層と、前記窒化ガリウムチャネル層上の第1バリア層と、ソースおよびドレインがゲートの両側にそれぞれ配置される、前記第1バリア層上のゲート、ソースおよびドレインと、二次元正孔ガスを生成するための、その側壁が前記ゲートの一側壁に接続されている、前記ゲートと前記ドレインとの間にある第1バリア層表面上の第2バリア層と、を含む。
任意選択で、前記第2バリア層は、前記第1バリア層の表面上の第1サブ層、前記第1サブ層の表面上の第2サブ層、および前記第2サブ層の表面上の第3サブ層を含み、前記第1サブ層と第2サブ層がヘテロ接合を構成し、前記第3サブ層はp型ドープ層である。
任意選択で、前記基板と前記窒化ガリウムチャネル層との間に、核生成層および前記核生成層の表面上のバッファ層をさらに備える。
任意選択で、前記窒化ガリウムチャネル層と前記第1バリア層との間に、挿入層をさらに備える。
任意選択で、前記第1サブ層の材料は窒化アルミニウム、窒化ガリウムまたは窒化アルミニウムガリウムであり、前記第2サブ層の材料は窒化ガリウム、窒化アルミニウムまたは窒化アルミニウムガリウムであり、前記第3サブ層の材料はp型窒化ガリウム、p型窒化アルミニウムまたはp型窒化アルミニウムガリウムであり、前記核生成層の材料は窒化ガリウム、窒化アルミニウムまたは窒化アルミニウムガリウムであり、前記バッファ層の材料は窒化ガリウムであり、前記挿入層の材料は窒化アルミニウムであり、前記第1バリア層の材料は窒化アルミニウムガリウムまたは窒化アルミニウムインジウムである。
本発明は、また、高電子移動度トランジスタの形成方法を提供する。前記高電子移動度トランジスタの形成方法は、基板を用意することと、前記基板上に窒化ガリウムチャネル層、前記窒化ガリウムチャネル層上に第1バリア層を順次形成することと、前記第1バリア層の表面上に二次元正孔ガスを生成するための第2バリア層を形成することと、第2バリア層をエッチングして第1バリア層の表面の一部を露出させることと、ゲートがソースと第2バリア層との間に位置し、かつ、前記ゲートの一側壁が前記第2バリア層の側壁に接続されるように、第1バリア層の表面上にソース、ドレインおよびゲートをそれぞれ形成することと、を含む。
任意選択で、前記第2バリア層は、前記第1バリア層の表面上の第1サブ層、前記第1サブ層の表面上の第2サブ層、および前記第2サブ層の表面上の第3サブ層を含み、前記第1サブ層と第2サブ層がヘテロ接合を構成し、前記第3サブ層はp型ドープ層である。
任意選択で、前記第2バリア層は、反応性イオンエッチングプロセスまたは誘導結合プラズマエッチングプロセスによってエッチングされてなる。
任意選択で、前記高電子移動度トランジスタの形成方法は、さらに、前記基板と前記窒化ガリウムチャネル層との間に、核生成層および前記核生成層の表面上のバッファ層を形成することと、前記窒化ガリウムチャネル層と前記第1バリア層との間に、挿入層を形成することと、を含む。
任意選択で、前記第1サブ層の材料は窒化アルミニウム、窒化ガリウムまたは窒化アルミニウムガリウムであり、前記第2サブ層の材料は窒化ガリウム、窒化アルミニウムまたは窒化アルミニウムガリウムであり、前記第3サブ層の材料はp型窒化ガリウム、p型窒化アルミニウムまたはp型窒化アルミニウムガリウムであり、前記核生成層の材料は窒化ガリウム、窒化アルミニウムまたは窒化アルミニウムガリウムであり、前記バッファ層の材料は窒化ガリウムであり、前記挿入層の材料は窒化アルミニウムであり、前記第1バリア層の材料は窒化アルミニウムガリウムまたは窒化アルミニウムインジウムである。
本発明の高電子移動度トランジスタは、ゲートとドレインとの間に第2バリア層を備え、第2バリア層は、ゲートおよびドレインドリフト領域のチャネル内の二次元電子ガスを空乏化するために二次元正孔ガスを発生し、チャネルの電界分布を平滑化して、高電子移動度トランジスタのブレークダウン電圧を向上させることができる。
本発明の特定の一実施形態に係る高ブレークダウン電圧の窒化ガリウム系高電子移動度トランジスタの形成方法を概略的に示すフローチャートである。 本発明の特定の一実施形態に係る高ブレークダウン電圧の窒化ガリウム系高電子移動度トランジスタの形成プロセスを概略的に示す断面構造図である。 本発明の特定の一実施形態に係る高ブレークダウン電圧の窒化ガリウム系高電子移動度トランジスタの形成プロセスを概略的に示す断面構造図である。 本発明の特定の一実施形態に係る高ブレークダウン電圧の窒化ガリウム系高電子移動度トランジスタの形成プロセスを概略的に示す断面構造図である。 本発明の特定の一実施形態に係る高ブレークダウン電圧の窒化ガリウム系高電子移動度トランジスタの形成プロセスを概略的に示す断面構造図である。 本発明の特定の一実施形態に係る高ブレークダウン電圧の窒化ガリウム系高電子移動度トランジスタの形成プロセスを概略的に示す断面構造図である。
以下、図面を参照して、本発明に係る高ブレークダウン電圧を有する窒化ガリウム系高電子移動度トランジスタおよびその形成方法の特定の実施形態について、詳細に説明する。
図1は、本発明の特定の一実施形態に係る高ブレークダウン電圧を有する窒化ガリウム系高電子移動度トランジスタの形成方法を概略的に示すフローチャートである(図1参照)。
前記高ブレークダウン電圧を有する窒化ガリウム系高電子移動度トランジスタの形成方法は、基板を用意するステップS101と、前記基板上に窒化ガリウムチャネル層、前記窒化ガリウムチャネル層上に第1バリア層を順次形成するステップS102と、前記第1バリア層の表面上に二次元正孔ガスを生成するための第2バリア層を形成するステップS103と、第2バリア層をエッチングして第1バリア層の表面の一部を露出させるステップS104と、ゲートがソースと第2バリア層との間に位置し、かつ、前記ゲートの一側壁が前記第2バリア層の側壁に接続されるように、第1バリア層の表面上にソース、ドレインおよびゲートをそれぞれ形成するステップS105と、を含む。
図2〜6は、本発明の特定の一実施形態に係る高電子移動度トランジスタの形成プロセスにおいての断面構造を概略的に示す断面構造図である(図2〜6参照)。
図2において、基板200が用意されている(図2参照)。
前記基板200の材料は、サファイア、炭化ケイ素、ケイ素、酸化亜鉛、アルミン酸リチウム、窒化アルミニウムまたは窒化ガリウムなどであってもよい。
図3を参照すると、前記基板200上に窒化ガリウムチャネル層303、前記窒化ガリウムチャネル層303上に第1バリア層305が順次形成されている。
前記チャネル層303は、二次元電子ガス伝送チャネルとして、前記チャネル内のバックグラウンド濃度を減少させるためにより高い結晶品質を必要とし、それで、散乱を低減させ、二次元電子ガスの移動度を増加させる。前記チャネル層303の材料として、例えば、アンドープGaN層のような、アンドープIII族金属窒化物を使用することができる。
前記第1バリア層305と前記チャネル層303がヘテロ接合を形成し、前記ヘテロ接合の界面でのエネルギバンド不連続、圧電分極、および自発分極は、高濃度の二次元電子ガスを発生させることができる。前記第1バリア層305は、その材料として、窒化アルミニウムガリウムまたは窒化アルミニウムインジウムが挙げられ、その構造は単層でも多層でもよい。
本発明の特定の実施形態では、前記基板200と前記チャネル層303との間に、核生成層301および前記核生成層301の表面上のバッファ層302を形成することをさらに含む。
前記核生成層301の主な機能は、後続のエピタキシャル層の成長に有効な核生成中心を提供するとともに、多数の転位および欠陥を形成することによって核生成層と基板との間のミスマッチ応力を解放させ、前記核生成層301上にエピタキシャル成長させたIII族金属窒化物層の品質を著しく向上させられることである。前記核生成層301の材料として、GaN、AlNまたはAlGaNが挙げられる。
前記バッファ層302は、チャネル層303内の電子がバッファ層302に漏れるのを防ぐために、より高い抵抗率を有する。前記バッファ層302は、一般に10Ω・cm以上の抵抗率を有することが必要である。前記バッファ層302の材料は窒化ガリウムとすることができ、高抵抗を形成するために、イオン注入によって前記バッファ層に深い準位欠陥が発生し、あるいはp型不純物ドープを導入してn型とバックグラウンド濃度を相互に補償する。本発明の他の特定の実施形態では、他の方法で高抵抗のバッファ層302を得ることもできる。
本発明の特定の実施形態では、前記チャネル層303と前記第1バリア層305との間に挿入層304を形成することをさらに含む。前記挿入層304は、前記第1バリア層305の結晶品質を向上させるように機能し、前記挿入層304の材料は、窒化アルミニウムとすることができる。
上記の核生成層301、バッファ層302、チャネル層303、挿入層304、および第1バリア層305は、原子層堆積法、有機金属化学気相蒸着法、分子線エピタキシー法、またはハイドライド気相成長法などの堆積プロセスによって形成することができる。
本発明の他の特定の実施形態では、前記核生成層301、前記バッファ層302、および前記挿入層304うちの一部のみを形成することもできる。
図4を参照すると、前記第1バリア層305の表面上に第2バリア層400が形成され、前記第2バリア層400は、二次元正孔ガスを発生させるように機能する。
前記第2バリア層400の材料として、二次元正孔ガスを発生させるためのIII族金属窒化物、例えば、p型ドープの第III族金属窒化物、または二次元正孔ガスを発生させることができるヘテロ接合が挙げられる。
本発明の特定の実施形態では、前記第2バリア層400は、前記第1バリア層305の表面上の第1サブ層401と、前記第1サブ層401の表面上の第2サブ層402と、前記第2サブ層402の表面上の第3サブ層403と、を含み、前記第1サブ層401と前記第2サブ層402がヘテロ接合を構成し、前記第3サブ層403はp型ドープ層である。
本発明の特定の一実施形態では、前記第1サブ層401の材料は窒化アルミニウム、窒化ガリウムまたは窒化アルミニウムガリウムであり、前記第2サブ層402の材料は窒化ガリウム、窒化アルミニウム、または窒化アルミニウムガリウムであり、前記第3サブ層403の材料は、p型窒化ガリウム、p型窒化アルミニウム、またはp型窒化アルミニウムガリウムである。前記第1サブ層401と前記第2サブ層402がヘテロ接合を形成し、前記第1サブ層401および前記第2サブ層402におけるアルミニウム元素および/またはガリウム元素の比率を調整することにとって、前記第1サブ層401と前記第2サブ層402との界面に二次元正孔ガスを発生させる。
前記第1サブ層401の厚さは1nm〜100nm、前記第2サブ層402の厚さは1nm〜100nm、前記第3サブ層403の厚さは1nm〜100nmとすることができる。
本発明の他の特定の実施形態では、前記第2バリア層400は、自発分極または外部電極の分極の条件下で二次元正孔ガスを発生させることができるように、他の適切な材料を選択して単層または多層構造の第2バリア層400を形成することができる。
前記第2バリア層400は、原子層堆積法、有機金属化学気相蒸着法、分子線エピタキシー法、またはハイドライド気相成長法などの堆積プロセスによって形成することもできる。
図5を参照すると、前記第2バリア層400をエッチングして、前記第1バリア層305の表面の一部が露出される。
前記第2バリア層400は、形成されるHEMTのゲートとドレインとの間のチャネル領域上に第2バリア層の一部400aを保留するようにグラフィックエッチングされる。本発明の特定の一実施形態では、前記第2バリア層400aは、前記第1バリア層305の表面上の第1サブ層401aと、前記第1サブ層401aの表面上の第2サブ層402aと、前記第2サブ層402aの表面上の第3サブ層403aと、を含む。
前記第2バリア層400は、ドライエッチングプロセスを用いてエッチングすることができる。さらに、前記第2バリア層400に大きな損傷を与え、前記第2バリア層400とその後に形成されるゲートとの界面の品質に影響を及ぼすことを回避するために、低損傷のドライエッチングプロセスを用いて前記第2バリア層400をエッチングすることができる。本発明の特定の実施形態では、前記第2バリア層400は反応性イオンエッチングプロセスまたは誘導結合プラズマエッチングプロセスによってエッチングすることができ、エッチングガスとして、ClおよびBClが挙げられる。
図6を参照すると、前記第1バリア層305の表面上にソース601、ドレイン602及びゲート603がそれぞれ形成され、前記ゲート603はソース601と第2バリア層400aとの間に位置し、前記ゲート603の一側壁は、前記第2バリア層400aの側壁に接続されている。
前記ソース601、ドレイン602及びゲート603を形成する方法は、前記第1バリア層305と前記第2バリア層400aを覆う、例えばTi、Al、Cu、AuまたはAgなどの金属層を形成することと、前記金属層をグラフィックエッチングして、前記第1バリア層305の表面上にソース601、ドレイン602およびゲート603を形成し、かつ、前記ゲート603を前記ソース601と前記第2バリア層400aとの間に位置させ、前記ゲート603の側壁を前記第2バリア層400aの側壁に接続させることによって、ゲート603で第2バリア層400aを分極させて、二次元正孔ガスを発生させることと、を含む。
前記第2バリア層400aは、分極で発生された二次元正孔ガスにより前記高電子移動度トランジスタのブレークダウン電圧を増加させる。本発明の特定の実施形態では、前記第2バリア層400aは、p型ドープの第3サブ層403aにおける不純物のイオン化、および第2サブ層402aと第1サブ層401aとの界面における分極電荷で、二次元正孔ガスを発生させることにより、ゲートおよびドレインドリフト領域のチャネル内の二次元電子ガスを空乏化し、チャネルの電界分布を平滑化し、そして、前記高電子移動度トランジスタのブレークダウン電圧を向上させる。
本発明の一実施例として、結晶方位が(111)である8インチのシリコンを基板とし、その後、有機金属化学気相蒸着法(MOCVD)で窒化アルミニウム核生成層、窒化ガリウムバッファ層、窒化ガリウムチャネル層、窒化アルミニウム挿入層、窒化アルミニウムガリウムバリア層、窒化アルミニウム第1サブ層、窒化ガリウム第2サブ層、およびp型窒化ガリウム第3サブ層を順次エピタキシャル成長させる。MOCVDシステムは、5つの8インチシリコン基板を放置することができるドイツのAixtron遊星反応室G5+である。成長温度は1100〜1150℃であり、トリメチルアルミニウム(TMAl)の流量は50μmol/min〜180μmol/minであり、トリメチルガリウム(TMGa)の流量は80μmol/min〜220μmol/minである。アンモニアガスは、第V族原料で供給され、流量が5slm〜50slmである。水素と窒素はキャリアガスであり、流量が10slm〜80slmである。窒化アルミニウム第1サブ層の厚さは20nmであり、窒化ガリウム第2サブ層の厚さは50nmであり、p型窒化ガリウム第3サブ層の厚さは100nmである。
次いで、窒化アルミニウム第1サブ層、窒化ガリウム第2サブ層、およびp型窒化ガリウム第3サブ層を誘導結合プラズマ(ICP)によってエッチングするが、ゲートとドレインの間の領域の一部を保留する。前記ICPプロセスで使用されるエッチングガスは、三塩化ホウ素(BCl)およびClであり、BClの流量は100sccmであり、Clの流量は5sccmであり、エッチングの出力は50Wである。その後、ソース、ゲート、ドレインを別々に作製し、電極金属としてTi層とAl層の複合層を電子ビームで堆積する。Ti層の厚さは20nm、Al層の厚さは200nmとし、窒素雰囲気中でアニール処理を行い、温度は850℃であり、時間は30秒である。
本発明の特定の実施形態では、また、高ブレークダウン電圧を有する高電子移動度トランジスタを提供する。
図6を参照すると、前記高電子移動度トランジスタは、基板200と、前記基板200上のチャネル層303と、前記チャネル層303上の第1バリア層305と、ソース601とドレイン602がゲート603の両側にそれぞれ配置される、前記第1バリア層305上の当該ゲート603、当該ソース601および当該ドレイン602と、二次元正孔ガスを生成するための、その側壁が前記ゲート603の一側壁に接続されている、前記ゲート603と前記ドレイン602との間にある第1バリア層305の表面上の第2バリア層400aと、を含む。
前記基板200の材料は、サファイア、炭化ケイ素、ケイ素、酸化亜鉛、アルミン酸リチウム、窒化アルミニウムまたは窒化ガリウムなどであってもよい。
前記チャネル層303は、二次元電子ガス伝送チャネルとして、前記チャネル内のバックグラウンド濃度を減少させるためにより高い結晶品質を必要とする。これにより、散乱を低減させ、二次元電子ガスの移動度を増加させる。前記チャネル層303の材料として、例えば、アンドープGaN層のような、アンドープIII族金属窒化物を使用することができる。
前記第1バリア層305は、その材料として、窒化アルミニウムガリウムまたは窒化アルミニウムインジウムが挙げられ、その構造は単層でも多層でもよい。第1バリア層305は、チャネル層303とヘテロ接合を形成して、二次元電子ガスを発生させる。
本発明の特定の一実施形態では、前記基板200と前記チャネル層303との間に、核生成層301および前記核生成層301の表面上のバッファ層302をさらに含む。前記核生成層301は、その上にエピタキシャル成長させたIII族金属窒化物層の品質を著しく向上させることができる。前記核生成層301の材料として、GaN、AlNまたはAlGaNが挙げられる。前記バッファ層302は、より高い抵抗率を有し、その材料は窒化ガリウムとすることができる。
本発明の特定の一実施形態では、前記チャネル層303と前記第1バリア層305との間に挿入層304をさらに含み、前記挿入層304は、前記第1バリア層305の結晶品質を向上させるように機能し、その材料は窒化アルミニウムとすることができる。
本発明の他の特定の実施形態では、前記核生成層301、前記バッファ層302、および前記挿入層304うちの一部のみを備えることもできる。
前記第2バリア層400aの材料として、二次元正孔ガスを発生させるためのIII族金属窒化物、例えば、p型ドープの第III族金属窒化物、または二次元正孔ガスを発生させることができるヘテロ接合が挙げられる。当該特定の実施形態では、前記第2バリア層400aは、前記第1バリア層305の表面上の第1サブ層401aと、前記第1サブ層401aの表面上の第2サブ層402aと、前記第2サブ層402aの表面上の第3サブ層403aと、を含み、前記第1サブ層401aと前記第2サブ層402aがヘテロ接合を構成し、前記第3サブ層403aはp型ドープ層である。本発明の特定の一実施形態では、前記第1サブ層401aの材料は窒化アルミニウム、窒化ガリウムまたは窒化アルミニウムガリウムであり、前記第2サブ層402aの材料は窒化ガリウム、窒化アルミニウム、または窒化アルミニウムガリウムであり、前記第3サブ層403aの材料は、p型窒化ガリウム、p型窒化アルミニウム、またはp型窒化アルミニウムガリウムである。前記第1サブ層401aと前記第2サブ層402aがヘテロ接合を形成し、前記第1サブ層401aおよび前記第2サブ層402aにおけるアルミニウム元素および/またはガリウム元素の比率を調整することにとって、前記第1サブ層401aと前記第2サブ層402aとの界面に二次元正孔ガスを発生させる。
前記第1サブ層401aの厚さは1nm〜100nm、前記第2サブ層402aの厚さは1nm〜100nm、前記第3サブ層403aの厚さは1nm〜100nmとすることができる。本発明の他の特定の実施形態では、前記第2バリア層400aは、自発分極または外部電極の分極の条件下で二次元正孔ガスを発生させることができるように、他の適切な材料を選択して単層または多層構造に形成することもできる。
前記ソース601、ドレイン602及びゲート603は、いずれも、例えばTi、Al、Cu、AuまたはAgなどの金属であり、前記ゲート603が前記ソース601と前記第2バリア層400aとの間に位置し、前記ゲート603の一側壁が前記第2バリア層400aの側壁に接続されることによって、ゲート603で第2バリア層400aを分極させて、二次元正孔ガスを発生させる。
前記第2バリア層400aは、二次元正孔ガスを発生し、前記高電子移動度トランジスタのブレークダウン電圧を増加させることができる。本発明の特定の実施形態では、前記第2バリア層400aは、p型ドープの第3サブ層403aにおける不純物のイオン化、および第2サブ層402aと第1サブ層401aとの界面における分極電荷で、二次元正孔ガスを発生させることにより、ゲートおよびドレインドリフト領域のチャネル内の二次元電子ガスを空乏化し、チャネルの電界分布を平滑化し、そして、前記高電子移動度トランジスタのブレークダウン電圧を向上させる。
上述は本発明の好ましい実施形態であり、なお、当業者にとって、本発明の趣旨から離れない前提で、種々の改良や変更を加えることができ、それらも本発明の保護範囲として考慮されるべきである。

Claims (10)

  1. 基板と、
    前記基板上の窒化ガリウムチャネル層と、
    前記窒化ガリウムチャネル層上の第1バリア層と、
    ソースおよびドレインがゲートの両側にそれぞれ配置される、前記第1バリア層上のゲート、ソースおよびドレインと、
    二次元正孔ガスを生成するための、その側壁が前記ゲートの一側壁に接続されている、前記ゲートと前記ドレインとの間にある第1バリア層表面上の第2バリア層と、
    を含むことを特徴する高ブレークダウン電圧の窒化ガリウム系高電子移動度トランジスタ。
  2. 前記第2バリア層は、前記第1バリア層の表面上の第1サブ層、前記第1サブ層の表面上の第2サブ層、および前記第2サブ層の表面上の第3サブ層を含み、前記第1サブ層と第2サブ層がヘテロ接合を構成し、前記第3サブ層はp型ドープ層である、
    ことを特徴とする請求項1に記載の窒化ガリウム系高電子移動度トランジスタ。
  3. 前記基板と前記窒化ガリウムチャネル層との間に、核生成層および前記核生成層の表面上のバッファ層をさらに備える、
    ことを特徴とする請求項2に記載の窒化ガリウム系高電子移動度トランジスタ。
  4. 前記窒化ガリウムチャネル層と前記第1バリア層との間に、挿入層をさらに備える、
    ことを特徴とする請求項3に記載の窒化ガリウム系高電子移動度トランジスタ。
  5. 前記第1サブ層の材料は窒化アルミニウム、窒化ガリウムまたは窒化アルミニウムガリウムであり、
    前記第2サブ層の材料は窒化ガリウム、窒化アルミニウムまたは窒化アルミニウムガリウムであり、
    前記第3サブ層の材料はp型窒化ガリウム、p型窒化アルミニウムまたはp型窒化アルミニウムガリウムであり、
    前記核生成層の材料は窒化ガリウム、窒化アルミニウムまたは窒化アルミニウムガリウムであり、
    前記バッファ層の材料は窒化ガリウムであり、
    前記挿入層の材料は窒化アルミニウムであり、
    前記第1バリア層の材料は窒化アルミニウムガリウムまたは窒化アルミニウムインジウムである、
    ことを特徴とする請求項4に記載の窒化ガリウム系高電子移動度トランジスタ。
  6. 基板を用意することと、
    前記基板上に窒化ガリウムチャネル層、前記窒化ガリウムチャネル層上に第1バリア層を順次形成することと、
    前記第1バリア層の表面上に二次元正孔ガスを生成するための第2バリア層を形成することと、
    第2バリア層をエッチングして第1バリア層の表面の一部を露出させることと、
    ゲートがソースと第2バリア層との間に位置し、かつ、前記ゲートの一側壁が前記第2バリア層の側壁に接続されるように、前記第1バリア層の表面上にソース、ドレインおよびゲートをそれぞれ形成することと、
    を含むことを特徴とする高ブレークダウン電圧の窒化ガリウム系高電子移動度トランジスタの形成方法。
  7. 前記第2バリア層は、前記第1バリア層の表面上の第1サブ層、前記第1サブ層の表面上の第2サブ層、および前記第2サブ層の表面上の第3サブ層を含み、前記第1サブ層と第2サブ層がヘテロ接合を構成し、前記第3サブ層はp型ドープ層である、
    ことを特徴とする請求項6に記載の窒化ガリウム系高電子移動度トランジスタの形成方法。
  8. 前記第2バリア層は、反応性イオンエッチングプロセスまたは誘導結合プラズマエッチングプロセスによってエッチングされてなる、
    ことを特徴とする請求項7に記載の窒化ガリウム系高電子移動度トランジスタの形成方法。
  9. 前記基板と前記窒化ガリウムチャネル層との間に、核生成層および前記核生成層の表面上のバッファ層を形成することと、
    前記窒化ガリウムチャネル層と前記第1バリア層との間に挿入層を形成することと、
    をさらに含むことを特徴とする請求項8に記載の窒化ガリウム系高電子移動度トランジスタの形成方法。
  10. 前記第1サブ層の材料は窒化アルミニウム、窒化ガリウムまたは窒化アルミニウムガリウムであり、
    前記第2サブ層の材料は窒化ガリウム、窒化アルミニウムまたは窒化アルミニウムガリウムであり、
    前記第3サブ層の材料はp型窒化ガリウム、p型窒化アルミニウムまたはp型窒化アルミニウムガリウムであり、
    前記核生成層の材料は窒化ガリウム、窒化アルミニウムまたは窒化アルミニウムガリウムであり、
    前記バッファ層の材料は窒化ガリウムであり、
    前記挿入層の材料は窒化アルミニウムであり、
    前記第1バリア層の材料は窒化アルミニウムガリウムまたは窒化アルミニウムインジウムである、
    ことを特徴とする請求項9に記載の窒化ガリウム系高電子移動度トランジスタの形成方法。
JP2019546957A 2017-03-03 2017-06-27 高ブレークダウン電圧の窒化ガリウム系高電子移動度トランジスタおよびその形成方法 Active JP6882503B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201710122935.0 2017-03-03
CN201710122935.0A CN106876443A (zh) 2017-03-03 2017-03-03 高击穿电压的氮化镓高电子迁移率晶体管及其形成方法
PCT/CN2017/090232 WO2018157523A1 (zh) 2017-03-03 2017-06-27 高击穿电压的氮化镓高电子迁移率晶体管及其形成方法

Publications (2)

Publication Number Publication Date
JP2019534583A true JP2019534583A (ja) 2019-11-28
JP6882503B2 JP6882503B2 (ja) 2021-06-02

Family

ID=59169848

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019546957A Active JP6882503B2 (ja) 2017-03-03 2017-06-27 高ブレークダウン電圧の窒化ガリウム系高電子移動度トランジスタおよびその形成方法

Country Status (5)

Country Link
US (1) US11158702B2 (ja)
EP (1) EP3591708A4 (ja)
JP (1) JP6882503B2 (ja)
CN (1) CN106876443A (ja)
WO (1) WO2018157523A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111640671A (zh) * 2020-06-03 2020-09-08 上海新傲科技股份有限公司 氮化镓基高电子迁移率晶体管及其制备方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106876443A (zh) * 2017-03-03 2017-06-20 上海新傲科技股份有限公司 高击穿电压的氮化镓高电子迁移率晶体管及其形成方法
CN108878509B (zh) * 2018-08-02 2024-02-23 杭州士兰集成电路有限公司 氮化镓晶体管及其制造方法
CN216354230U (zh) * 2020-12-01 2022-04-19 深圳市晶相技术有限公司 一种半导体器件及其应用
CN113284802A (zh) * 2021-06-28 2021-08-20 厦门市三安集成电路有限公司 一种高电子迁移率晶体管及其制备方法
US20230031437A1 (en) * 2021-08-02 2023-02-02 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007324263A (ja) * 2006-05-31 2007-12-13 Matsushita Electric Ind Co Ltd 電界効果トランジスタ及びその製造方法
JP2009507362A (ja) * 2005-07-20 2009-02-19 クリー インコーポレイテッド ネイティブ基板を含む高電子移動度電子デバイス構造およびそれらを製造するための方法
JP2011233695A (ja) * 2010-04-27 2011-11-17 Sharp Corp ノーマリオフ型GaN系電界効果トランジスタ
WO2011162243A1 (ja) * 2010-06-24 2011-12-29 ザ ユニバーシティ オブ シェフィールド 半導体素子
JP2012243871A (ja) * 2011-05-17 2012-12-10 Advanced Power Device Research Association 半導体素子及びその製造方法
JP2013251544A (ja) * 2012-05-30 2013-12-12 Triquint Semiconductor Inc その場バリア酸化法と構成
JP2014072528A (ja) * 2012-09-28 2014-04-21 Samsung Electronics Co Ltd ノーマリーオフ高電子移動度トランジスタ
JP2014212340A (ja) * 2008-03-12 2014-11-13 ルネサスエレクトロニクス株式会社 半導体装置
JP2016139655A (ja) * 2015-01-26 2016-08-04 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2016167472A (ja) * 2013-07-09 2016-09-15 シャープ株式会社 窒化物半導体エピタキシャルウェハおよび電界効果トランジスタ

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011132285A1 (ja) * 2010-04-22 2011-10-27 三菱電機株式会社 半導体装置およびその製造方法
CN102130158B (zh) * 2011-01-05 2012-07-25 西安电子科技大学 阶梯型凹槽栅高电子迁移率晶体管
US9214538B2 (en) * 2011-05-16 2015-12-15 Eta Semiconductor Inc. High performance multigate transistor
US20130105817A1 (en) * 2011-10-26 2013-05-02 Triquint Semiconductor, Inc. High electron mobility transistor structure and method
US8975664B2 (en) * 2012-06-27 2015-03-10 Triquint Semiconductor, Inc. Group III-nitride transistor using a regrown structure
TWI500157B (zh) * 2012-08-09 2015-09-11 Univ Nat Central 場效電晶體裝置及其製造方法
CN104241400B (zh) * 2014-09-05 2017-03-08 苏州捷芯威半导体有限公司 场效应二极管及其制备方法
CN104377241B (zh) * 2014-09-30 2017-05-03 苏州捷芯威半导体有限公司 功率半导体器件及其制造方法
CN105118859A (zh) * 2015-07-29 2015-12-02 电子科技大学 一种隧穿增强型hemt器件
CN105097911B (zh) * 2015-07-29 2017-11-03 电子科技大学 一种具有结型半导体层的hemt器件
CN105261643B (zh) * 2015-09-22 2018-04-24 宁波大学 一种高击穿电压氮化镓基高电子迁移率晶体管
WO2017073047A1 (ja) * 2015-10-27 2017-05-04 パナソニックIpマネジメント株式会社 半導体装置
CN105870164B (zh) * 2016-03-30 2019-07-23 宁波大学 一种氮化镓基高电子迁移率晶体管
CN106876443A (zh) * 2017-03-03 2017-06-20 上海新傲科技股份有限公司 高击穿电压的氮化镓高电子迁移率晶体管及其形成方法
CN107093628B (zh) * 2017-04-07 2019-12-06 电子科技大学 一种极化掺杂增强型hemt器件
US10756207B2 (en) * 2018-10-12 2020-08-25 Transphorm Technology, Inc. Lateral III-nitride devices including a vertical gate module

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009507362A (ja) * 2005-07-20 2009-02-19 クリー インコーポレイテッド ネイティブ基板を含む高電子移動度電子デバイス構造およびそれらを製造するための方法
JP2007324263A (ja) * 2006-05-31 2007-12-13 Matsushita Electric Ind Co Ltd 電界効果トランジスタ及びその製造方法
JP2014212340A (ja) * 2008-03-12 2014-11-13 ルネサスエレクトロニクス株式会社 半導体装置
JP2011233695A (ja) * 2010-04-27 2011-11-17 Sharp Corp ノーマリオフ型GaN系電界効果トランジスタ
WO2011162243A1 (ja) * 2010-06-24 2011-12-29 ザ ユニバーシティ オブ シェフィールド 半導体素子
JP2012243871A (ja) * 2011-05-17 2012-12-10 Advanced Power Device Research Association 半導体素子及びその製造方法
JP2013251544A (ja) * 2012-05-30 2013-12-12 Triquint Semiconductor Inc その場バリア酸化法と構成
JP2014072528A (ja) * 2012-09-28 2014-04-21 Samsung Electronics Co Ltd ノーマリーオフ高電子移動度トランジスタ
JP2016167472A (ja) * 2013-07-09 2016-09-15 シャープ株式会社 窒化物半導体エピタキシャルウェハおよび電界効果トランジスタ
JP2016139655A (ja) * 2015-01-26 2016-08-04 富士通株式会社 半導体装置及び半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111640671A (zh) * 2020-06-03 2020-09-08 上海新傲科技股份有限公司 氮化镓基高电子迁移率晶体管及其制备方法
CN111640671B (zh) * 2020-06-03 2023-04-18 上海新傲科技股份有限公司 氮化镓基高电子迁移率晶体管及其制备方法

Also Published As

Publication number Publication date
US20190393300A1 (en) 2019-12-26
EP3591708A1 (en) 2020-01-08
JP6882503B2 (ja) 2021-06-02
EP3591708A4 (en) 2020-12-30
WO2018157523A1 (zh) 2018-09-07
CN106876443A (zh) 2017-06-20
US11158702B2 (en) 2021-10-26

Similar Documents

Publication Publication Date Title
US11158702B2 (en) Gallium nitride high electron mobility transistor having high breakdown voltage and formation method therefor
US10566450B2 (en) Normally-off HEMT transistor with selective generation of 2DEG channel, and manufacturing method thereof
US8603871B2 (en) Compound semiconductor device and its manufacture method
US7875535B2 (en) Compound semiconductor device using SiC substrate and its manufacture
CN101252088B (zh) 一种增强型A1GaN/GaN HEMT器件的实现方法
US20110297957A1 (en) Compound seminconductor structure
JP2007165431A (ja) 電界効果型トランジスタおよびその製造方法
JP2018528614A (ja) Iii族窒化物材料半導体構造における寄生チャネルの軽減
CN113054002B (zh) 一种增强型高迁移率氮化镓半导体器件及其制备方法
CN111384171B (zh) 高沟道迁移率垂直型umosfet器件及其制备方法
JP3423598B2 (ja) GaN系絶縁ゲート型トランジスタ及びその形成方法
CN109659352A (zh) 一种高电子迁移率晶体管及其制备方法
CN111009468A (zh) 一种半导体异质结构制备方法及其用途
CN113192836A (zh) 射频半导体器件的制备方法及其结构
CN114551563A (zh) 成核层结构、半导体器件及成核层结构的制造方法
CN116490979A (zh) 半导体结构及其制作方法
CN106910770B (zh) 氮化镓基反相器芯片及其形成方法
CN111009579A (zh) 半导体异质结构及半导体器件
TWI760937B (zh) 半導體結構及其製作方法
JP2017183455A (ja) 窒化物半導体テンプレート、窒化物半導体積層物、窒化物半導体テンプレートの製造方法、および窒化物半導体積層物の製造方法
CN112054056A (zh) 具有栅极静电防护结构的高电子迁移率晶体管及制作方法
JP5648307B2 (ja) 縦型AlGaN/GaN−HEMTおよびその製造方法
JP2007042936A (ja) Iii−v族化合物半導体エピタキシャルウェハ
CN109659354A (zh) 一种高电子迁移率晶体管及其制备方法
JP6416705B2 (ja) 電界効果トランジスタおよびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190514

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200310

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201110

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210126

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210406

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210506

R150 Certificate of patent or registration of utility model

Ref document number: 6882503

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250