JP2012243871A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】転位密度を低減させるバッファ層を有する半導体素子を提供する。
【解決手段】基板と、基板の上方に形成されたバッファ領域と、バッファ領域上に形成された活性層と、活性層上に形成された少なくとも２つの電極とを備え、バッファ領域は、第１の格子定数を有する第１半導体層と、第１の格子定数と異なる第２の格子定数を有する第２半導体層と、第１の格子定数と第２の格子定数との間の第３の格子定数を有する第３半導体層とが順に積層した複合層を少なくとも一層有する半導体素子。
【選択図】図１

Description

本発明は、半導体素子及びその製造方法に関する。
従来、シリコン基板上にＡｌＮ層とＧａＮ層とが繰り返し形成されたバッファ領域を設け、その上に窒化物系半導体領域を形成した半導体素子が知られている。このバッファ領域は、シリコン基板と窒化物系半導体領域との間の格子定数差または熱膨張係数差を緩和し、クラックの発生や転位を低減させる機能を有する。（例えば、特許文献１、２及び３参照）。
特許文献１ 特開２００３−５９９４８号公報
特許文献２ 特開２００７−８８４２６号公報
特許文献３ 特開２００９−２８９９５６号公報
しかしながら、従来の方法では、厚膜化による高耐圧化を図ることができるものの転位密度を十分に低減することができなかった。
本発明の第１の態様においては、基板と、基板の上方に形成されたバッファ領域と、バッファ領域上に形成された活性層と、活性層上に形成された少なくとも２つの電極とを備え、バッファ領域は、第１の格子定数を有する第１半導体層と、第１の格子定数より小さい第２の格子定数を有する第２半導体層と、第１の格子定数と第２の格子定数との間の第３の格子定数を有する第３半導体層とが順に積層した複合層を少なくとも一層有し、それぞれの第３半導体層の上には、第１半導体層または活性層のいずれかが接して形成される半導体素子が提供される。
本発明の第２の態様においては、基板を用意する工程と、基板の上方にバッファ領域を形成する工程と、バッファ領域上に活性層を形成する工程と、活性層上に少なくとも２つの電極を形成する工程とを備え、バッファ領域を形成する工程は、第１の格子定数を有する第１半導体層を形成する工程と、第１の格子定数より小さい第２の格子定数を有する第２半導体層を形成する工程と、第１の格子定数と前記第２の格子定数との間の第３の格子定数を有する第３半導体層を形成する工程とを順に含むサイクルを少なくとも一回繰り返す工程を有し、それぞれの第３半導体層の上に、第１半導体層または活性層のいずれかを接して形成する半導体素子の製造方法が提供される。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の第１実施形態に係る半導体素子の断面図である。 図１に示す半導体素子のバッファ領域の膜厚方向におけるＡｌ組成比の変化を示す。 バッファ領域が異なる構成Ａ、Ｂ、Ｃ、Ｄを有する場合のバッファ領域の最上面の表面粗さを比較した実験結果を示す。 図１に示す半導体素子のバッファ領域の膜厚方向におけるＡｌ組成比変化の他の例を示す。 図１に示す半導体素子のバッファ領域の膜厚方向におけるＡｌ組成比変化の他の例を示す。 図１に示す半導体素子のバッファ領域の膜厚方向におけるＡｌ組成比変化の他の例を示す。 図１に示す半導体素子のバッファ領域の膜厚方向におけるＡｌ組成比変化の他の例を示す。 図１に示す半導体素子のバッファ領域の膜厚方向におけるＡｌ組成比変化の他の例を示す。 図１に示す半導体素子のバッファ領域の膜厚方向におけるＡｌ組成比変化の他の例を示す。 図１に示す半導体素子のバッファ領域の膜厚方向におけるＡｌ組成比変化の他の例を示す。 本発明の第２実施形態に係る半導体素子の断面図である。 図１１に示す半導体素子のバッファ領域の膜厚方向におけるＡｌ組成比の変化を示す。 図１１に示す半導体素子のバッファ領域の膜厚方向におけるＡｌ組成比の変化の他の例を示す。 図１１に示す半導体素子のバッファ領域の膜厚方向におけるＡｌ組成比の変化の他の例を示す。 図１１に示す半導体素子のバッファ領域の膜厚方向におけるＡｌ組成比の変化の他の例を示す。 図１１に示す半導体素子のバッファ領域の膜厚方向におけるＡｌ組成比の変化の他の例を示す。 図１１に示す半導体素子のバッファ領域の膜厚方向におけるＡｌ組成比の変化の他の例を示す。 図１１に示す半導体素子のバッファ領域の膜厚方向におけるＡｌ組成比の変化の他の例を示す。 図１１に示す半導体素子のバッファ領域の膜厚方向におけるＡｌ組成比の変化の他の例を示す。 図１１に示す半導体素子のバッファ領域の膜厚方向におけるＡｌ組成比の変化の他の例を示す。 図１１に示す半導体素子のバッファ領域の膜厚方向におけるＡｌ組成比の変化の他の例を示す。 図１１に示す半導体素子のバッファ領域の膜厚方向におけるＡｌ組成比の変化の他の例を示す。 図１１に示す半導体素子のバッファ領域の膜厚方向におけるＡｌ組成比の変化の他の例を示す。 図１１に示す半導体素子のバッファ領域の各複合層における第３半導体層と第４半導体層の層厚の関係を示す。 図１１に示す半導体素子のバッファ領域の複合層の数と転位密度の関係を示す。 図１１に示す半導体素子のバッファ領域の複合層中の第３半導体層及び第４半導体層の層厚と転位密度との関係を示す。 図１１に示す半導体素子のバッファ領域の第２半導体層、第３半導体層、第４半導体層の最大Ａｌ組成比と転位密度との関係を示す。 図１１に示す半導体素子のバッファ領域の第２半導体層にドープするＣ濃度と転位密度の関係を示す。 図１１に示す半導体素子のバッファ領域の第１半導体層にドープするＣ濃度と転位密度の関係を示す。 図１１に示す半導体素子のバッファ領域の最上の第３半導体層中のＡｌ２５％領域の層厚と転位密度との関係を示す。 バッファ領域の第１半導体層の層厚及び複合層数が異なる図１１に示す半導体素子の変形例１から５を示す。 図３１に示す変形例１から５の反り量及び転位密度の測定結果を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本発明の第１実施形態に係る半導体素子１００の断面図である。ここでは、半導体素子１００としてＨＥＭＴを例に説明するが、それに限定されない。半導体素子１００は、基板１０と、介在層２０と、基板１０の上方に形成されたバッファ領域３０と、バッファ領域３０上に形成された活性層７０と、活性層７０上に形成された少なくとも２つの電極（本例ではソース電極７２、ゲート電極７４、ドレイン電極７６）とを備える。
基板１０は、バッファ領域３０及び活性層７０の支持体として機能する。基板１０は、主表面が（１１１）面のシリコン単結晶基板であってよい。主表面は、バッファ領域３０及び活性層７０が積層される面を指す。
介在層２０は、基板１０とバッファ領域３０との化学反応を防止する合金防止層として機能する。介在層２０は、例えば、アンドープのＡｌＮである。介在層２０の格子定数は、基板１０より小さくてよい。また、介在層２０の熱膨張係数は、基板１０より大きくてよい。基板１０がシリコン基板の場合、格子定数が０．３８４ｎｍであり、熱膨張係数が３．５９×１０−６／Ｋである。また、介在層２０がＡｌＮの場合、介在層２０の格子定数は、０．３１１２ｎｍであり、熱膨張係数は４．２×１０−６／Ｋである。介在層２０の厚さは、例えば４０ｎｍである。
バッファ領域３０は、第１の格子定数を有する第１半導体層３１と、第２の格子定数を有する第２半導体層３２と、第３の格子定数を有する第３半導体層３３とが順に積層した複合層を少なくとも一層有する。第２の格子定数は第１の格子定数と異なる。
第１半導体層３１は、介在層２０上に形成される。第１半導体層３１は、基板１０よりも格子定数が小さい第１の格子定数を有してよい。また、第１半導体層３１は、基板１０よりも大きな熱膨張係数を有してよい。第１半導体層３１はＡｌｘ１Ｉｎｙ１Ｇａ１−ｘ１−ｙ１Ｎ（ただし、０≦ｘ１＜１、０≦ｙ１≦１、ｘ１＋ｙ１≦１）を含む。第１半導体層３１は、例えばＧａＮである。この場合、第１半導体層３１の第１の格子定数は、０．３１８９ｎｍであり、熱膨張係数は、５．５９×１０−６／Ｋである。
第２半導体層３２は、第１半導体層３１に接してその上に形成される。第２半導体層３２は、第１半導体層３１より格子定数が小さい第２の格子定数を有する。また、第２半導体層３２は、基板１０よりも大きな熱膨張係数を有してよい。第２半導体層３２はＡｌｘ２Ｉｎｙ２Ｇａ１−ｘ２−ｙ２Ｎ（ただし、０＜ｘ２≦１、０≦ｙ２≦１、ｘ２＋ｙ２≦１）を含んでよい。第２半導体層３２は、例えばＡｌＮである。この場合、第２半導体層３２の第２の格子定数は、０．３１１２ｎｍであり、熱膨張係数は、４．２×１０−６／Ｋである。
第３半導体層３３は、第２半導体層３２に接してその上に形成される。第３半導体層３３は、第１の格子定数と第２の格子定数の間の値を有する第３の格子定数を有する。また、第３半導体層３３は、第１半導体層３１と第２半導体層３２の間の熱膨張係数を有する。第３半導体層３３はＡｌｘ３Ｉｎｙ３Ｇａ１−ｘ３−ｙ３Ｎ（ただし、０＜ｘ３＜１、０≦ｙ３≦１、ｘ３＋ｙ３≦１）を含んでよい。第３半導体層３３は例えばＡｌＧａＮである。
第３半導体層３３は、ＧａＮとＡｌＮとの間にあって、Ａｌの組成比に応じた格子定数及び熱膨張係数を有する。第３半導体層３３は、格子定数が、基板１０に近い側から遠い側に向かって減少している。つまり、第３半導体層３３は、Ａｌの割合が基板１０に近い側から遠い側に向かって増加する。第１半導体層３１から第３半導体層３３は、Ａｌの組成比の間にｘ１≦ｘ３≦ｘ２の関係を有する。
バッファ領域３０は、基板１０と活性層７０との間の格子定数差及び熱膨張係数差に起因する歪みを緩和し、貫通転位密度を抑制する。バッファ領域３０は、第１半導体層３１、第２半導体層３２及び第３半導体層３３が順に積層された複合層を例えば１２層有する。それぞれの複合層において、第１半導体層３１の層厚は、例えば、基板１０側から順に７０ｎｍ、９０ｎｍ、１２０ｎｍ、１５０ｎｍ、１９０ｎｍ、２４０ｎｍ、３００ｎｍ、３７０ｎｍ、４７０ｎｍ、６００ｎｍ、７９０ｎｍ、１０４０ｎｍである。第２半導体層３２の層厚は例えば６０ｎｍで一定である。第３半導体層３３の層厚は例えば６０ｎｍで一定である。
活性層７０は、電子走行層５０と、電子供給層６０を有する。電子走行層５０は、バッファ領域３０の最上の第３半導体層３３と接して形成される。電子走行層５０は電子供給層６０とのヘテロ結合界面に低抵抗の２次元電子ガスを形成する。電子走行層５０はアンドープのＧａＮを含んでよい。電子走行層５０は例えば１２００ｎｍの厚さを有する。電子供給層６０は、電子走行層５０に接して形成される。電子供給層６０は、電子走行層５０に電子を供給する。電子供給層６０は、例えばＳｉのようなｎ型不純物がドープされたＡｌＧａＮを含む。電子供給層６０は例えば２５ｎｍの厚さを有する。
少なくとも２つの電極は、ソース電極７２、ゲート電極７４及びドレイン電極７６を含んでよい。ソース電極７２及びドレイン電極７６は、電子供給層６０にオーミック接触するＴｉ／Ａｌの積層構造を有してよい。ゲート電極７４は電子供給層６０にショットキー接触するＰｔ／Ａｕの積層構造を有してよい。
図２は、バッファ領域３０の膜厚方向におけるＡｌ組成比の変化を示す。ここでは、第１半導体層３１のＡｌの割合を０％とし、第２半導体層３２のＡｌの割合を１００％として示すが、これに限定されない。第３半導体層３３のＡｌの割合は第２半導体層３２から第１半導体層３１に向かって段階的に減少している。
例えば、第３半導体層３３のＡｌの割合は第２半導体層３２から２５％ずつ段階的に減少する。それぞれの段階における第３半導体層３３の厚さは例えば２０ｎｍで一定であるが、異なっていてもよい。また、第３半導体層３３は、不純物がドープされていてよい。不純物は炭素Ｃであってよい。第３半導体層３３にはＣが例えば１Ｅ１９ｃｍ−３の濃度でドープされている。Ｃをドープすることにより半導体素子１００のリーク電流を低減することができる。
図２に示す例では、第１半導体層３１で発生した転位は、第２半導体層３２との格子定数の違いにより一端は増加する。しかし、第３半導体層３３のＡｌの割合が基板１０から離れる方向に段階的に減少しているので、格子定数及び熱膨張係数が緩やかに変化し、歪みが緩和される。そのため第３半導体層３３において転位密度が減少する。第１半導体層３１、第２半導体層３２及び第３半導体層３３が順に積層した複合層を繰り返すことにより、貫通転位密度は減少する。また、第１半導体層３１は、層厚が徐々に増加するように形成されているので、反りを制御しつつ厚膜化することができる。結果として、半導体素子１００の高耐圧化を図ることができる。
基板１０として、直径約１０ｃｍのシリコン（１１１）基板を使用し、Ｘ線回折法によって転位密度を測定した。図２に示す例のバッファ領域３０を形成したエピタキシャル基板の転位密度は約５Ｅ９ｃｍ−２であった。一方、第３半導体層３３を含まないＧａＮ／ＡｌＮ積層構造のみのバッファ領域を形成したエピタキシャル基板の転位密度は約１Ｅ１１ｃｍ−２であった。したがって、転位密度の低減には、第３半導体層３３を設けることが有効である。
図３は、バッファ領域３０が異なる構成Ａ、Ｂ、Ｃ、Ｄを有する場合のバッファ領域３０の最上面の表面粗さを比較した実験結果を示す。構成Ａは、ＧａＮ／ＡｌＮを繰り返し積層したバッファ構造を有する。構成Ｂは、ＧａＮ／ＡｌＮ／ＡｌＧａＮを繰り返し積層したバッファ構造を有する。構成Ｃは、ＧａＮ／ＡｌＧａＮ／ＡｌＮを繰り返し積層したバッファ構造を有する。構成ＤはＧａＮ／ＡｌＧａＮ／ＡｌＮ／ＡｌＧａＮを繰り返し積層したバッファ構造を有する。構成Ｂ、Ｃ、Ｄにおいて、ＡｌＧａＮはＡｌの割合が２５％ステップで段階的に変化するＡｌ組成比を有し、６０ｎｍの厚さを有する。原子間力顕微鏡（ＡＦＭ）により、１０μｍ×１０μｍの範囲で二乗平均粗さ（ＲＭＳ）を測定して表面の荒れを評価した。
図３より、構成Ａ及び構成Ｂはほぼ同じ表面の荒れを有し、構成Ｃ及び構成Ｄはほぼ同じ表面の荒れを有するのがわかる。また、構成Ａ及び構成Ｂに比べ、構成Ｃ及び構成Ｄの方が表面の荒れが大きいことがわかる。この結果から、ＡｌＮ層の下側にＡｌＧａＮ層を形成するか、ＡｌＮ層の上下にＡｌＧａＮ層を形成する構成の場合に、バッファ領域の表面が荒れやすくなることがわかる。また、図１０及び図２０に示すように、約１ｎｍのＧａＮ層をＡｌＧａＮ層中に挿入することにより結晶性が良くなり表面が粗さを解消することができる。
図４は、第３半導体層３３におけるＡｌ組成比変化の他の例を示す。Ａｌの組成比は、第２半導体層３２から第１半導体層３１にかけて曲線状に減少している。なお、Ａｌの組成比の減少は、第２半導体層３２に近いほど急峻である。第３半導体層３３をこのように構成した場合であっても、半導体素子１００の転位密度を低減することができる。
図５は、第３半導体層３３におけるＡｌ組成比変化の他の例を示す。Ａｌの組成比は、第２半導体層３２から第１半導体層３１にかけて５％のステップで段階的に減少している。第３半導体層３３をこのように構成した場合であっても、半導体素子１００の転位密度を低減することができる。
図６は、第３半導体層３３におけるＡｌ組成比変化の他の例を示す。Ａｌの組成比は、第２半導体層３２から第１半導体層３１にかけて直線的に減少している。第３半導体層３３をこのように構成した場合であっても、半導体素子１００の転位密度を低減することができる。
図７は、第３半導体層３３におけるＡｌ組成比変化の他の例を示す。Ａｌの組成比は、第２半導体層３２から第１半導体層３１にかけて途中まで５％ステップで段階的に減少し、途中から曲線状に減少している。Ａｌの組成比が曲線状に変化する領域では、第２半導体層３２に近いほど、Ａｌの組成比の減少が急峻である。第３半導体層３３をこのように構成した場合であっても、半導体素子１００の転位密度を低減することができる。
図８は、第３半導体層３３におけるＡｌ組成比変化の他の例を示す。Ａｌの組成比は、第２半導体層３２から第１半導体層３１にかけて途中まで直線的に減少し、その後一端上昇し、再び直線的に減少している。第３半導体層３３をこのように構成した場合であっても、半導体素子１００の転位密度を低減することができる。
図９は、第３半導体層３３におけるＡｌ組成比変化の他の例を示す。第３半導体層３３は、厚さが第２半導体層３２より薄く、第２半導体層と同一組成の層６２を、第２半導体層３２から離間した位置に有する。Ａｌの組成比は、第２半導体層３２から第１半導体層３１にかけて２５％ステップで段階的に減少している。第３半導体層３３は、層の途中に厚さが例えば１ｎｍのＡｌＮ層を有する。第３半導体層３３は、層６２を一定の間隔で複数有してよい。例えば、第３半導体層３３は、各ステップの境界に層６２を有する。第３半導体層３３をこのように構成した場合であっても、半導体素子１００の転位密度を低減させることができる。
図１０は、第３半導体層３３におけるＡｌ組成比変化の他の例を示す。第３半導体層３３は、厚さが第２半導体層３２より薄く、第１半導体層と同一組成の層６４を、第２半導体層３２から離間した位置に有する。Ａｌの組成比は、第２半導体層３２から第１半導体層３１にかけて２５％ステップで段階的に減少している。第３半導体層３３は、層の途中に厚さが例えば１ｎｍのＧａＮ層を有する。第３半導体層３３は、層６４を一定の間隔で複数有してよい。例えば、第３半導体層３３は、各ステップの境界に層６４を有する。第３半導体層３３をこのように構成した場合であっても、半導体素子１００の転位密度を低減させることができる。
第３半導体層３３は、第２半導体層３２との境界及び第１半導体層３１との境界の少なくとも一方に、厚さが第２半導体層より薄く、接する層と異なる組成の層を有してもよい。第３半導体層３３は、第２半導体層３２との境界において、厚さが１ｎｍのＧａＮ層を有してよい。また、第３半導体層３３は、第１半導体層３１との境界において、厚さが１ｎｍのＡｌＮ層を有してよい。このように構成することにより、転位密度を低減しつつ、バッファ領域３０の複合層の表面の結晶性を良くし平坦化することができる。
次に、半導体素子１００の製造方法を説明する。半導体素子１００の製造方法は、基板１０を用意する工程と、基板１０の上に介在層２０を形成する工程と、介在層２０の上で基板１０の上方にバッファ領域３０を形成する工程と、バッファ領域３０上に活性層７０を形成する工程と、活性層７０上に少なくとも２つの電極（７２、７４、７６）を形成する工程とを備える。
基板１０を用意する工程は、ＣＺ法で作成されたＳｉ（１１１）基板またはＳｉ（１１０）を用意する工程を含む。介在層２０を形成する工程は、温度を１０００℃から１１００℃に維持して、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ＴＭＡ（トリメチルアルミニウム）ガスとＮＨ３ガスを使って、基板１０の主面に厚さ約４０ｎｍのＡｌＮをエピタキシャル成長により堆積する工程を含む。本例において、エピタキシャル成長はＭＯＣＶＤ法により行うが、ＭＢＥ法など他の方法でエピタキシャル成長させることもできる。以下においてそれぞれの層の成長温度は９００℃以上、１３００℃以下であってよい。
バッファ領域３０を形成する工程は、第１の格子定数を有する第１半導体層３１を形成する工程と、第２の格子定数を有する第２半導体層を形成する工程と、第３の格子定数を有する第３半導体層を形成する工程とを順に含むサイクルを少なくとも一回繰り返す工程を有する。第２の格子定数は第１の格子定数と異なる。第３の格子定数は、第１の格子定数と第２の格子定数との間の値を有する。第１の格子定数は基板１０の格子定数より小さくてよい。第２の格子定数は第１の格子定数より小さくてよい。
第１半導体層３１を形成する工程は、介在層２０を形成した後に、ＴＭＧ（トリメチルガリウム）ガス及びＮＨ３ガスを供給し、介在層２０の上にＧａＮをエピタキシャル成長により堆積する工程を含む。第２半導体層３２を形成する工程は、第１半導体層３１を形成した後に、ＴＭＡガス及びＮＨ３ガスを供給し、第１半導体層３１の上に厚さ６０ｎｍのＡｌＮをエピタキシャル成長により堆積する工程を含む。
第３半導体層３３を形成する工程は、ＴＭＧガス、ＴＭＡガス及びＮＨ３ガスを供給して、第２半導体層３２上に厚さ６０ｎｍのＡｌＧａＮをエピタキシャル成長により堆積する工程を含む。このとき、ＴＭＡガスの流量を徐々に減少させるように調節することにより傾斜したＡｌ組成比を有する第３半導体層３３を形成することができる。バッファ領域３０を形成する工程は、これらを順に含むサイクルを繰り返し、成長時間を調節して第１半導体層３１のＧａＮの厚さを７０ｎｍ、９０ｎｍ、１２０ｎｍ、１５０ｎｍ、１９０ｎｍ、２４０ｎｍ、３００ｎｍ、３７０ｎｍ、４７０ｎｍ、６００ｎｍ、７９０ｎｍ、１０４０ｎｍのように変化させる工程を含む。
活性層７０を形成する工程は、電子走行層５０を形成する工程と、電子走行層５０の上に電子供給層６０を形成する工程を含む。電子走行層５０を形成する工程は、ＴＭＧガス及びＮＨ３ガスを供給して、バッファ領域３０の最上の第３半導体層３３の上に、厚さ１２００ｎｍのＧａＮをエピタキシャル成長により堆積する工程を含む。電子供給層６０を形成する工程は、ＴＭＡガス、ＴＭＧガス、ＮＨ３ガス、及びＳｉＨ４ガスを供給して、電子走行層５０の上に厚さ２５ｎｍのＳｉドープのＡｌＧａＮをエピタキシャル成長により堆積する工程を含む。
少なくとも２つの電極（７２、７４、７６）を形成する工程は、電子供給層６０の表面にシリコン酸化膜を形成する工程と、電極用の開口を形成する工程と、電極を形成する工程を含む。基板１０の表面にシリコン酸化膜を形成する工程は、ＭＯＣＶＤ装置から基板１０を取り出し、プラズマＣＶＤ装置に基板１０を搬入して、基板１０の表面全体にシリコン酸化膜を形成する工程を含む。電極用の開口を形成する工程は、フォトリソグラフィー及びエッチングによりソース電極及びドレイン電極用の開口を形成する工程を含み、電極を形成する工程は、電子ビーム蒸着によりＴｉとＡｌを順次積層し、リフトオフ法により電子供給層６０とオーミック接触するソース電極７２及びドレイン電極７６を形成する工程を含む。電極用の開口を形成する工程は、フォトリソグラフィー及びエッチングによりゲート電極用の開口を形成する工程を含み、電極を形成する工程は電子ビーム蒸着によりＰｔとＡｕを順次積層し、リフトオフ法により電子供給層６０とショットキー接触するゲート電極７４を形成する工程を含む。
図１１は、本発明の第２実施形態に係る半導体素子２００の断面図を示す。半導体素子２００は、バッファ領域３０の構成が半導体素子１００と異なる。半導体素子２００のバッファ領域３０以外の構成は、半導体素子１００と同一であってよい。半導体素子２００のバッファ領域３０は、第１半導体層３１と、第２半導体層３２との間に、第４の格子定数を有する第４半導体層３４が形成されている。バッファ領域３０は、第１半導体層３１、第４半導体層３４、第２半導体層３２及び第３半導体層３３がこの順に積層した複合層を少なくとも一層有する。
第４半導体層３４は第１半導体層３１に接してその上に形成される。第４半導体層３４は、第１の格子定数と第２の格子定数の間の第４の格子定数を有する。第４半導体層３４は第１半導体層３１と第２半導体層３２の間の熱膨張係数を有する。第４半導体層３４はＡｌｘ４Ｉｎｙ４Ｇａ１−ｘ４−ｙ４Ｎ（ただし、０＜ｘ４≦１、０≦ｙ４≦１、ｘ４＋ｙ４≦１）を含む。第４半導体層３４は例えばＡｌＧａＮである。第４半導体層３４は、Ａｌの組成比に応じた格子定数及び熱膨張係数を有する。第４半導体層３４は、格子定数が、基板１０に近い側から遠い側に向かって減少している。つまり、第４半導体層３４は、Ａｌの割合が基板１０に近い側から遠い側に向かって増加する。第１半導体層３１から第４半導体層３４は、Ａｌの組成比の間にｘ１≦ｘ３、ｘ４≦ｘ２の関係を有する。
バッファ領域３０は、基板１０と活性層７０との間の格子定数差及び熱膨張係数差に起因する歪みを緩和し、貫通転位密度を抑制する機能を有する。同時に、半導体素子１００のリーク電流を低減する機能を有する。バッファ領域３０は、第１半導体層３１、第４半導体層３４、第２半導体層３２及び第３半導体層３３がこの順に積層された複合層を例えば１２層有する。それぞれの複合層において、第１半導体層３１の層厚は、基板１０側から例えば、１０ｎｍ、３０ｎｍ、６０ｎｍ、９０ｎｍ、１００ｎｍ、１８０ｎｍ、２４０ｎｍ、３１０ｎｍ、４１０ｎｍ、５４０ｎｍ、７３０ｎｍ、９８０ｎｍである。第２半導体層３２の層厚は例えば６０ｎｍで一定である。第３半導体層３３の層厚は例えば６０ｎｍで一定である。第４半導体層３４の層厚は例えば６０ｎｍで一定である。
図１２は、バッファ領域３０の膜厚方向におけるＡｌ組成比の変化を示す。ここでは、第１半導体層３１のＡｌの割合を０％とし、第２半導体層３２のＡｌの割合を１００％として示すが、これに限定されない。第４半導体層３４のＡｌの割合は第１半導体層３１から第２半導体層３２に向かって段階的に増加している。第３半導体層３３のＡｌの割合は第２半導体層３２から第１半導体層３１に向かって段階的に減少している。例えば、第４半導体層３４のＡｌの割合は第１半導体層３１から２５％ずつ段階的に増加し、第３半導体層３３のＡｌの割合は第２半導体層３２から２５％ずつ段階的に減少する。それぞれの段階における第４半導体層３４及び第３半導体層３３の厚さは例えば２０ｎｍで一定であるが、異なっていてもよい。また、第４半導体層３４及び第３半導体層３３は、不純物がドープされていてよい。不純物は例えば炭素Ｃである。第４半導体層３４及び第３半導体層３３にはＣが例えば１Ｅ１９ｃｍ−３の濃度でドープされている。Ｃをドープすることにより半導体素子１００のリーク電流を低減することができる。
基板１０として、直径約１０ｃｍのシリコン（１１１）基板を使用し、Ｘ線回折法によって転位密度を測定した。図１２に示す例のバッファ領域３０を有する半導体素子２００の転位密度は約３Ｅ９ｃｍ−２であった。半導体素子２００は、半導体素子１００に比べ、転位密度がより低減した。
次に、本発明の第２実施形態に係る半導体素子２００の製造方法を説明する。半導体素子２００の製造方法は、バッファ領域３０を形成する工程以外は半導体素子１００の製造方法と同様なので説明を省略する。バッファ領域３０を形成する工程は、第１の格子定数を有する第１半導体層３１を形成する工程と、第４の格子定数を有する第４半導体層３４を形成する工程と、第２の格子定数を有する第２半導体層３２を形成する工程と、第３の格子定数を有する第３半導体層３３を形成する工程とを順に含むサイクルを少なくとも一回繰り返す工程を有する。第２の格子定数は第１の格子定数と異なる。第４の格子定数は、第１の格子定数と第２の格子定数の間の値を有する。第３の格子定数は、第１の格子定数と第２の格子定数の間の値を有する。
第１半導体層３１を形成する工程は、介在層２０を形成した後に、ＴＭＧ（トリメチルガリウム）ガス及びＮＨ３ガスを供給し、介在層２０の上にＧａＮをエピタキシャル成長により堆積する工程を含む。第４半導体層３４を形成する工程は、ＴＭＧガス、ＴＭＡガス及びＮＨ３ガスを供給して、第１半導体層３１上に厚さ６０ｎｍのＡｌＧａＮをエピタキシャル成長により堆積する工程を含む。このとき、ＴＭＡガスの流量を徐々に増加させるように調節することにより傾斜したＡｌ組成比を有する第４半導体層３４を形成することができる。
第２半導体層３２を形成する工程は、ＴＭＡガス及びＮＨ３ガスを供給し、第４半導体層３４の上に例えば厚さ６０ｎｍのＡｌＮをエピタキシャル成長により堆積する工程を含む。第３半導体層３３を形成する工程は、ＴＭＧガス、ＴＭＡガス及びＮＨ３ガスを供給して、第２半導体層３２上に例えば厚さ６０ｎｍのＡｌＧａＮをエピタキシャル成長により堆積する工程を含む。このとき、ＴＭＡガスの流量を徐々に減少させるように調節することにより傾斜したＡｌ組成比を有する第３半導体層３３を形成することができる。
バッファ領域３０を形成する工程は、第１半導体層３１を形成する工程、第４半導体層３４を形成する工程、第２半導体層３２を形成する工程、及び第３半導体層３３を形成する工程をこの順に含むサイクルを繰り返す工程を含む。１回のサイクルにより、第１半導体層３１、第４半導体層３４、第２半導体層３２、及び第３半導体層３３を含む複合層が形成される。複合層における第１半導体層３１は、成長時間を調節することにより厚さを、例えば、１０ｎｍ、３０ｎｍ、６０ｎｍ、９０ｎｍ、１００ｎｍ、１８０ｎｍ、２４０ｎｍ、３１０ｎｍ、４１０ｎｍ、５４０ｎｍ、７３０ｎｍ、９８０ｎｍのように変化させる工程を含む。
図１３は、第４半導体層３４及び第３半導体層３３におけるＡｌ組成比変化の他の例を示す。第４半導体層３４のＡｌの組成比は第１半導体層３１から第２半導体層３２にかけて曲線状に増加している。なお、Ａｌの組成比の増加は、第２半導体層３２に近いほど急峻である。また、第３半導体層３３のＡｌの組成比は第２半導体層３２から第１半導体層３１にかけて曲線状に減少している。なお、Ａｌの組成比の減少は、第２半導体層３２に近いほど急峻である。第４半導体層３４及び第３半導体層３３をこのように構成した場合であっても、半導体素子２００の転位密度は半導体素子１００より低減した。
図１４は、第４半導体層３４及び第３半導体層３３におけるＡｌ組成比変化の他の例を示す。第４半導体層３４のＡｌの組成比は第１半導体層３１から第２半導体層３２にかけて５％のステップで段階的に増加している。また、第３半導体層３３のＡｌの組成比は第２半導体層３２から第１半導体層３１にかけて５％のステップで段階的に減少している。第４半導体層３４及び第３半導体層３３をこのように構成した場合であっても、半導体素子２００の転位密度は半導体素子１００より低減した。
図１５は、第４半導体層３４及び第３半導体層３３におけるＡｌ組成比変化の他の例を示す。第４半導体層３４のＡｌの組成比は第１半導体層３１から第２半導体層３２にかけて直線状に増加している。また、第３半導体層３３のＡｌの組成比は第２半導体層３２から第１半導体層３１にかけて直線状に減少している。第４半導体層３４及び第３半導体層３３をこのように構成した場合であっても、半導体素子２００の転位密度は半導体素子１００より低減した。
図１６は、第４半導体層３４及び第３半導体層３３におけるＡｌ組成比変化の他の例を示す。第４半導体層３４のＡｌの組成比は第１半導体層３１から第２半導体層３２にかけて途中まで曲線状に増加し、その後段階的に増加している。なお、Ａｌの組成比の増加は、第２半導体層３２に近いほど急峻である。また、第３半導体層３３のＡｌの組成比は第２半導体層３２から第１半導体層３１にかけて途中まで段階的に減少し、その後曲線状に減少している。なお、Ａｌの組成比の減少は、第２半導体層３２に近いほど急峻である。第４半導体層３４及び第３半導体層３３をこのように構成した場合であっても、半導体素子２００の転位密度は半導体素子１００より低減した。
図１７は、第４半導体層３４及び第３半導体層３３におけるＡｌ組成比変化の他の例を示す。第４半導体層３４のＡｌの組成比は第１半導体層３１から第２半導体層３２にかけて途中まで直線的に増加しその後減少し再び直線的に増加している。また、第３半導体層３３のＡｌは第２半導体層３２から第１半導体層３１にかけて途中まで直線的に減少しその後増加し再び直線的に減少している。第４半導体層３４及び第３半導体層３３をこのように構成した場合であっても、半導体素子２００の転位密度は半導体素子１００より低減した。
図１８は、第４半導体層３４及び第３半導体層３３におけるＡｌ組成比変化の他の例を示す。第４半導体層３４のＡｌの組成比は第１半導体層３１から第２半導体層３２にかけて曲線状に増加している。なお、Ａｌの組成比の増加は、第２半導体層３２に近いほど急峻である。また、第３半導体層３３のＡｌの組成比は第２半導体層３２から第１半導体層３１にかけて２５％ステップで段階的に減少している。第４半導体層３４及び第３半導体層３３をこのように構成した場合であっても、半導体素子２００の転位密度は半導体素子１００より低減した。
図１９は、第４半導体層３４及び第３半導体層３３におけるＡｌ組成比変化の他の例を示す。第４半導体層３４のＡｌの組成比は第１半導体層３１から第２半導体層３２にかけて２５％ステップで段階的に増加している。また、第３半導体層３３のＡｌの組成比は第２半導体層３２から第１半導体層３１にかけて２５％ステップで段階的に減少している。第４半導体層３４及び第３半導体層３３は層６２を一定の間隔で複数有してよい。第４半導体層３４及び第３半導体層３３は、各ステップの境界に厚さ１ｎｍのＡｌＮ層を有してよい。こうすることで、基板全体の反りを制御することができる。第４半導体層３４及び第３半導体層３３をこのように構成した場合であっても、半導体素子２００の転位密度は半導体素子１００より低減した。
図２０は、第４半導体層３４及び第３半導体層３３におけるＡｌ組成比変化の他の例を示す。第４半導体層３４のＡｌの組成比は第１半導体層３１から第２半導体層３２にかけて２５％ステップで段階的に増加している。また、第３半導体層３３のＡｌは第２半導体層３２から第１半導体層３１にかけて２５％ステップで段階的に減少している。第４半導体層３４及び第３半導体層３３は層６４を一定の間隔で複数有してよい。第４半導体層３４及び第３半導体層３３は、各ステップの境界に厚さ１ｎｍのＧａＮ層を有してよい。こうすることで、バッファ領域３０の表面の結晶性を良くすることができる。第４半導体層３４及び第３半導体層３３をこのように構成した場合であっても、半導体素子２００の転位密度は半導体素子１００より低減した。
第４半導体層３４は、第１半導体層３１との境界及び第２半導体層３２との境界の少なくとも一方に、厚さが第２半導体層３２より薄い半導体層を有してよい。当該半導体層は、第４半導体層３４と接する層と異なる組成を有する。第３半導体層３３は、第２半導体層３２との境界及び第１半導体層３１との境界の少なくとも一方に、厚さが第２半導体層３２より薄い半導体層を有してよい。当該半導体層は、第３半導体層３３と接する層と異なる組成を有する。
図２１は、第１半導体層３１と第４半導体層３４との境界、及び、第３半導体層３３と第１半導体層３１との境界に、第２半導体層３２より薄い層６２が形成された場合のＡｌ組成比変化の例を示す。層６２は厚さ約１ｎｍのＡｌＮ層であってよいこうすることで、基板全体の反りを下に凸の方向に制御することができ、最終的なウエハの反りをゼロにすることができた。第４半導体層３４及び第３半導体層３３をこのように構成した場合であっても、半導体素子２００の転位密度は半導体素子１００より低減した。
図２２は、第４半導体層３４と第２半導体層３２との境界、及び、第２半導体層３２と第３半導体層３３との境界に、第２半導体層３２より薄い層６４が形成された場合のＡｌ組成比変化の他の例を示す。層６４は厚さ約２ｎｍのＧａＮ層であってよい。こうすることで、バッファ領域３０の表面の結晶性を良くし平坦化することができた。第４半導体層３４及び第３半導体層３３をこのように構成した場合であっても、半導体素子２００の転位密度は半導体素子１００より低減した。
図２３は、第４半導体層３４及び第３半導体層３３のそれぞれと、隣接する層との境界において、層６２または層６４が形成された場合のＡｌ組成比変化の他の例を示す。第４半導体層３４は、第１半導体層３１との境界に厚さ約０．２ｎｍのＡｌＮ層を有してよい。また、第４半導体層３４は、第２半導体層３２との境界に厚さ約０．２ｎｍのＧａＮ層を有してよい。また、第３半導体層３３は、第２半導体層３２との境界に厚さ約０．２ｎｍのＧａＮ層を有してよい。また、第３半導体層３３は、第１半導体層３１との境界に厚さ約０．２ｎｍのＡｌＮ層を有してよい。こうすることで、ウエハ全体の反りを制御しつつバッファ領域３０の表面の結晶性を良くすることができた。第４半導体層３４及び第３半導体層３３をこのように構成した場合であっても、半導体素子２００の転位密度は半導体素子１００より低減した。
図２４は、バッファ領域３０の各複合層における第３半導体層３３と第４半導体層３４の層厚を示す。なお、図２４における横軸は、第１層目から第１２層目までの複合層を示す。第３半導体層３３及び第４半導体層３４は第１層目から第１２層目まで一定の割合で厚さが減少している。バッファ領域３０をこのように構成した場合であっても、半導体素子２００の転位密度は半導体素子１００より低減した。
図２５は、複合層数と転位密度の関係を示す。第１半導体層３１の層厚を変化させることで、総膜厚を一定にして複合層数の異なる半導体素子２００の転位密度を測定した。複合層が１層の場合でも、転位密度は大きく低減された。また、複合層の層数が多いほど転位密度が低減した。
図２６は、複合層中の第３半導体層３３及び第４半導体層３４の層厚と転位密度との関係を示す。バッファ領域３０の総膜厚が一定となるように第１半導体層３１の層厚を制御している。第３半導体層３３と第４半導体層３４の層厚が１０ｎｍ未満では転位密度が１Ｅ１１ｃｍ−２となり、好ましくない。第３半導体層３３と第４半導体層３４の層厚が１０ｎｍ以上では転位密度が約８Ｅ９ｃｍ−２以下となり好ましい。なお、第３半導体層３３及び第４半導体層３４の層厚は生産性の面から２５００ｎｍ以下が好ましい。したがって、第３半導体層３３及び第４半導体層３４の層厚は、１０ｎｍ以上、２５００ｎｍ以下が好ましい。
図２７は、第２半導体層３２、第３半導体層３３、第４半導体層３４の最大Ａｌ組成比と転位密度との関係を示す。それぞれの層の最大Ａｌ組成比が７５％未満では、転位密度が１Ｅ１１ｃｍ−２となり好ましくない。それぞれの層の最大Ａｌ組成比が７５％以上であれば転位密度が約７Ｅ９ｃｍ−２以下となり好ましい。
図２８は、第２半導体層３２にドープするＣ濃度と転位密度の関係を示す。Ｃドープ濃度が１Ｅ１７ｃｍ−３以上であり、９Ｅ１９ｃｍ−３以下であれば、転位密度が約６Ｅ９ｃｍ−２以下となり好ましい。Ｃドープ濃度が９Ｅ１９ｃｍ−３以上では、転位密度が１Ｅ１１ｃｍ−２に増加するので好ましくない。したがって、第２半導体層３２にドープするＣ濃度は、１Ｅ１７ｃｍ−３以上、１Ｅ２０ｃｍ−３未満が好ましい。なお、半導体素子２００のリーク電流を低減するためには、Ｃドープ濃度は１Ｅ１８ｃｍ−３以上がより好ましい。
図２９は、第１半導体層３１にドープするＣ濃度と転位密度の関係を示す。Ｃドープ濃度が１Ｅ１８ｃｍ−３以上であり、９Ｅ１９ｃｍ−３以下であれば、転位密度が約６Ｅ９ｃｍ−２以下となり好ましい。Ｃドープ濃度が９Ｅ１９ｃｍ−３以上では、転位密度が約２Ｅ１１ｃｍ−２に増加するので好ましくない。したがって、第１半導体層３１にドープするＣ濃度は、１Ｅ１８ｃｍ−３以上、１Ｅ２０ｃｍ−３未満が好ましい。なお、半導体素子２００のリーク電流を低減するためには、Ｃドープ濃度は１Ｅ１８ｃｍ−３以上がより好ましい。
図３０は、バッファ領域３０の最上の第３半導体層３３中のＡｌ２５％領域の層厚と転位密度との関係を示す。第３半導体層３３中のＡｌ２５％領域の層厚がゼロの場合には、転位密度が約１Ｅ１１ｃｍ−２で好ましくない。第３半導体層３３中のＡｌ２５％領域の層厚が約２０ｎｍ以上になると転位密度が約５Ｅ９ｃｍ−２以下となり好ましい。
図３１は、バッファ領域３０の第１半導体層３１の層厚及び複合層数が異なる例１から例５を示す。それぞれの例において、複合層数の欄は、介在層２０の上に積層される複合層の順番を示し、厚さの欄はそれぞれの複合層における第１半導体層３１の層厚を示す。また、層の欄は、それぞれの複合層が第３半導体層３３及び第４半導体層３４を含むか否かを示す。例１から例５において、第１半導体層３１の層厚は４００ｎｍ以上であり、各複合層の第１半導体層３１は、基板１０から離れる方向に層の厚みが徐々に増している。例５において、超格子構造は、厚さが５ｎｍの第１半導体層３１と厚さが５ｎｍの第２半導体層３２から成るペアが２０回繰り返されて構成されている。
図３２は、例１から例５の反り量及び転位密度の測定結果を示す。いずれの例も転位密度を７Ｅ９ｃｍ−２以下に低減させることができ、反り量を＋３０から−３０の範囲に制御することができた。これらの結果より、第３半導体層３３及び第４半導体層３４を含み、バッファ領域３０の第１半導体層３１の厚さを４００ｎｍ以上とし、かつ、第１半導体層３１の厚さを基板から離れる方向に徐々に厚くする構成が好ましいことがわかる。
なお、第１半導体層３１の最も厚い層の層厚は、４００ｎｍ以上、３０００ｎｍ以下であってよい。第１半導体層３１の最も厚い層の層厚が４００ｎｍ以上であれば、発生する反り量を制御できるので好ましい。また、最も厚い層の層厚が３０００ｎｍ以下であれば、成長時間が十分に短いので生産性が高く好ましい。
第２半導体層３２の層厚は、０．５ｎｍ以上であれば第１半導体層３１に内在する歪みを十分に抑制し、クラックの発生を抑えることができるので好ましい。また、第２半導体層３２の層厚は、２００ｎｍ以下であれば、成長時間が十分に短いので生産性が高く好ましい。
バッファ領域３０及び活性層７０を合わせたエピタキシャル層の総膜厚は、リーク電流を抑制し、十分な耐圧を得るために４μｍ以上であることが好ましい。なお、バッファ領域３０の複合層数は２以上であってよく、総膜厚、反り量、転位密度などに応じて変更可能である。
半導体素子としてＨＥＭＴ型の電界効果トランジスタを例に説明してきたが、これに限定されず、絶縁ゲート型（ＭＩＳＦＥＴ、ＭＯＳＦＥＴ）、ショットキーゲート型（ＭＥＳＦＥＴ）などの電界効果トランジスタにも適用することができる。また、ソース電極７２、ゲート電極７４、ドレイン電極７６の代わりにカソード電極及びアノード電極を設けることで形成される各種のダイオードに対しても適用することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・基板、２０・・・介在層、３０・・・バッファ領域、３１・・・第１半導体層、３２・・・第２半導体層、３３・・・第３半導体層、３４・・・第４半導体層、５０・・・電子走行層、６０・・・電子供給層、６２、６４・・・層、７０・・・活性層、７２・・・ソース電極、７４・・・ゲート電極、７６・・・ドレイン電極、１００、２００・・・半導体素子

Claims (10)

  1. 基板と、
    前記基板の上方に形成されたバッファ領域と、
    前記バッファ領域上に形成された活性層と、
    前記活性層上に形成された少なくとも２つの電極と
    を備え、
    前記バッファ領域は、
    第１の格子定数を有する第１半導体層と、
    前記第１半導体層に接して形成され、第１の格子定数より小さい第２の格子定数を有する第２半導体層と、
    前記第１の格子定数と前記第２の格子定数との間の第３の格子定数を有する第３半導体層とが順に積層した複合層を少なくとも一層有する半導体素子。
  2. 前記第１半導体層の熱膨張係数、前記第２半導体層の熱膨張係数及び前記第３半導体層の熱膨張係数は、前記基板の熱膨張係数より大きく、前記第３半導体層の熱膨張係数は、前記第１半導体層の熱膨張係数と前記第２半導体層の熱膨張係数との間の値を有する請求項１に記載の半導体素子。
  3. 前記基板と前記バッファ領域との間に、前記第１の格子定数より小さい格子定数及び前記基板の熱膨張係数より大きい熱膨張係数を有する介在層をさらに備える請求項１または２に記載の半導体素子。
  4. 前記第１半導体層、前記第２半導体層及び前記第３半導体層は、窒化物系化合物半導体を含む請求項１から３のいずれか一項に記載の半導体素子。
  5. 前記３半導体層の格子定数は、前記基板に近い方から遠い方に向かって増加している請求項１から４のいずれか一項に記載の半導体素子。
  6. 前記第１の格子定数は、前記基板の格子定数より小さい請求項１から５のいずれか一項に記載の半導体素子。
  7. 前記第３半導体層は、厚さが前記第２半導体層より薄く、前記第１半導体層または前記第２半導体層と同一組成の層を、前記第２半導体層から離間した位置に有する請求項１から６のいずれか一項に記載の半導体素子。
  8. 前記第３半導体層は、前記第２半導体層との境界及び前記第１半導体層との境界の少なくとも一方に、厚さが前記第２半導体層より薄く、且つ、前記境界において前記第３半導体層と接する層とは異なる組成の層を有する、請求項１から７のいずれか一項に記載の半導体素子。
  9. 前記第１半導体層はＡｌｘ１Ｉｎｙ１Ｇａ１−ｘ１−ｙ１Ｎ（ただし、０≦ｘ１＜１、０≦ｙ１≦１、ｘ１＋ｙ１≦１）を含み、
    前記第２半導体層はＡｌｘ２Ｉｎｙ２Ｇａ１−ｘ２−ｙ２Ｎ（ただし、０＜ｘ２≦１、０≦ｙ２≦１、ｘ２＋ｙ２≦１）を含み、
    前記第３半導体層はＡｌｘ３Ｉｎｙ３Ｇａ１−ｘ３−ｙ３Ｎ（ただし、０＜ｘ３＜１、０≦ｙ３≦１、ｘ３＋ｙ３≦１）を含み、
    ｘ１≦ｘ３≦ｘ２であり、
    前記第３半導体層は、Ａｌの割合が前記基板に近い側から遠い側に向かって減少する請求項１から８のいずれか一項に記載の半導体素子。
  10. 基板を用意する工程と、
    前記基板の上方にバッファ領域を形成する工程と、
    前記バッファ領域上に活性層を形成する工程と、
    前記活性層上に少なくとも２つの電極を形成する工程と
    を備え、
    前記バッファ領域を形成する工程は、
    第１の格子定数を有する第１半導体層を形成する工程と、
    前記第１の格子定数より小さい第２の格子定数を有する第２半導体層を、前記第１半導体層に接して形成する工程と、
    前記第１の格子定数と前記第２の格子定数との間の第３の格子定数を有する第３半導体層を形成する工程とを順に含むサイクルを少なくとも一回繰り返す工程とを有する半導体素子の製造方法。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013070065A (ja) * 2011-09-08 2013-04-18 Toshiba Corp 窒化物半導体素子および窒化物半導体素子の製造方法
JP5362085B1 (ja) * 2012-09-05 2013-12-11 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
JP2014067908A (ja) * 2012-09-26 2014-04-17 Toshiba Corp 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
WO2015005157A1 (ja) * 2013-07-09 2015-01-15 シャープ株式会社 窒化物半導体および電界効果トランジスタ
JP2015035535A (ja) * 2013-08-09 2015-02-19 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体エピタキシャル基板およびその製造方法
WO2015156504A1 (ko) * 2014-04-07 2015-10-15 엘지이노텍 주식회사 발광소자 및 이를 구비하는 조명 시스템
WO2016039178A1 (ja) * 2014-09-10 2016-03-17 シャープ株式会社 窒化物半導体積層構造及びそれを用いた電子デバイス
JP2016513356A (ja) * 2012-12-18 2016-05-12 エルジー シルトロン インコーポレイテッド 半導体基板及びその製造方法
WO2017145199A1 (ja) * 2016-02-26 2017-08-31 サンケン電気株式会社 半導体基体及び半導体装置
KR101820539B1 (ko) * 2012-12-18 2018-01-22 에스케이실트론 주식회사 반도체 기판 및 그 제조 방법
JP2018503968A (ja) * 2014-11-18 2018-02-08 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 六方格子結晶構造を有するｉｉｉ−ｖ族半導体層を含んだ半導体構造
US10256368B2 (en) 2012-12-18 2019-04-09 Sk Siltron Co., Ltd. Semiconductor substrate for controlling a strain
JP2019534583A (ja) * 2017-03-03 2019-11-28 上海新傲科技股▲ふん▼有限公司Ｓｈａｎｇｈａｉ Ｓｉｍｇｕｉ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．，Ｌｔｄ． 高ブレークダウン電圧の窒化ガリウム系高電子移動度トランジスタおよびその形成方法
WO2020004021A1 (ja) * 2018-06-29 2020-01-02 パナソニックＩｐマネジメント株式会社 双方向スイッチ素子
JP2020136595A (ja) * 2019-02-25 2020-08-31 日本電信電話株式会社 半導体装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5462377B1 (ja) * 2013-01-04 2014-04-02 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物エピタキシャル基板およびその製造方法
JP6121806B2 (ja) * 2013-06-07 2017-04-26 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
US20150137179A1 (en) * 2013-11-19 2015-05-21 Huga Optotech Inc. Power device
AT518350A3 (de) * 2014-11-07 2019-06-15 Sumitomo Chemical Co Halbleiterwafer und Verfahren zum Prüfen eines Halbleiterwafers
JP2017139390A (ja) * 2016-02-04 2017-08-10 富士通株式会社 半導体装置、電源装置及び増幅器
JP6859084B2 (ja) * 2016-11-30 2021-04-14 住友化学株式会社 半導体基板
KR20210045835A (ko) * 2019-10-17 2021-04-27 삼성전자주식회사 반도체 박막 구조체 및 이를 포함하는 전자 소자
TWI735212B (zh) * 2020-04-24 2021-08-01 環球晶圓股份有限公司 具有超晶格疊層體的磊晶結構
CN116964752A (zh) * 2021-04-12 2023-10-27 英诺赛科(苏州)半导体有限公司 半导体器件及其制造方法
US20220375876A1 (en) * 2021-04-12 2022-11-24 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
WO2022217415A1 (en) * 2021-04-12 2022-10-20 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277441A (ja) * 1999-03-26 2000-10-06 Nagoya Kogyo Univ 半導体構造とそれを備えた半導体素子及び結晶成長方法
JP2005158889A (ja) * 2003-11-21 2005-06-16 Sanken Electric Co Ltd 半導体素子形成用板状基体及びこの製造方法及びこれを使用した半導体素子
JP2010232293A (ja) * 2009-03-26 2010-10-14 Sanken Electric Co Ltd 半導体装置
JP2011018844A (ja) * 2009-07-10 2011-01-27 Sanken Electric Co Ltd 半導体装置
JP2011023642A (ja) * 2009-07-17 2011-02-03 Sharp Corp エピタキシャルウェハ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003059948A (ja) 2001-08-20 2003-02-28 Sanken Electric Co Ltd 半導体装置及びその製造方法
JP2007088426A (ja) 2005-08-25 2007-04-05 Furukawa Electric Co Ltd:The 半導体電子デバイス
JP5117283B2 (ja) 2008-05-29 2013-01-16 古河電気工業株式会社 半導体電子デバイス
JP2009260296A (ja) * 2008-03-18 2009-11-05 Hitachi Cable Ltd 窒化物半導体エピタキシャルウエハ及び窒化物半導体素子
JP5477685B2 (ja) * 2009-03-19 2014-04-23 サンケン電気株式会社 半導体ウェーハ及び半導体素子及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277441A (ja) * 1999-03-26 2000-10-06 Nagoya Kogyo Univ 半導体構造とそれを備えた半導体素子及び結晶成長方法
JP2005158889A (ja) * 2003-11-21 2005-06-16 Sanken Electric Co Ltd 半導体素子形成用板状基体及びこの製造方法及びこれを使用した半導体素子
JP2010232293A (ja) * 2009-03-26 2010-10-14 Sanken Electric Co Ltd 半導体装置
JP2011018844A (ja) * 2009-07-10 2011-01-27 Sanken Electric Co Ltd 半導体装置
JP2011023642A (ja) * 2009-07-17 2011-02-03 Sharp Corp エピタキシャルウェハ

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013070065A (ja) * 2011-09-08 2013-04-18 Toshiba Corp 窒化物半導体素子および窒化物半導体素子の製造方法
JP5362085B1 (ja) * 2012-09-05 2013-12-11 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
US9053931B2 (en) 2012-09-05 2015-06-09 Kabushiki Kaisha Toshiba Nitride semiconductor wafer, nitride semiconductor device, and method for manufacturing nitride semiconductor wafer
JP2014067908A (ja) * 2012-09-26 2014-04-17 Toshiba Corp 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
US9397167B2 (en) 2012-09-26 2016-07-19 Kabushiki Kaisha Toshiba Nitride semiconductor wafer, nitride semiconductor device, and method for manufacturing nitride semiconductor wafer
JP2016513356A (ja) * 2012-12-18 2016-05-12 エルジー シルトロン インコーポレイテッド 半導体基板及びその製造方法
KR101820539B1 (ko) * 2012-12-18 2018-01-22 에스케이실트론 주식회사 반도체 기판 및 그 제조 방법
US10256368B2 (en) 2012-12-18 2019-04-09 Sk Siltron Co., Ltd. Semiconductor substrate for controlling a strain
WO2015005157A1 (ja) * 2013-07-09 2015-01-15 シャープ株式会社 窒化物半導体および電界効果トランジスタ
JP2015035535A (ja) * 2013-08-09 2015-02-19 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体エピタキシャル基板およびその製造方法
WO2015156504A1 (ko) * 2014-04-07 2015-10-15 엘지이노텍 주식회사 발광소자 및 이를 구비하는 조명 시스템
US9911901B2 (en) 2014-04-07 2018-03-06 Lg Innotek Co., Ltd. Light emitting device having buffer layer with graded composition
WO2016039178A1 (ja) * 2014-09-10 2016-03-17 シャープ株式会社 窒化物半導体積層構造及びそれを用いた電子デバイス
JP2018503968A (ja) * 2014-11-18 2018-02-08 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 六方格子結晶構造を有するｉｉｉ−ｖ族半導体層を含んだ半導体構造
JP2020188266A (ja) * 2014-11-18 2020-11-19 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 六方格子結晶構造を有するｉｉｉ−ｖ族半導体層を含んだ半導体構造
JP7073446B2 (ja) 2014-11-18 2022-05-23 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 六方格子結晶構造を有するｉｉｉ－ｖ族半導体層を含んだ半導体構造
WO2017145199A1 (ja) * 2016-02-26 2017-08-31 サンケン電気株式会社 半導体基体及び半導体装置
JPWO2017145199A1 (ja) * 2016-02-26 2018-12-06 サンケン電気株式会社 半導体基体及び半導体装置
US10586701B2 (en) 2016-02-26 2020-03-10 Sanken Electric Co., Ltd. Semiconductor base having a composition graded buffer layer stack
JP2019534583A (ja) * 2017-03-03 2019-11-28 上海新傲科技股▲ふん▼有限公司Ｓｈａｎｇｈａｉ Ｓｉｍｇｕｉ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏ．，Ｌｔｄ． 高ブレークダウン電圧の窒化ガリウム系高電子移動度トランジスタおよびその形成方法
WO2020004021A1 (ja) * 2018-06-29 2020-01-02 パナソニックＩｐマネジメント株式会社 双方向スイッチ素子
JPWO2020004021A1 (ja) * 2018-06-29 2021-08-02 パナソニックＩｐマネジメント株式会社 双方向スイッチ素子
JP7203361B2 (ja) 2018-06-29 2023-01-13 パナソニックＩｐマネジメント株式会社 双方向スイッチ素子
US11605715B2 (en) 2018-06-29 2023-03-14 Panasonic Intellectual Property Management Co., Ltd. Bidirectional switch element
JP2020136595A (ja) * 2019-02-25 2020-08-31 日本電信電話株式会社 半導体装置
JP7338166B2 (ja) 2019-02-25 2023-09-05 日本電信電話株式会社 半導体装置
JP7491437B2 (ja) 2019-02-25 2024-05-28 日本電信電話株式会社 半導体装置

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