JP2007088426A - 半導体電子デバイス - Google Patents

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Abstract

【課題】異種基板上のバッファ層の結晶性を向上させた窒化物系化合物半導体を有する半導体電子デバイスを提供する。
【解決手段】窒化物系化合物半導体を有する半導体電子デバイスにおいて、基板１０上に窒化物系化合物半導体からなるバッファ層２０及び半導体動作層３０を順次積層してなり、前記バッファ層２０は、第１の層２２と第２の層２３が積層された複合層を１層以上有し、第１の層２２を構成する結晶材料の格子定数と第２の層２３を構成する結晶材料の格子定数が０．２％以上の差を有する。
【選択図】 図１

Description

本発明は、窒化物系化合物半導体を用いた半導体電子デバイスに関する。
窒化物系化合物半導体、例えばＧａＮ系化合物半導体を用いた電界効果トランジスタは、４００℃近い高温環境下においても動作する固体素子として注目されている。ＧａＮ系化合物半導体では、ＳｉやＧａＡｓのような大口径の単結晶基板を作製することが困難であるため、ＧａＮ系化合物半導体を用いた電子デバイスは、例えばサファイアやシリコンからなる基板を用いて作製されている。
即ち、ＧａＮ系電界効果トランジスタを作製する場合、サファイアからなる単結晶基板上に、ＭＯＣＶＤ法などのエピタキシャル結晶成長法で、先ず５００〜６００℃程度の比較的低温の基板温度でＧａＮ介在層を形成し、その上に高温でＧａＮ層を形成してバッファ層とする。次いで、バッファ層上に電子走行層、電子供給層およびコンタクト層を順次積層し（以下、電子走行層、電子供給層等を半導体動作層と言う。）、その表面にソース電極, ドレイン電極およびゲート電極を形成する。このように、低温ＧａＮ介在層を介して高温でＧａＮ層を形成してバッファ層とすることにより、サファイア基板上に格子定数の異なるＧａＮ層をエピタキシャル成長させることができる。
特開２００３−５９９４８号公報 特開２０００−１３３６０１号公報 特開平９−１９９７５９号公報
しかしながら、サファイアのような代替基板上にＧａＮ系化合物半導体をエピタキシャル成長させると、エピタキシャル成長膜の基板との界面に格子不整により多くの貫通転位が発生し、これらの貫通転位はエピタキシャル成長方向に伝播するという問題が生じた。これらの貫通転位は、上述のような電界効果トランジスタの場合，バッファ層内ではその結晶性を悪化させる。このような貫通転位が半導体動作層まで達すると、その２次元電子ガス濃度や移動度を低下させるばかりか、電界効果トランジスタの耐圧性を低下させるという問題があった。さらには、基板面からエピタキシャル成長方向に発生するクラックによって著しく結晶性が悪化される場合もある。
そこで、本発明は、上記問題を解決し、貫通転位の半導体動作層への伝播やクラックの発生を抑制した窒化物系化合物半導体を用いた半導体電子デバイスを提供することを目的とする。
上述した課題を解決し、目的を達成するために、請求項１にかかる半導体電子デバイスは、基板上にバッファ層と、窒化物系化合物半導体からなる半導体動作層とを順次積層した半導体電子デバイスにおいて、前記バッファ層は、第１の層と第２の層が積層された複合層を１層以上有し、前記第１の層と前記第２の層との各格子定数の差は、０．２％以上であることを特徴とする。
また、請求項２にかかる半導体電子デバイスは、上記の発明において、前記複合層は、前記第１の層と前記第２の層の間に、格子定数が前記第１の層の格子定数以上、前記第２の層の格子定数以下である歪導入層を有することを特徴とする。
また、請求項３にかかる半導体電子デバイスは、上記の発明において、前記第１の層の厚さは、２００ｎｍ以上、１０００ｎｍ以下であることを特徴とする。
また、請求項４にかかる半導体電子デバイスは、上記の発明において、前記第１の層の厚さは、６００ｎｍ±所定値であり、該所定値は、前記基板の基板径に応じて決定されることを特徴とする。
また、請求項５にかかる半導体電子デバイスは、上記の発明において、前記所定値は、前記基板径が４インチの場合、４００ｎｍであることを特徴とする。
また、請求項６にかかる半導体電子デバイスは、上記の発明において、前記第２の層の厚さは、０．５ｎｍ以上、２００ｎｍ以下であることを特徴とする。
また、請求項７にかかる半導体電子デバイスは、上記の発明において、前記バッファ層は、前記複合層を４層以上有することを特徴とする。
また、請求項８にかかる半導体電子デバイスは、上記の発明において、前記バッファ層は、前記複合層と前記半導体動作層との間に、第３の層と第４の層が交互に積層された超格子層を有することを特徴とする。
また、請求項９にかかる半導体電子デバイスは、上記の発明において、前記第３の層と前記第４の層の厚さは、各々０．５ｎｍ以上、２０ｎｍ以下であることを特徴とする。
また、請求項１０にかかる半導体電子デバイスは、上記の発明において、少なくとも前記第１の層および前記第２の層の成長温度は、各々９００℃以上、１３００℃以下であることを特徴とする。
本発明によれば、異種基板上のバッファ層に第１の層と第２の層との境界面である歪界面を導入することにより、貫通転位の半導体動作層への伝播やクラックの発生を抑制し、バッファ層の結晶性を向上させるとともに、２次元電子ガス濃度や移動度を低下させることなく、耐圧性を向上させることができるという効果を奏する。
以下、添付図面を参照して、本発明にかかる半導体電子デバイスの好適な実施の形態を詳細に説明する。
（実施の形態１）
まず、本発明の実施の形態１にかかる半導体電子デバイスについて説明する。図１は、本実施の形態１にかかる半導体電子デバイスとしての電界効果トランジスタ１００の構成を示す断面図である。この図に示すように、電界効果トランジスタ１００は、Ｓｉからなる基板１０上に窒化物系化合物半導体からなるバッファ層２０、半導体動作層３０を順次積層し、その上にＡｌ／Ｔｉ／Ａｕからなるソース電極４１、Ｐｔ／Ａｕからなるゲート電極４２、Ａｌ／Ｔｉ／Ａｕからなるドレイン電極４３が形成されている。
バッファ層２０は、ＡｌＮからなるバッファ層２１と、厚さ３００ｎｍの高抵抗の非ドープＧａＮからなる第１の層２２および厚さ２０ｎｍの非ドープＡｌＮからなる第２の層２３からなる複合層とを有する。また、半導体動作層３０は、非ドープＧａＮからなる電子走行層３１、ＳｉドープＡｌＧａＮからなる電子供給層３２、高濃度ドープＧａＮからなるコンタクト層３３とからなる。ソース電極４１およびドレイン電極４３は、コンタクト層３３上に形成され、ゲート電極４２は、電子供給層３２上に形成されている。
電界効果トランジスタ１００が従来例と異なる特徴的なことは、バッファ層２０のＧａＮからなる第１の層２２とＡｌＮからなる第２の層２３との接合面に格子定数差を設け、格子不整合による歪を有した歪界面２４を形成したことである。なお、ＧａＮの格子定数は３．１８９Å、ＡｌＮの格子定数は３．１１２Åである。その結果、Ｓｉ基板１０とＧａＮからなる第１の層２２との格子不整合により、第１の層２２の基板１０との界面に発生し、第１の層２２の成長方向に伝播した貫通転位Ａは、歪界面２４により伝播が抑制される。
このようにして形成された電界効果トランジスタ１００では、第２の層２３における貫通転位密度は、１×１０9ｃｍ-2程度となり、第１の層２２における貫通転位密度の１０分の１〜１００分の１程度に減少した。また、電子走行層３１における２次元電子の移動度は１２００ｃｍ2 ／Ｖｓ程度であり、歪界面２４がない場合に比して、３０％程度向上した。
すなわち、本発明にかかる半導体電子デバイスでは、第１の層および第２の層を構成する結晶材料に格子定数の異なるものを用い、第１の層と第２の層の間に歪（応力）を発生させることで、基板から発生して伝播した貫通転位の上層への伝播を抑制することができる。
なお、本実施の形態１では、第１の層２２にＧａＮ、第２の層２３にＡｌＮを用いた場合を示したが、ＡｌとＧａの組成比を変えたＡｌxＧａ1-xＮで第１の層２２と第２の層２３を構成しても良い。このような混晶相を使用する場合、その格子定数はベガード（Vegard）の式を用いてＡｌＮとＧａＮの格子定数から見積もることができる。また、これらの第１の層２２、第２の層２３は適宜、他の元素を含んでいてもよい。
ここで、第２の層２２にＡｌxＧａ1-xＮを用いて電界効果トランジスタ１００を製作した結果を図２に示す。この図に示す結果は、製作した電界効果トランジスタ１００ごとに、半導体動作層３０に達したクラックの有無を○×によって示している。○はクラックがなかったものを示し、×はクラックが生じたものを示している。この図では、かかるクラックの有無を、第１の層２２と第２の層２３との格子定数差Δａごと、および第１の層２２の厚さごとに区分して示している。
なお、ここで製作した電界効果トランジスタ１００は、それぞれ基板がＳｉであり、第１の層２２および第２の層２３からなる複合層が４層積層されている。つまり、第１の層２２と第２の層２３とは交互に４回ずつ積層されている。第２の層２３の厚さは、それぞれ３０ｎｍである。また、第１の層２２と第２の層２３との格子定数差Δａは、第２の層２３のＡｌ組成比ｘに応じて変化させたものであり、第１の層２２の格子定数ａ１と、第２の層２３の格子定数ａ２とを用いて次式によって算出される。
Δａ＝｜１−ａ２／ａ１｜×１００
本発明者は、図２に示す結果から、第１の層２２と第２の層２３との格子定数差Δａを０．２％以上とし、第１の層２２の厚さを２００ｎｍ以上、１０００ｎｍ以下とすることで、半導体動作層３０に達するクラックの発生を高い確率で抑制することができ、これによって高耐圧性を有する電界効果トランジスタ１００が得られることを見出した。なお、第１の層２２と第２の層２３との格子定数差Δａは、半導体動作層３０と基板１０との格子定数差よりも小さくすることが好ましく、具体的には２０％以下とすることが好ましい。
ここで、第１の層２２の厚さが２００ｎｍ以上である場合にクラックの発生を抑制できる理由は、次のように考えられる。すなわち、第１の層２２の厚さが十分でない場合、第２の層２３が積層されていない側の隣接層の影響を受けてしまい、第１の層２２と第２の層２３との間で十分な圧縮歪又は引っ張り歪を発生させることができなくなる。それが第１の層２２の厚さを２００ｎｍ以上とすることで解消されるためと考えられる。また、第１の層２２の厚さを１０００ｎｍより厚くすると、製造工程において多大な時間が必要となり好ましくない。
さらに、ここで製作した電界効果トランジスタ１００では、第２の層２３の厚さを３０ｎｍとしていたが、３０ｎｍに限定する必要はなく、０．５ｎｍ以上、２００ｎｍ以下とすることが好ましい。この理由は、第２の層２３が薄すぎると第１の層２２と第２の層２３との間に十分な歪を発生させることができず、転位を曲げる効果が低減してしまい、厚すぎると歪が大きすぎるために第２の層２３から新たな転位が発生するからである。
なお、通常Ｓｉ基板上にＧａＮ層を厚く成長させることは容易ではない。例えば、ＡｌＮ単層をバッファ層とした場合、ＧａＮ層には厚さ３００ｎｍで表面にクラックが発生する。しかしながら、本実施の形態１にかかる電界効果トランジスタ１００では、バッファ層２０上にＧａＮ層をクラックフリーで１０００ｎｍの厚さまで成長可能であった。
一方、本実施の形態１では、電界効果トランジスタ１００は、第１の層２２と第２の層２３が積層された複合層を１層有するものとしたが、１層に限定する必要はなく、複数積層してもよい。第１の層２２と第２の層２３が積層された構成を複数設けることによって、半導体動作層３０に伝播する貫通転位をいっそう減少させることができ、電界効果トランジスタを一層高耐圧化することができる。
図３は、第１の層と第２の層との繰り返し数、つまり複合層の積層数に対する電界効果トランジスタの耐圧の変化を実測した結果を示すグラフである。この結果における複合層は、第１の層を厚さ２００ｎｍのＧａＮで構成し、第２の層を厚さ３０ｎｍのＡｌＮで構成して交互に繰り返し積層したものである。この図に示す結果から、本発明者は、第１の層と第２の層とを組み合わせた複合層の層数を多くするにしたがって、電界効果トランジスタの耐圧性能を向上させることが可能なことを見出した。特に、複合層の層数を４層以上とすることで、一般に良好な耐圧性能が得られることを見出した。図４に、複合層を４層とした場合、つまり第１の層２２と第２の層２３との繰り返し数を４回とした場合の電界効果トランジスタ１００’の構成を例示する。
なお、本実施の形態１では、電界効果トランジスタ１００は、第１の層２２上に第２の層２３を直接積層した複合層を有するものとしたが、第１の層２２と第２の層２３の間に歪導入層を設けてもよい。歪導入層は、例えば、第１の層２２を構成する結晶材料と第２の層２３を構成する結晶材料のそれぞれの格子定数の中間の大きさの格子定数を有する結晶材料を用いてもよく、また、積層方向に対して徐々に組成が変わる傾斜材料としても良い。
図５は、そのような歪導入層２５を有した電界効果トランジスタ１０１を示す図である。電界効果トランジスタ１０１は、電界効果トランジスタ１００の構成をもとに、バッファ層２０に替えて、第１の層２２、歪導入層２５および第２の層２３をこの順に積層した複合層と、バッファ層２１とからなるバッファ層２０Ａを備えている。
ところで、従来の技術では、例えば第１の層をＧａＮ、第２の層をＡｌＮとして、各層を２０ｎｍ以下の厚さで繰り返し積層し、歪緩和層として使用する方法が用いられている。このとき、各層の厚さを２０ｎｍ以下にするのは、ＡｌＮ／ＧａＮの臨界膜厚を考慮し、結晶性が大きく劣化しない厚さを選択しているためである。ところが、このような従来の方法では、例えば基板として４インチエピウェハを用いた場合、その反り量（ＢＯＷ）が１００μｍ程度の大きな値になるという問題がある。この反り量（ＢＯＷ）は、ウェハ表面における最大高さと最小高さとの差分によって示されるものであり、半導体電子デバイスの加工プロセスにおいては５０μｍ以下にすることが好ましい。
これに対して、本実施の形態１にかかる電界効果トランジスタ１００では、第１の層２２としてのＧａＮ層の厚さを２００ｎｍ以上、１０００ｎｍとしているため、基板１０として４インチエピウェハを用いた場合、その反り量を５０μｍ以下にすることができる。図６は、その結果として、第１の層２２の厚さに対する反り量（ＢＯＷ）を実測した結果を示すグラフである。このグラフでは、基板１０としてのＳｉ基板の厚さ５２５μｍおよび７００μｍごとに、反り量を実測した結果を示している。このとき、第２の層２３の厚さは３０ｎｍであり、複合層の層数は４層である。
図６に示す結果から、本発明者は、基板１０厚さによらず、第１の層２２の厚さを約６００ｎｍとすることで、基板１０の反り量を最小にすることができることを見出した。また、基板１０を４インチ径とした場合、第１の層２２の厚さを６００±４００ｎｍ、すなわち２００ｎｍ以上、１０００ｎｍ以下とすることで、反り量を５０μｍ以下にすることができることを見出した。このように反り量を５０μｍ以下にするために好適な第１の層２２の厚さは、基板１０の径としてのウェハ径に応じて決定され、一般的には６００ｎｍ±所定値として示される。また、基板１０を６インチ径とした場合にも同様の傾向が見られた。
ここで、複合層を構成する第１の層２２および第２の層２３の成長温度について説明する。従来、第２の層をＡｌＮ層とし、６００℃以下の低温で成長させることにより、３次元成長を促進させて歪を緩和させる方法がある。ところがこの場合、第１の層の成長温度は１０００℃以上であるため、第１の層を成長させた後、その温度を降下させ、第２の層を６００℃で成長させた後、再び温度を上昇させる必要があった。このため、一連の成長工程に多大な時間を要するとともに、温度の昇降過程において成膜処理が中断される時間が長く、結晶表面が長時間高温にさらされることとなり、結晶性が大きく劣化するという問題があった。
これに対して、電界効果トランジスタ１００では、第２の層２３の成長温度は、第１の層２２の成長温度と同程度の９００℃以上とすることができる。このため、結晶表面を長時間高温にさらすことがなく、結晶性を劣化させることがない。一方、本発明者は、成長温度を１３００℃とした場合、これによって結晶性が劣化することを実験的に見出している。このため、第１の層および第２の層の成長温度は、１３００℃以下とすることが望ましい。さらに望ましくは、第１の層および第２の層の成長温度は、９５０℃以上１２００℃以下とするのがよい。このような温度で成長させることによって単結晶成長をさせることができる。また、図７に示すように、第１の層および第２の層の成長温度をこのような温度範囲とすることで、電界効果トランジスタ１００のリーク電流を低減することができる。
（実施の形態２）
つぎに、本発明の実施の形態２にかかる半導体電子デバイスについて説明する。図８は、本実施の形態２にかかる半導体電子デバイスとしての電界効果トランジスタ２００の構成を示す断面図である。この図に示すように、電界効果トランジスタ２００は、電界効果トランジスタ１００の構成をもとに、バッファ層２０に替えてバッファ層２０Ｂを備え、このバッファ層２０Ｂは、第１の層２２と第２の層２３が積層された複合層と半導体動作層３０との間に、厚さ５ｎｍのＡｌＮ層／厚さ３０ｎｍのＧａＮ層（第３の層／第４の層）を交互に１０回積層した超格子層２６を有している。その他の他の構成は、電界効果トランジスタ１００と同様である。
なお、電界効果トランジスタ２００では、複合層が第２の層２３上にさらに第１の層２２を有するものとして示している。これは、複合層における第１の層および第２の層のそれぞれの積層数が同数であることに限定されないことによる。
このように、電界効果トランジスタ２００では、第２の層２３と半導体動作層３０との間に超格子層２６を設けたため、歪界面２４におけるピエゾ分極による電子が電子走行層３１へ及ぼす悪影響を防ぐことができる。これは、超格子層２６における第３の層と第４の層の積層界面が十分に近接し、超格子層２６内にピエゾ分極が生じないことによる。
ここで、超格子層２６を構成する第３の層および第４の層は、各々、第１の層２２および第２の層２３と同じ材料構成としてもよく、或いは異なる材料構成としても良いが、第１の層２２と第２の層２３の場合と同様に格子定数の異なる結晶材料を使用することが好ましい。
なお、上述した実施の形態１および２は、本発明を具体化した例であって、本願発明の技術的範囲を限定するものではない。例えば、半導体電子デバイスは、電界効果トランジスタに限定されず、高電子移動度トランジスタでもよく、また、窒化物系化合物半導体は、ＧａＮあるいはＡｌＮに限定されず、ＡｌxＩｎyＧａ1-x-yＡｓuＰvＮ1-u-v（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ≦１、０≦ｖ≦１、ｕ＋ｖ＜１）でもよく、さらに、歪導入層は複数層であってもよい。
本発明の実施の形態１にかかる半導体電子デバイスの一実施形態である電界効果トランジスタの断面説明図である。 第１の層と第２の層との格子定数差に対してクラック発生の有無を示す図である。 第１の層と第２の層との繰り返し数に対する耐圧の変化を示す図である。 第１の層と第２の層との繰り返し数を４回とした電界効果トランジスタの断面構成を示す図である。 本発明の実施の形態１にかかる電界効果トランジスタに歪導入層を設けた構成を示す図である。 第１の層に対する基板の反り量（ＢＯＷ）を示す図である。 第１の層および第２の層の成長温度の違いによるリーク電流の変化を示す図である。 本発明の実施の形態２にかかる半導体電子デバイスの他の実施形態である電界効果トランジスタの断面説明図である。
符号の説明
１０ 基板
２０ バッファ層
２１ バッファ層
２２ 第１の層
２３ 第２の層
２４ 歪界面
２５ 歪導入層
２６ 超格子層
３０ 半導体動作層
３１ 電子走行層
３２ 電子供給層
３３ コンタクト層
４１ ソース電極
４２ ゲート電極
４３ ドレイン電極

Claims (10)

  1. 基板上にバッファ層と、窒化物系化合物半導体からなる半導体動作層とを順次積層した半導体電子デバイスにおいて、
    前記バッファ層は、第１の層と第２の層が積層された複合層を１層以上有し、前記第１の層と前記第２の層との各格子定数の差は、０．２％以上であることを特徴とする半導体電子デバイス。
  2. 前記複合層は、前記第１の層と前記第２の層の間に、格子定数が前記第１の層の格子定数以上、前記第２の層の格子定数以下である歪導入層を有することを特徴とする請求項１に記載の半導体電子デバイス。
  3. 前記第１の層の厚さは、２００ｎｍ以上、１０００ｎｍ以下であることを特徴とする請求項１または２に記載の半導体電子デバイス。
  4. 前記第１の層の厚さは、６００ｎｍ±所定値であり、該所定値は、前記基板の基板径に応じて決定されることを特徴とする請求項１または２に記載の半導体電子デバイス。
  5. 前記所定値は、前記基板径が４インチの場合、４００ｎｍであることを特徴とする請求項４に記載の半導体電子デバイス。
  6. 前記第２の層の厚さは、０．５ｎｍ以上、２００ｎｍ以下であることを特徴とする請求項３〜５のいずれか一つに記載の半導体電子デバイス。
  7. 前記バッファ層は、前記複合層を４層以上有することを特徴とする請求項１〜６のいずれか一つに記載の半導体電子デバイス。
  8. 前記バッファ層は、前記複合層と前記半導体動作層との間に、第３の層と第４の層が交互に積層された超格子層を有することを特徴とする請求項１〜７のいずれか一つに記載の半導体電子デバイス。
  9. 前記第３の層と前記第４の層の厚さは、各々０．５ｎｍ以上、２０ｎｍ以下であることを特徴とする請求項８に記載の半導体電子デバイス。
  10. 少なくとも前記第１の層および前記第２の層の成長温度は、各々９００℃以上、１３００℃以下であることを特徴とする請求項１〜９のいずれか一つに記載の半導体電子デバイス。
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