JP2018503968A - 六方格子結晶構造を有するｉｉｉ−ｖ族半導体層を含んだ半導体構造 - Google Patents

六方格子結晶構造を有するｉｉｉ−ｖ族半導体層を含んだ半導体構造 Download PDF

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Abstract

基板（１０２）と、上記基板の上に配置されるＡｌＸＧａＹＩｎ（１−Ｘ−Ｙ）Ｎの第１の層（１０６）と、上記基板と上記第１の層の間に、互いに交互になった複数の第２および第３の層（１０８、１１０）からなる積層体（１０７、１０９）と、上記積層体同士の間に、ＡｌＸＧａＹＩｎ（１−Ｘ−Ｙ）Ｎの第４の層（１１２）と、上記第４の層と上記積層体の１つとの間に配置されるＡＩＮの緩和層とを備える、半導体構造（１００）において、上記積層体のそれぞれで、上記第２の層のＧａのレベルが、上記基板から上記第１の層に向かう方向に、層ごとに増加し、上記第３の層のＧａのレベルが一定、または上記方向に層ごとに減少し、隣接する第２の層と第３の層からなる各グループの平均格子定数が、上記方向にひとグループごとに増加し、上記第２および第３の層の厚さが５ｎｍより薄い、半導体構造（１００）である。

Description

本明細書の説明は、立方または六方格子結晶構造を有するＩＩＩ−ＶまたはＩＩ−ＶＩ族の半導体層を含んだ半導体構造において、この結晶の構造の格子定数すなわち結晶定数が、その層が形成される基板の材料と異なる半導体構造と、かかる構造を作製する方法に適用される。本明細書ではまた、例えば複数の半導体量子井戸のうちの１つを有する高電子移動度トランジスタ（ＨＥＭＴ）等のトランジスタや発光ダイオードなどの、かかる半導体構造から作製された１つまたは複数の半導体デバイスについて述べる。
様々な既存の半導体の中で、立方晶または六方晶格子構造を有するＩＩＩ−Ｖ族またはＩＩ−ＶＩ族の半導体、特にＧａＮが、高品質電子デバイスの作製からみて興味深い。妥当なコストでＧａＮを得るために、ＧａＮは、ヘテロエピタキシによって、シリコン基板やサファイア基板など様々な性質を有する基板上に成長されうる。
しかしながら、こういったシリコンやサファイアなどの基板の材料の格子定数と熱膨張係数（ＣＴＥ）は、ＧａＮのものと異なる。したがって、シリコンまたはサファイア基板上へ直接ＧａＮをエピタキシャル成長させると、ＧａＮ内に、転位などの重大な結晶欠陥が発生する。
ＧａＮの成長中におけるこれらの欠陥の出現を防止するために、まず必要な段階は、基板上に緩衝層を成長させることであり、その上にＧａＮが作製される。この緩衝層はＧａＮのための核形成層として機能し、この層によってＧａＮ内の応力を変えうる。例えば、かかる緩衝層は、ＧａＮと基板材料の格子定数の差を縮めうるＡｌＮの層にしうる。ただし単一のＡｌＮ緩衝層では、優れた品質のＧａＮが得られうる厚さは非常に限られる。
厚みのある品質の優れたＧａＮの層がシリコン上に成長するために重要なことは、ＧａＮがシリコンと直接接触すべきではないこと、ＧａＮのエピタキシ後の冷却中に、ＧａＮとシリコンの熱膨張係数の差が原因でＧａＮ層にクラックが生じないように圧縮応力をかけてＧａＮが形成されることである。こういった層内に転位があると一定の緩和が生じうることを考慮すると、ＧａＮ層内の転位密度を低減することで、より長い期間、圧縮の保持が可能になる。同様にして、ＧａＮが圧縮状態になりうるように各層が成長により連続的に作製されれば、その圧縮によって、周囲温度では、ＧａＮ内の応力状態がゼロにリセットされ、ウエハの曲率がゼロになる。
特許文献１に、第１のＡｌＮ層およびＡｌＧａＮ層を含んだ緩衝構造を用いてシリコン基板上にＧａＮが成長されうる方法が記載されている。この緩衝構造では、ガリウムの比率がその厚さと共に連続的または段階的に徐々に大きくなる。このタイプの、ガリウムの組成がその厚さと共に変化するＡｌＧａＮ緩衝層によって、ＧａＮを圧縮状態にすることが可能になる。しかしながら、かかる緩衝層に形成されるＧａＮ内における転位数の低減も、かかる材料よって得られ保持されうる張力も、十分ではない。
特許文献１および特許文献２に、ガリウム比が互いに異なるＡｌＧａＮ層が交互に形成される緩衝構造の使用についても記載されている。かかる緩衝構造は超格子とも呼ばれる。
この構造の目的は、格子定数が小さく厚さが数ナノメートルの緩和層（例えばＡｌＮ）を成長させ、次いで、格子定数がより大きく厚さが数十ナノメートルの圧縮層を成長させるというものである。
かかる超格子は、抵抗層に対して優れた引張強度をもたらしうるが、ＧａＮの最終層における転位の含有量を十分に低減できない。
ＧａＮについて上記に述べた問題は、立方晶または六方晶格子構造を有する他のＩＩＩ−Ｖ族またはＩＩ−ＶＩ族半導体を、その半導体とは格子定数が異なる基板上へ成長させる時にも生じる。
米国特許出願公開第２００２／００７４５５２号明細書 米国特許出願公開第２０１２／０２２３３２８号明細書
本発明の１つの目的は、立方晶または六方晶格子構造を有するＩＩＩ−Ｖ族またはＩＩ−ＶＩ族半導体の層を、格子定数がこの半導体とは異なる材料を含んだ基板の上に備える半導体構造において、従来技術による半導体構造を用いて得られうるものよりも、品質／応力／耐電圧性の間における妥協点が優れている半導体構造を開示することである。
一般に、本明細書は以下の半導体構造を述べる。すなわち、
基板と、
上記基板の上に配置される、立方晶または六方晶格子構造を有するＩＩＩ−ＶまたはＩＩ−ＶＩ族半導体の第１の層において、上記基板が、その材料の格子定数と上記半導体の格子定数が異なるような、第１の層と、
上記基板と上記第１の層の間に、交互に配置された互いに接触する上記半導体を含んだ複数の第２および第３の層からなる第１の積層体とを、少なくとも含んだ、半導体構造であって、
上記第２の層における半導体元素の比率が、上記基板から上記第１の層に向かう方向に沿って、上記第２の層ごとに変化しながら増加し、
上記第３の層における上記半導体元素の比率が、立方晶格子構造の事例では、隣接する第２の層と第３の層からなる各グループの平均格子定数値が第１の積層体内でほぼ一定であるように、上記方向に沿って上記第３の層ごとに変化しながら減少し、あるいは、六方晶格子構造の事例では、隣接する第２の層と第３の層からなる各グループの平均格子定数値が上記方向に沿って第１の積層体内でひとグループごとに増加するように、ほぼ一定または上記方向に沿って上記第３の層ごとに減少するように変化し、
上記第２および第３の層のそれぞれの厚さが約５ｎｍより薄い、半導体構造である。
本発明は、上記で述べた技術的な問題を解決する手段を開示する。すなわちその手段は、
基板と、
上記基板の上に配置され、格子定数が上記基板の材料の格子定数と同一でないような、ＡｌＸＧａＹＩｎ（１−Ｘ−Ｙ）Ｎに対応する半導体の第１の層と、ここで０≦Ｘ＜１、０＜Ｙ≦１かつ（Ｘ＋Ｙ）≦１であり、
上記半導体を含んだ、互いに交互に配置された複数の第２および第３の層からなる、第１および第２の積層体において、上記第１の積層体が、上記基板と上記第１の層の間に配置され、上記第２の積層体が、上記第１の積層体と上記第１の層の間に配置される、第１および第２の積層体と、
上記第１の積層体と上記第２の積層体の間に配置される、上記第１の層における上記半導体とほぼ同じ組成を有する半導体の第４の層と、
上記第４の層と上記第２の積層体の間に配置される、ＡｌＮを含んだ緩和層とを、少なくとも備える半導体構造において、
上記第１および上記第２の積層体のそれぞれで、
上記第２の層における上記半導体のＧａの比率が、上記基板から上記第１の層に向かう方向に沿って、上記第２の層ごとに変化しながら増加し、
上記第３の層における上記半導体のＧａの比率がほぼ一定、または、１つの第２の層とそれに隣接する第３の層からなる各グループの平均格子定数が、上記第１の積層体内で上記方向に沿ってひとグループごとに増加するように、上記方向に沿って上記第３の層ごとに変化しながら減少し、
上記第２および第３の層のそれぞれの厚さが約５ｎｍより薄い、半導体構造に対応する。
従来技術による超格子と同様に、かかる半導体構造の第１および第２の積層体は、各種組成を有する各層の間に多数の界面を含み、それによってその構造の内部に形成される転位の密度を低減できる。さらに、第１および第２の積層体の内部における格子定数の平均値が、六方晶格子構造を有する材料内では圧縮が適切に保たれるように、立方晶格子構造を有する材料内では応力を回避できるように、増加していくまたは一定のままとなっている。
この半導体構造に含まれる第２および第３の層内の第１および第２の積層体によって、この構造の各種層の内部で適切な圧縮応力を保持しながら、同等の厚さに対して、従来技術による構造よりも優れた品質を有する第１の層を得ることが可能になる。同様にして、この構造により、所与の半導体の品質（第１の層における半導体の品質）に対して、第１の半導体層の厚みを、従来技術による構造で可能になるはずのものよりも厚くすることが可能になる。
さらに、従来技術に従って使用される緩衝層と異なり、そして、得られる最終的な半導体（第１の層における半導体）の品質が同一の場合、基板と第１の層の間にある層の全体の厚さは、同一の電気的性能に対して、従来技術による緩衝層の厚さよりも薄くでき、このことによってサイズ面で改善でき、製造コストが従来技術による構造よりも低くなる。さらに、基板に形成される層の全体の厚さが増すとウエハの脆性が高まることから、この厚さの低減により、製造されるウエハの堅牢性が向上しうる。
第２の層における半導体元素の比率、つまり本発明の事例では第２の層における半導体のガリウム比は、基板から第１の層に向かう方向に沿って、第２の層ごとに変化しながら増加する。つまり、第１の積層体の内部にある２個の第２の層について見れば、その２個の第２の層のうちの、基板に近い方の上記元素の比率が、その２個の第２の層のうちのもう一方における上記元素の比率よりも小さくなる。
上記半導体の立方晶格子構造の事例では、第３の層における上記半導体元素の比率は第１の層から基板に向かう方向に沿って、第３の層ごとに変化しながら減少する。つまり、第１の積層体の内部にある２個の第３の層について見れば、その２個の第３の層のうちの、第１の層に近い方の上記元素の比率が、その２個の第３の層のうちのもう一方における上記元素の比率よりも大きくなる。
上記半導体の六方晶格子構造の事例では、第３の層における上記半導体元素の比率は全ての第３の層においてほぼ一定である。＜０００１＞方向の成長に対して平行な面以外はかかる半導体内にすべり面が存在しないので、この構成によって、転位を発生させずに圧縮応力を追加する手段が可能になる。具体的には、この圧縮応力により、成長後の冷却中における、例えばＧａＮとシリコンなどの材料間の熱膨張係数の差を補償できる。
ＩＩＩ−Ｖ族半導体とは、周期表すなわちメンデレーエフの表における、ＩＩＩＡ列すなわち１３列目に属する１つまたは複数の元素と、ＶＡ列すなわち１５列目に属する１つまたは複数の元素とを含んだ半導体である。
ＩＩ−ＶＩ族半導体とは、周期表における、ＩＩＢ列すなわち１２列目に属する１つまたは複数の元素と、ＶＩＡ列すなわち１６列目に属する１つまたは複数の元素とを含んだ半導体である。
第２および第３の層のそれぞれの厚さは、ある臨界厚さよりも厚くなると緩和現象が生じ、その結果転位および界面準位が形成されてしまうが、それらの厚さを、その臨界厚さより薄いものにできる。具体的には、約５ｎｍより薄い第２および第３の層を作製する場合にこれが該当する。これらの層におけるかかる緩和を回避することによって、制御された形で連続的に増加する応力に相当する効果が得られる。
それぞれ超格子を形成する複数の積層体を第１の層と基板の間に差し挟むことによって、各種材料の多数の界面が第１の層と基板の間に差し挟まれ、そのことにより、半導体構造が脆弱化することなくその半導体構造全体の厚さが増す。この構成では、第４の半導体層の上に配置される第２および第３の半導体層からなる第２の積層体によって、この第４の半導体層に圧縮応力を加えることが可能になり、最終的に、より厚みのある第１の層をその頂上に含んだ、より厚みのある構造を得ることが可能になる。この構造は例えば、それより薄い同じ半導体の層よりも大きな値の電圧に耐えうるトランジスタの作製に適合する。したがって、電気的にみて、非常に多数の界面を含んだこの構成によって、その構造の内部における電流の漏れを低減しながら、かかる半導体構造から作製される電気および／または電子デバイスの耐電圧性を改善できる。
さらに、第４の層と第２の積層体の間にＡｌＮの緩和層が配置されることによって、第４の層と第２の積層体の間の格子定数による応力を緩和することが可能になり、したがって緩和層上の第２の積層体に対応する超格子の成長が容易になり、さらに、各界面の効率が向上することにより、この構造の内部の漏れ電流が低減される。
第２の積層体は、第１の積層体と類似していてもいなくてもよい。
上記半導体構造は、
上記第１の積層体と上記第１の層の間に配置される、上記半導体を含み上下に交互に配置された複数の第２および第３の層からなる、ｎ個の第２の積層体と、
上記第１の層の半導体の組成に非常に類似した組成を有する半導体の、ｎ個の第４の層において、上記第４の層の１つが上記第１の積層体に接触して配置され、上記第４の層または他の各第４の層が他の第２の積層体のうちの１つに隣接して配置されるような、ｎ個の第４の層と、
上記第４の層の１つと上記第２の積層体の１つの間にそれぞれ配置される、ＡｌＮを含んだ複数の緩和層とを備えるようなものでありうる。
ここでｎは２〜１９の整数である。
こうして半導体構造の内部にある積層体の数、したがって超格子の数を増加させることによって、半導体構造内の漏れ電流は小さくなり、その結果かかる半導体構造を含んだ電気／電子デバイスの絶縁破壊電圧値が高くなりうる。
第２の積層体は互いに類似していてもいなくてもよい。
上記半導体はＡｌＸＧａＹＩｎ（１−Ｘ−Ｙ）Ｎにしうる。ここで０≦Ｘ＜１、０＜Ｙ≦１かつ（Ｘ＋Ｙ）≦１である。このタイプの半導体は、六方晶格子構造を有するＩＩＩ−Ｖタイプの半導体である。
１つまたは複数の上記第４の層のそれぞれの厚さが、その第４の層が接触して配置される上記積層体の厚さの約０．５〜１．５倍でありうる。
上記第１の層の半導体がＧａＮでありうる、かつ／または上記第２の層の半導体がＡｌＸＧａ（１−Ｘ）Ｎ（これはＡｌＸＧａＹＩｎ（１−Ｘ−Ｙ）Ｎに対応し、ここでＸ＋Ｙ＝１である）でありうる、かつ／または上記第３の層の半導体がＧａＮでありうる。
上記第１および第２の積層体のそれぞれで、上記第２の層の半導体が、上記基板から上記第１の層に向かう方向に沿って、上記第２の層ごとにＸが約１から約０．３まで変化するような、ＡｌＸＧａ（１−Ｘ）Ｎでありうる。
上記第１および第２の積層体のうちの１つまたは複数の中において、上記第２および第３の層の半導体の組成と異なる組成を有する、ＡｌＮまたはＡｌＧａＮを含んだ第５の層が、それぞれ第２および第３の層からなる層グループ同士の間に配置されうる。したがって、この１つまたは複数の積層体では、ＡｌＮまたはＡｌＧａＮのかかる第５の層は、第２および第３の層をそれぞれ含んだ２個の層グループの間に配置されうる。各第５の層は、これらの層グループのうちの一方の第３の層の上に配置されうる。第５の層におけるＡｌＮまたはＡｌＧａＮと、例えばＧａＮなどでできた第３の層における半導体との間のこういった追加の界面によって、積層体内の漏れ電流がさらに低減される。
上記半導体構造がまた、上記基板と上記第１の積層体の間に配置される、ＡｌＮを含んだ第１の緩衝層を備えうる。
有利には、上記第２および第３の層のそれぞれの厚さが約２ｎｍより薄くできる。
全ての上記第２の層の厚さが同様の厚さになりうる、かつ／または全ての上記第３の層の厚さが同様の厚さになりうる。
上記基板が単結晶シリコンを含みうる。
上記第１の積層体の全体の厚さおよび／または１つまたは複数の上記第２の積層体のそれぞれの全体の厚さが、約５μｍ以下でありうる。
上記半導体構造はまた、
上記第１の積層体と上記第１の層の間に配置される、上記第１の積層体における第２および第３の層に類似した、それぞれ互いに接触して交互に配置された複数の第２および第３の層からなる第２の積層体と、
上記第１の積層体と上記第２の積層体の間に配置される、上記第１の層の半導体とほぼ同じ組成を有する半導体の第４の層とを、少なくとも含みうる。
本発明はまた、上記で定義した半導体構造を作製する方法に関し、この方法では、少なくとも上記第１、第２、第３および第４の層と上記緩和層が、分子線エピタキシまたは気相エピタキシによって作製される。
本発明はまた、上記で定義した少なくとも１つの半導体構造と活性域とを含んだ半導体デバイスに関し、上記活性域は、上記半導体構造の上記第１の層を含む、あるいは上記半導体構造の上記第１の層の上に配置される。
上記半導体デバイスが、上記活性域を含んだ少なくとも１つの発光ダイオードおよび／または少なくとも１つのトランジスタを含みうる。
本発明については、例示的実施形態の説明を添付の図面を参照して読むと、よく理解されよう。これらの例示的実施形態は、単に説明のために示すものであって、本発明を限定するものではない。
第１の例示的実施形態による半導体構造の図である。 上記半導体構造の第１の例示的実施形態の層の半導体におけるガリウム比の変化の図である。 上記半導体構造の第２の例示的実施形態の層の半導体におけるガリウム比の変化の図である。 本発明による半導体構造の第１の実施形態の図である。 本発明による半導体構造の一実施形態に作製されたパワートランジスタの模式図である。 本発明による半導体構造の一実施形態に作製された発光ダイオードの模式図である。 本発明による半導体構造で得られた漏れ電流の図である。 本発明による半導体構造で得られた漏れ電流の図である。 有利な一変形形態での、本発明による半導体構造の積層体の層の半導体におけるガリウム比の変化の図である。
以下に説明する各図の同一、同様または同等の部品は、各図同士の比較を容易にするために、同じ参照記号を有する。
各図に示されている各種部品は、各図を理解し易くするために、必ずしも全てが同じスケールになっているわけではない。
様々な可能性（変形形態および実施形態）は、互いに排他的なものではなく、互いに組み合わせうることを理解されたい。
まず、半導体構造１００の第１の実施形態を示す図１を参照する。
構造１００は基板１０２を含み、この基板１０２から開始して構造１００の他の半導体層が作製される。この第１の例示的実施形態では、基板１０２は、厚さが数ミクロンまたは数十もしくは数百ミクロンに等しい（１１１）タイプの単結晶シリコンを含む。一変形形態として、基板１０２は、例えばサファイアやＳｉＣなどの他の材料を含みうる。
緩衝層１０４が基板１０２上に配置され、構造１００の他の半導体層を成長させるための核形成層として機能する。例えば、緩衝層１０４はＡｌＮを含み、その厚さは約５ｎｍ〜１μｍにでき、例えば約２００ｎｍに等しい。この緩衝層１０４の別の目的は、構造１００の他の半導体層の作製に関わる高温から、基板１０２を保護することである。
構造１００はまた、その一番上に配置される第１の半導体層１０６を含む。この第１の層１０６は、半導体デバイスの活性域の作製に使用される半導体を含む。第１の層１０６の半導体は、立方晶または六方晶格子構造を有するＩＩＩ−ＶまたはＩＩ−ＶＩ族半導体に対応する。第１の層１０６の半導体は有利には、六方晶格子構造を有するＩＩＩ−Ｖ半導体であるＧａＮである。一変形形態として、第１の層１０６における半導体は、例えばやはり六方晶格子構造を有するＩＩＩ−Ｖ半導体のＡｌＧａＮまたはＡｌＧａＩｎＮに対応しうる。別の変形形態によると、第１の層１０６は、例えばＧａＡｓやＩｎＰなど、立方晶格子構造を有するＩＩＩ−Ｖ半導体を含みうる。別の変形形態によると、第１の層１０６は、例えばＺｎＯなどの六方晶格子構造、あるいは例えばＺｎＳやＺｎＳｅなどの立方晶格子構造を有するＩＩ−ＶＩ半導体を含みうる。
第１の層１０６の厚さは、この層１０６における半導体の今後の用途に応じて選択される。したがって、第１の層１０６がＨＥＭＴタイプのトランジスタの活性域の作製に使用され、数百ボルトの電圧に耐える目的に使用される場合、第１の層１０６の厚さは、例えば約２μｍに等しくできる。一般に、第１の層１０６の厚さは約１００ｎｍ〜５μｍにできる。
基板１０２の材料の格子定数が第１の層１０６の半導体の格子定数と異なるため、そして、品質に優れ、十分に圧縮応力をかけられ、十分に厚みがあり、優れた耐電圧性をもたらしうる半導体を含むような第１の層１０６が作製されうるように、第２の半導体層１０８と第３の半導体層１１０が交互になった積層体が、基板１０２上に事前に作製される。この層１０８、１１０の積層体上に、第１の層１０６が配置される。図１では、この積層体に参照記号１０７が付いている。
この事例における各層１０８、１１０の厚さは約０．５ｎｍ（つまり単層２枚の厚さ）〜５ｎｍである。好ましくは、各層１０８、１１０の厚さは約２ｎｍ以下、さらには約１ｎｍ以下である。第２の層１０８の厚さは図１の事例のように全て同様の厚さにしうる、あるいは互いに少なくとも部分的に異なりうる。第３の層１１０の厚さは図１の事例のように全て同様の厚さにしうる、あるいは互いに少なくとも部分的に異なりうる。最後に、第２の層１０８の厚さは第３の層１１０の厚さと同様であっても、異なっていてもよい（図１の事例）。各層１０８、１１０の厚さはその臨界厚さよりも薄い。この臨界厚さを超えると緩和が生じ、その緩和は、材料における転位の形成または他の層との界面での界面準位の形成を引き起こしうる。この臨界厚さは上記層の半導体の性質によって決まる。例えば、ＧａＮ上に配置されるＡｌＮでは、ＧａＮは約２ｎｍに等しい厚さから緩和し始める。
図１の例では、６個の第２の層１０８（参照記号１０８．１〜１０８．６）と、６個の第３の層１１０（参照記号１１０．１〜１１０．６）のみが示されている。ただし、構造１００は通常例えば約５００個、より一般的には約１５０〜２０００個という、図１の例よりもはるかに大きな総数の層１０８、１１０を含む。積層体１０７における層１０８、１１０の総数は、具体的には、これらの層に対して選択された厚さと、通常は約５μｍ以下の各層からなるこの積層体１０７に必要な全体の厚さ（この厚さ自体は第１の層１０６に必要な厚さによって決まる）に応じて選択される。
この第１の例示的実施形態では、第３の層１１０はＧａＮを含み、第２の層１０８は、その層ごとにガリウム比（１−Ｘ）が変化するＡｌＸＧａ（１−Ｘ）Ｎを含む。ガリウム比は層１０８ごとに、基板１０２から第１の層１０６に向かう方向に変化しながら増加する。したがって、基板１０２に最も近い第２の層１０８（図１の例では層１０８．１）のガリウム比は、例えば０〜０．２など、ゼロに近くなりうる。第１の層１０６に最も近い第２の層１０８（図１の例では層１０８．６）のガリウム比は、例えば０．５に等しいなど、約０．６〜０．１になりうる。典型的には、２個の最終層（図１の例では層１１０．６および１０８．６）の平均組成のガリウム比は、層１０６が確実に圧縮されるように約０．２を上回るように選択される。一般に、積層体１０７内部における２個の第２の層１０８について見ると、その２個の第２の層１０８のうちの、基板１０２に近い方におけるガリウム比が、その２個の第２の層１０８のうちのもう一方におけるガリウム比よりも小さくなっている。
第３の層１１０の半導体におけるガリウム比は、ほぼ一定である（この事例では１に等しい）。
層１０６および１１０におけるＧａＮはＡｌＸＧａＹＩｎ（１−Ｘ−Ｙ）Ｎ（ここでＸ＝０かつＹ＝１）に対応し、層１０８におけるＡｌＧａＮはＡｌＸＧａＹＩｎ（１−Ｘ−Ｙ）Ｎ（ここでＸ＋Ｙ＝１）に対応することから、各層１０６、１０８、１１０はＡｌＸＧａＹＩｎ（１−Ｘ−Ｙ）Ｎに対応する、類似した性質を有する半導体を含む。この半導体は六方晶格子構造を有するＩＩＩ−Ｖタイプのものである。
図２に、構造１００の各種層の半導体におけるガリウム比の変化が示されている。このガリウム比は、基板１０２および緩衝層１０４ではゼロであり、第３の層１１０および第１の層１０６ではそれぞれ１に等しい。第２の層１０８におけるガリウム比は、基板１０２から第１の層１０６に向かう方向に、層ごとに規則的に増加する（この例では直前の第２の層からの増加量は０．１である）。したがって、互いに隣接する第２の層１０８の１つと第３の層１１０の１つからなる各グループの平均格子定数値は、基板１０２から第１の層１０６へと増加する。さらに、第２の層１０８における半導体の組成が層ごとに変化するので、層１０８、１１０の積層体１０７の長手に沿って、応力もやはり変化する。こういった層１０８、１１０からなる積層体１０７の特性の組合せによって、第１の層１０６では、比較的厚い厚さの層に対して、適切な圧縮応力が保持されると同時に、そこに出現する転位数が低減されうる。この構造によりまた、優れた耐電圧性も得られる。
この第１の例に対する一変形形態として、第３の層１１０のガリウム比が、基板１０２から第１の層１０６に向かう方向に沿って、層ごとに規則的に減少しうる。ただし、この第３の層１１０ごとのガリウム比の減少は、それと同じ方向に沿った第２の層１０８におけるガリウム比の増加よりも小さくなっている。これは、互いに隣接する第２の層１０８の１つと第３の層１１０の１つからなる各グループの平均格子定数の値が、基板１０２から第１の層１０６へと増加するようにするためである。この第３の層１１０における材料の組成の変化は、層１０８および１１０からなる積層体に沿った応力の変化に寄与する。上記と同様に、こういった層１０８、１１０からなる積層体１０７の特性の組合せによって、第１の層１０６では、比較的厚い厚さの層に対して、適切な圧縮応力が保持されると同時に、そこに出現する転位数が低減されうる。この構造によりまた、優れた耐電圧性も得られる。
上述の各事例では、第２の層１０８の組成の変化および／または第３の層１１０の組成の変化、したがって、互いに隣接する第２の層１０８の１つと第３の層１１０の１つからなる各グループの平均格子定数の変化は、線形であってもなくてもよい。
第２の例示的実施形態では、層１０６、１０８および１１０の半導体が、立方晶格子構造を有するＩＩＩ−Ｖ族またはＩＩ−ＶＩ族半導体に対応しうる。例えば、１つのかかる半導体はＡｌＸＧａ１−ＸＡｓである。この事例では、緩衝層１０４は例えばＡｌＡｓまたはＧａＡｓを含み、第１の層１０６はＧａＡｓを含み、第２および第３の層１０８および１１０はＡｌＧａＡｓを含み、このガリウム比は、第２の層１０８と第３の層１１０の両方について、層ごとに変化する。層１０６、１０８、１１０の半導体は立方晶格子構造を有しているため、層１０８と１１０の積層体の作製は、その積層体の厚さ全体にわたって、層１０８および１１０の中のガリウム比が変化し、第２の層とそれに隣接する第３の層とからなる各グループの平均格子定数値がほぼ一定になるように行われる。
図３に、この第２の実施形態による構造１００の各種層における半導体のガリウム比の変化の例が示されている。この実施形態では、層１０８、１１０の積層体は、４個の第２の層１０８．１〜１０８．４と４個の第３の層１１０．１〜１１０．４を含む。この図で分かるのは、第２の層１０８のガリウム比が、基板１０２から第１の層１０６に向かう方向に沿って層ごとに規則的に増加し（この例では、第２の層１０８ごとの、直前の層からの増加量は０．１である）、それと同時に同じ方向に沿って、第３の層１１０のガリウム比が、第２の層１０８のガリウムの増加量に比例して規則的に減少する（この例では、第３の層１１０ごとの、直前の層からの減少量は０．１である）ということである。したがって、第２の層１０８の１つとそれに隣接する第３の層１１０の１つからなる各グループの平均格子定数値は、基板１０２から第１の層１０６までほぼ一定になる。また、層１０８および１１０の作製を、第３の層１１０のガリウム比が、基板１０２から第１の層１０６に向かう方向に沿って層ごとに規則的に増加し、それと同時に同じ方向に沿って、第２の層１０８のガリウム比が、第３の層１１０のガリウム比の増加量に比例して層ごとに規則的に減少するように行うことによって、層１０８および１１０の積層体に沿って応力を変化させるようにその層１０８および１１０の組成に変化をつけながら、基板１０８と第１の層１０６の間で、第２の層１０８の１つとそれに隣接する第３の層１１０とからなる各グループの、ほぼ一定な平均格子定数値を実現することも可能である。
第１の例示的実施形態と同様に、第２の層１０８の組成の変化と、第３の層１１０の組成の変化は、線形であってもなくてもよい。
第１の実施形態によると、構造１００は、第１の層１０６と緩衝層１０４の間で、上述の積層体と類似した層１０８、１１０からなる複数の積層体が上下に配置され、それらの積層体が互いに、第１の層１０６における半導体の組成と類似した組成を有する半導体の第４の層で分離されるようなものになっている。
図４に、この第１の実施形態による半導体構造１００が示されている。したがって、図２を参照して上記に述べたように（考慮したのは層１１０．１〜１１０．４および１０８．１〜１０８．４のみ）、上記緩衝層１０４の上に、ガリウムの組成が変化する第２の層１０８．１〜１０８．４およびＡｌＧａＮの第３の層１１０．１〜１１０．４からなる第１の積層体１０７が配置されている。この第１の積層体１０７の上に、第１の層１０６のものと類似した組成（この事例ではＧａＮ）を有する第４の層１１２が配置される。この第４の層１１２の上に、ＡｌＮを含んだ緩和層１１４が配置される。緩和層１１４の厚さは約５ｎｍ〜５０ｎｍなど、例えば約１５ｎｍに等しくしうる。この緩和層１１４の上に、この事例では第１の積層体１０７と類似した、第２の層１０８．５〜１０８．８と第３の層１１０．５〜１１０．８からなる第２の積層体１０９が配置される。この第２の積層体１０９の上に、第１の層１０６が形成される。
こうして構造１００の内部で層１０８、１１０の積層体を繰り返すことによって、応力を第４の層１１２に加えること、したがってより厚みのある半導体構造１００を得ることが可能になる。その結果、例えば、この第２の層１０８と第３の層１１０の積層体の繰り返しを含まない構造で可能な値よりも高い電圧値に耐えうるトランジスタなどの半導体デバイスの作製などのために、より厚みのある第１の層１０６が得られうる。
第４の層１１２と第２の積層体１０９の間に緩和層１１４を挿入することによって、第４の層１１２と第２の積層体１０９の間の格子定数による応力を緩和することが可能になり、したがって緩和層上での第２の積層体１０９の成長が容易になり、さらに構造１００内部の漏れ電流が低減される。
さらに、上記と同様に、層１０８、１１０の各積層体１０７、１０９は一般に、図４に示されているものよりはるかに大きな数の層を含む。
図４では、第４の層１１２および緩和層１１４によって互いに分離された、層１０８、１１０からなる２個の積層体１０７、１０９が、基板１０２と第１の層１０６の間に配置される。ただし、それより大きな数の層１０８、１１０の積層体、つまり第１の積層体１０７と第１の層１０６の間に配置される複数の第２の積層体１０９と、したがってやはり複数の第４の層１１２と複数の緩和層１１４（それぞれ２個の第２の積層体１０９の間に差し挟まれる）が、基板１０２と第１の層１０６の間に重ねられて配置されることも可能である。
全ての事例において、第１の積層体１０７および第２の積層体１０９は、特に第２および第３の層１０８、１１０の数、全体の厚さ、第２および第３の層１０８、１１０におけるＧａ比などの点で互いに類似していても、していなくてもよい。
各第４の層１１２の厚さは、その第４の層１１２が支持される積層体１０７または１０９の厚さの約０．５〜１．５倍にしうる。
有利には、構造１００は、１〜１９個の第２の積層体１０９を含みうる。
上記実施形態または変形形態に関係なく、半導体構造１００の各種層は、成長によって、特に分子線エピタキシまたは気相エピタキシによって製造される。これらの成長段階は、層１０８、１１０については約７５ｍｂａｒなどの低圧で、約１０００℃に等しい温度、約１０ｍｂａｒに等しいアンモニアの分圧下で実施されうる。例えば、上述の第１の実施形態における層と類似した性質を有する層（ＧａＮを含む）の成長については、圧力約２５ｍｂａｒ〜１０００ｍｂａｒ、温度約９００℃〜１１００℃で層が成長されうる。第２の実施形態における層と類似した性質を有する層（ＧａＡｓを含む）の成長については、圧力約２５ｍｂａｒ〜１０００ｍｂａｒ、温度約５００℃〜７００℃で層が成長されうる。
図７に示されている曲線１０は、図４を参照して上記で説明したものと類似した構造１００で得られた、最大の絶縁破壊電圧までの漏れ電流を示している。この構造１００は、合計３４０個の第２および第３の層１０８、１１０からなる複数の積層体１０７、１０９を含み、構造１００の全体の厚さは約３．６μｍである。比較のために、曲線１２が、同様の厚さを有するが積層体１０７、１０９を含まない構造で得られた、最終的な絶縁破壊電圧までの漏れ電流を示している。
これらの曲線が示しているのは、第４の層１１２および緩和層１１４と結合した積層体１０７、１０９を追加することで絶縁破壊電圧値を高めることができ（曲線１０と曲線１２では２５０Ｖの向上）、所与の電圧値に対して漏れ電流が小さくなる（例えば電圧６００Ｖで１０００倍の向上）ということである。
図８では、曲線１４が、図４を参照して上記で説明したものと同様だが１個の第１の積層体１０７と２個の第２の積層体１０９を含んだ構造１００で得られた漏れ電流を示している。これらの積層体の間に３個の第４の層１１２と２個の緩和層１１４が配置され、基板１０２と第１の層１０６の間に差し挟まれた層の全体の厚さは約６．５μｍである。かかる構造１００の絶縁破壊電圧が１５００Ｖを超え、約１２００Ｖ未満の電圧では漏れ電流が小さいこと（この事例では約５μＡ／ｍｍ２未満）がわかる。
１つの有利な変形形態では、構造１００の１つまたは複数の積層体１０７、１０９の中において、第２および第３の層１０８、１１０に加えて、その第２および第３の層１０８、１１０の半導体の組成と異なる組成を有するＡｌＮまたはＡｌＧａＮの第５の層１１６が、１つの第２の層１０８と１つの第３の層１１０からなる各グループの間に挿入されうる。図９に、この有利な変形形態による構造１００の積層体の１つ（例えばこの事例では第１の積層体１０７）の各種層における半導体のガリウム比の変化の例が示されている。緩衝層１０４の上に形成されたこの第１の積層体１０７では、その緩衝層１０４の上に、第２の層１０８．１と第３の層１１０．１からなる第１のグループが形成される。その第３の層１１０．１の上に、この事例ではＡｌＮを含んだ第５の層１１６．１が形成される。その第５の層１１６．１の上に、第２の層１０８．２と第３の層１１０．２からなる第２のグループが形成される。その第３の層１１０．２の上に、ＡｌＮをやはり含んだ第５の層１１６．２がもう１つ形成される。この第２の層１０８および第３の層１１０および第５の層１１６からなるグループを含んだ構造が複数回繰り返されて、第１の積層体１０７を形成する。この例では、６個の第２の層１０８．１〜１０８．６におけるガリウム比が、第２の層ごとに０．４から０．９まで変化する。
こういったＡｌＮまたはＡｌＧａＮを含んだ第５の層１１６を、１つまたは複数の積層体１０７、１０９に挿入することによって、各層の材料の成長がより容易になる。さらに、ＧａＮでできた第３の層１１０とＡｌＮまたはＡｌＧａＮでできた第５の層の間に形成される界面によって、その１つまたは複数の積層体１０７、１０９における漏れ電流がさらに低減されうる。
１つまたは複数の積層体１０７、１０９の内部に、他の層も差し挟まれうる。例えば、構造１００の各種層の成長を容易にし、構造１００の耐電圧性を改善し、漏れ電流を低減する目的で、この１つまたは複数の積層体１０７、１０９を形成するために繰り返される３個、４個、５個さらには６個の層からなる構造を形成するものなどである。
得られた第１の層１０６は、構造１００によって形成された基板から作製される半導体デバイスの活性層として使用されうる。例えば、ＨＥＭＴトランジスタ２００は、図５に模式的に示されているように、第１のＧａＮ層１０６から作製されうる。この第１の層１０６に、炭素などが例えば約１０１９ｃｍ−３に等しい濃度でドープされる。その第１の層１０６の上に、追加の層２０２が形成される。追加の層２０２は、第１の層１０６と類似した半導体を含み、第１の層１０６より薄く（例えば約１００ｎｍに等しい、または約２５ｎｍ〜１μｍの厚さ）、ドープ剤としてやはり炭素を例えば約５×１０１６ｃｍ−３に等しい濃度で含む。このＧａＮの追加の層２０２は、ＨＥＭＴトランジスタ２００のチャネルを形成する。次に、ＧａＮの追加の層２０２の上に、例えばＡｌＮを含んだ、約１ｎｍに等しい厚さのスペーサ層２０４が成膜される。
最後に、このスペーサ層２０４の上に、例えば約８０％に等しいガリウム比を有するＡｌＧａＮ層２０６が形成される。この層は、トランジスタ２００のチャネルに二次元電子ガスを形成できる。次いでソース領域２０８およびドレイン領域２１０、金属接点、ゲート２１２を形成するなど、従来の各段階によって、ＨＥＭＴトランジスタ２００が完成する。
得られた第１の層１０６はまた、例えば図６に示されているように、発光ダイオード３００のための活性層としても使用されうる。この事例では、第１のＧａＮ層はｎドープされうる。次いでこの第１の層１０６の上に、ＧａＮバリア層およびＩｎＧａＮ発光層を含んだ量子井戸構造３０２が形成される。最後に、この量子井戸構造３０２に、ｐドープされたＧａＮ層３０４が作製されうる。
１００ 半導体構造
１０２ 基板
１０４ 緩衝層
１０６ 第１の半導体層
１０７ 第１の積層体
１０８ 第２の半導体層
１０９ 第２の積層体
１１０ 第３の半導体層
１１２ 第４の半導体層
１１４ 緩和層
１１６ 第５の層
２００ ＨＥＭＴトランジスタ
２０２ 追加の層
２０４ スペーサ層
２０６ ＡｌＧａＮ層
２０８ ソース領域
２１０ ドレイン領域
２１２ ゲート
３００ 発光ダイオード
３０２ 量子井戸構造
３０４ ｐドープされたＧａＮ層

Claims (14)

  1. 基板（１０２）と、
    前記基板（１０２）の上に配置され、格子定数が前記基板（１０２）の材料の格子定数と同一でないような、ＡｌＸＧａＹＩｎ（１−Ｘ−Ｙ）Ｎに対応する半導体の第１の層（１０６）と、ここで０≦Ｘ＜１、０＜Ｙ≦１かつ（Ｘ＋Ｙ）≦１であり、
    前記半導体を含んだ、互いに交互に配置された複数の第２および第３の層（１０８、１１０）からなる、第１および第２の積層体（１０７、１０９）において、前記第１の積層体（１０７）が、前記基板（１０２）と前記第１の層（１０６）の間に配置され、前記第２の積層体（１０９）が、前記第１の積層体（１０７）と前記第１の層（１０６）の間に配置される、第１および第２の積層体（１０７、１０９）と、
    前記第１の積層体（１０７）と前記第２の積層体（１０９）の間に配置される、前記第１の層（１０６）における前記半導体とほぼ同じ組成を有する半導体の第４の層（１１２）と、
    前記第４の層（１１２）と前記第２の積層体（１０９）の間に配置される、ＡｌＮを含んだ緩和層（１１４）とを、少なくとも備える半導体構造（１００）であって、
    前記第１および前記第２の積層体（１０７、１０９）のそれぞれで、
    前記第２の層（１０８）における前記半導体のＧａの比率が、前記基板（１０２）から前記第１の層（１０６）に向かう方向に沿って、前記第２の層ごとに変化しながら増加し、
    前記第３の層（１１０）における前記半導体のＧａの比率がほぼ一定、または、１つの第２の層とそれに隣接する第３の層（１０８、１１０）からなる各グループの平均格子定数が、前記第１の積層体内で前記方向に沿ってひとグループごとに増加するように、前記方向に沿って前記第３の層ごとに変化しながら減少し、
    前記第２および第３の層（１０８、１１０）のそれぞれの厚さが約５ｎｍより薄い、半導体構造（１００）。
  2. 請求項１に記載の半導体構造（１００）であって、
    前記第１の積層体（１０７）と前記第１の層（１０６）の間に配置される、前記半導体を含み上下に交互に配置された複数の第２および第３の層（１０８、１１０）からなる、ｎ個の第２の積層体（１０９）と、
    前記第１の層（１０６）の半導体の組成に非常に類似した組成を有する半導体の、ｎ個の第４の層（１１２）において、前記第４の層（１１２）の１つが前記第１の積層体（１０７）に接触して配置され、前記第４の層（１１２）または他の各第４の層（１１２）が他の第２の積層体（１０９）のうちの１つに隣接して配置されるような、ｎ個の第４の層（１１２）と、
    前記第４の層（１１２）の１つと前記第２の積層体（１０９）の１つの間にそれぞれ配置される、ＡｌＮを含んだ複数の緩和層（１１４）とを備え、
    ここでｎは２〜１９の整数である、半導体構造（１００）。
  3. １つまたは複数の前記第４の層（１１２）のそれぞれの厚さが、その第４の層（１１２）が接触して配置される前記積層体（１０７、１０９）の厚さの約０．５〜１．５倍である、請求項１から請求項２のいずれか一項に記載の半導体構造（１００）。
  4. 前記第１の層（１０６）の半導体がＧａＮであり、かつ／または前記第２の層（１０８）の半導体がＡｌＸＧａ（１−Ｘ）Ｎであり、かつ／または前記第３の層（１１０）の半導体がＧａＮである、請求項１から請求項３のいずれか一項に記載の半導体構造（１００）。
  5. 前記第１および第２の積層体（１０７、１０９）のそれぞれで、前記第２の層（１０８）の半導体が、前記基板（１０２）から前記第１の層（１０６）に向かう方向に沿って、前記第２の層ごとにＸが約１から約０．３まで変化するような、ＡｌＸＧａ（１−Ｘ）Ｎである、請求項１から請求項４のいずれか一項に記載の半導体構造（１００）。
  6. 前記第１および第２の積層体の１つまたは複数の中において、前記第２および第３の層（１０８、１１０）の半導体の組成と異なる組成を有する、ＡｌＮまたはＡｌＧａＮを含んだ第５の層（１１６）が、それぞれ第２および第３の層（１０８、１１０）からなる層グループ同士の間に差し挟まれる、請求項１から請求項５のいずれか一項に記載の半導体構造（１００）。
  7. 前記基板（１０２）と前記第１の積層体（１０７）の間に配置される、ＡｌＮを含んだ第１の緩衝層（１０４）もまた備える、請求項１から請求項６のいずれか一項に記載の半導体構造（１００）。
  8. 前記第２および第３の層（１０８、１１０）のそれぞれの厚さが約２ｎｍより薄い、請求項１から請求項７のいずれか一項に記載の半導体構造（１００）。
  9. 各前記第２の層（１０８）の厚さが同様の厚さであり、かつ／または全ての前記第３の層（１１０）の厚さが同様の厚さである、請求項１から請求項８のいずれか一項に記載の半導体構造（１００）。
  10. 前記基板（１０２）が単結晶シリコンを含む、請求項１から請求項９のいずれか一項に記載の半導体構造（１００）。
  11. 前記第１の積層体（１０７）の全体の厚さおよび／または１つまたは複数の前記第２の積層体（１０９）のそれぞれの全体の厚さが、約５μｍ以下である、請求項１から請求項１０のいずれか一項に記載の半導体構造（１００）。
  12. 少なくとも前記第１、第２、第３および第４の層（１０６、１０８、１１０、１１２）と前記緩和層（１１４）が、分子線エピタキシまたは気相エピタキシによって作製される、請求項１から請求項１１のいずれか一項に記載の半導体構造（１００）を作製する方法。
  13. 請求項１〜１１のいずれか一項に記載の少なくとも１つの半導体構造（１００）と活性域とを含んだ半導体デバイス（２００、３００）であって、前記活性域が、前記半導体構造（１１０）の前記第１の層（１０６）を含む、あるいは前記半導体構造（１１０）の前記第１の層（１０６）の上に配置される、半導体デバイス（２００、３００）。
  14. 前記活性域を含んだ少なくとも１つの発光ダイオード（３００）および／または少なくとも１つのトランジスタ（２００）を含む、請求項１３に記載の半導体デバイス（２００、３００）。
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