JP2014036231A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】シリコン基板上に成長させた窒化物系半導体薄膜が高い結晶性を有し、且つクラック発生を低減できる、半導体バッファ構造体を利用した半導体素子の製造方法を提供する。
【解決手段】シリコン基板上に、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）を含み、格子定数が、該シリコン基板の格子定数ＬＰ０より小さいＬＰ１である第１層と、第１層上に形成され、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含み、格子定数がＬＰ１より大きく、ＬＰ０より小さいＬＰ２である第２層と、第２層上に形成され、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含み、格子定数がＬＰ２より小さいＬＰ３である第３層と、を具備するバッファ層を形成する段階と、該バッファ層上に窒化物半導体層を形成する段階と、を含む。
【選択図】図５

Description

本発明は、半導体素子の製造方法に係り、より詳しくは、半導体バッファ構造体を利用した半導体素子の製造方法に関する。
窒化物系半導体素子を形成するための基板として、サファイア基板が多用される。しかし、サファイア基板は、高価であり、また硬質であってチップ製作に困難が伴い、電気伝導性が低い。そして、サファイア基板を大口径にしてエピ成長させるとき、低い熱伝導度により、高温で基板自体の反り現象が発生し、大面積に製作し難い。このような限界を克服するために、サファイア基板の代わりに、シリコン基板を活用した窒化物系半導体素子の開発が行われている。シリコン基板は、サファイア基板に比べて熱伝導度が高いので、高温で成長する窒化物薄膜の成長温度でも、基板の反りが大きくなく、大口径の薄膜成長が可能である。
しかし、シリコン基板に窒化物薄膜を成長させるとき、基板と薄膜との格子定数不一致により、転位密度（ｄｉｓｌｏｃａｔｉｏｎ ｄｅｎｓｉｔｙ）が大きくなり、熱膨脹係数の差によって生ずる引っ張り応力によってクラックが発生する。そこで、シリコン基板上に、高い結晶性を有し、且つクラックが発生しない窒化物薄膜層の成長を目指して多様なバッファ層構造が研究されているが、この目標は未だ達成されていない。
本発明の課題は、シリコン基板上に成長させた窒化物系半導体薄膜が高い結晶性を有し、且つクラック発生を低減できる、半導体バッファ構造体を利用した半導体素子の製造方法を提供することである。
一類型による半導体素子の製造方法は、シリコン基板を準備する段階と、前記シリコン基板上に、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）を含み、格子定数が、前記シリコン基板の格子定数ＬＰ０より小さいＬＰ１である第１層と、前記第１層上に形成され、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含み、格子定数がＬＰ１より大きくてＬＰ０より小さいＬＰ２である第２層と、前記第２層上に形成され、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含み、格子定数がＬＰ２より小さいＬＰ３である第３層を具備するバッファ層を形成する段階と、前記バッファ層上に窒化物半導体層を形成する段階と、を含む。
前記第３層の格子定数ＬＰ３は、ＬＰ１以上であってもよい。

前記第３層の厚さは、格子弛緩（ｌａｔｔｉｃｅ ｒｅｌａｘａｔｉｏｎ）が起こる厚さに形成されてもよい。
前記第２層は、厚さ方向に沿って大きくなる格子定数分布を有し、前記第３層は、前記第２層の格子定数平均より小さい格子定数を有することができる。
前記第２層の格子定数分布は、連続的に増加する形態であってもよい。
前記バッファ層は、前記第３層上に形成され、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含み、厚さ方向に沿って大きくなる格子定数分布を有する第４層をさらに含むことができ、
前記第４層は、前記第２層と同じような格子定数分布を有することができる。
又は、前記バッファ層は、前記第３層上に形成され、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含み、格子定数がＬＰ２より大きいＬＰ４である第４層をさらに含んでもよい。
又は、前記バッファ層は、前記第３層上に、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含む物質から形成された複数の層をさらに含み、前記複数の層各々の格子定数がＬＰ３より大きく、各々の格子定数が大きくなる順に積層されてもよい。
前記シリコン基板には、不純物がドーピングされてもよく、
前記不純物は、Ｂ、Ａｌ、Ｍｇ、Ｃａ、Ｚｎ、Ｃｄ、Ｈｇ、Ｇａのうちから選択された少なくとも何れか一つを含んでもよい。
前記シリコン基板の比抵抗が１Ωｃｍ以下になるように、前記不純物のドーピング濃度が決められる。
前記シリコン基板は、メイン部と、前記メイン部周囲の枠部と、前記枠部上に、結晶面方向がランダムに形成された亀裂防止部と、を含んでもよい。
前記亀裂防止部は、前記枠部の上面に形成された凹凸を含んでもよい。
又は、前記亀裂防止部は、前記枠部の上面に形成された誘電体膜を含んでもよい。
又は、前記亀裂防止部は、前記枠部の上面にイオン注入して形成されてもよい。
前記バッファ層は、前記窒化物半導体層に、圧縮応力を印加することができる。
前記半導体素子の製造方法は、前記窒化物半導体層上に形成された素子層を形成する段階をさらに含んでもよい。
前記素子層は、ＬＥＤ（ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）、ＬＤ（ｌａｓｅｒ ｄｉｏｄｅ）、ＦＥＴ（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、ＨＥＭＴ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）又はショットキダイオード（Ｓｃｈｏｔｔｋｙ ｄｉｏｄｅ）構造を含んでもよい。
前記半導体素子の製造方法は、前記バッファ層と前記窒化物半導体層との間に、前記バッファ層の粗度（ｒｏｕｇｈｎｅｓｓ）に対して粗度上昇率を制御する成長条件下で成長させ、界面調節層を形成する段階をさらに含んでもよい。
前記界面調節層は、２〜１，０００ｎｍ範囲の厚さを有し、前記バッファ層の粗度に対する界面調節層の粗度の比が３以下であることができる。
前記界面調節層は、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ＜１）で形成されてもよい。
前記半導体素子の製造方法は、前記窒化物半導体層を複数の層から形成し、前記複数の層の窒化物半導体層間に、少なくとも１層のマスキング層と、前記少なくとも１層のマスキング層上部にある複数の層の窒化物半導体層間に、引っ張り応力を補償する少なくとも１層の中間層を形成する段階と、をさらに含んでもよい。
前記少なくとも１層のマスキング層は、シリコン窒化物又はチタン窒化物から形成されてもよい。
前記少なくとも１層の中間層は、Ａｌｘ０Ｉｎｙ０Ｇａ１−ｘ０−ｙ０Ｎ（０≦ｘ０、ｙ０≦１、ｘ０＋ｙ０≦１）、ステップグレードＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ、ｙ≦１、ｘ＋ｙ≦１）、Ａｌｘ１Ｉｎｙ１Ｇａ１−ｘ１−ｙ１Ｎ／Ａｌｘ２Ｉｎｙ２Ｇａ１−ｘ２−ｙ２Ｎ（０≦ｘ１，ｘ２，ｙ１，ｙ２≦１、ｘ１≠ｘ２又はｙ１≠ｙ２）超格子からなるグループから選択された何れか一つを含み、上部にある窒化物半導体層に、圧縮応力を印加することができる。
前記窒化物半導体層は、第１型半導体層、活性層、第２型半導体層を含む発光構造で形成されてもよい。
前記半導体素子の製造方法は、前記シリコン基板を除去する段階をさらに含み、 前記シリコン基板を除去する段階で、前記バッファ層の少なくとも一部が共に除去されてもよい。
前記半導体素子の製造方法は、前記シリコン基板を除去する前に、前記第２型半導体層上に支持基板を接合する段階をさらに含んでもよい。
前記支持基板は、両面に各々、ボンディングメタル層、バックメタル層が形成されたシリコン基板であってもよい。
前記半導体素子の製造方法は、前記シリコン基板を除去する前に、前記活性層に電流注入のために、前記第１型半導体層に接する第１電極、前記第２型半導体層に接する第２電極を含む電極構造を形成する段階をさらに含み、
前記半導体素子の製造方法は、前記第１電極と第２電極とのうち少なくとも一つと電気的に連結される支持基板を、前記第２型半導体層上で形成する段階をさらに含んでもよい。
前記支持基板は、シリコン基板であってもよい。
前記半導体素子の製造方法は、前記第２型半導体層上部に、前記活性層で生成されて放出される光の波長を変換する波長変換層を形成する段階をさらに含んでもよい。
前記支持基板の一面には、前記第１電極と前記第２電極とを各々外部に露出させるために、２つの部分で分離されたパターンのメタル層が形成されてもよい。
前記半導体素子の製造方法は、前記第２型半導体層の上部及び側部を覆い包む保護層を形成する段階をさらに含んでもよい。
前記保護層は、前記活性層で生成されて放出される光の指向角を調節するレンズ形状で形成されてもよい。
本発明の半導体バッファ構造体は、圧縮応力を受ける層と、引っ張り応力を受ける層とを交互に積層し、全体的には、圧縮応力を形成させ、前述のバッファ構造体上で形成されるターゲット層に応力補償が可能である。
本発明の半導体バッファ構造体上に、窒化物系半導体薄膜を成長させると、窒化物系半導体薄膜内のクラックが減少するので、シリコン基板を用いて大面積の半導体素子を製作できる。
実施例による半導体バッファ構造体の概略的な構造を示す断面図である。 （Ａ）は、図１の半導体バッファ構造体のバッファ層に採用される個別層の具体例を示す図面であり、 （Ｂ）は、図１の半導体バッファ構造体のバッファ層に採用される個別層の具体例を示す図面であり、 （Ｃ）は、図１の半導体バッファ構造体のバッファ層に採用される個別層の具体例を示す図面であり、 （Ｄ）は、図１の半導体バッファ構造体のバッファ層に採用される個別層の具体例を示す図面である。 他の実施例による半導体バッファ構造体の概略的な構造を示す断面図である。 さらに他の実施例による半導体バッファ構造体の概略的な構造を示す断面図である。 図１、図３及び図４の半導体バッファ構造体のバッファ層をなす各層の格子定数との関係を示したグラフである。 図１、図３及び図４の半導体バッファ構造体のバッファ層をなす各層の厚さ、格子定数の例示的な組み合わせを示す図面である。 図１、図３及び図４の半導体バッファ構造体のバッファ層をなす各層の厚さ、格子定数の組み合わせの他の例を示す図面である。 さらに他の実施例による半導体バッファ構造体の概略的な構造を示す断面図である。 図８の半導体バッファ構造体のバッファ層をなす各層の格子定数との関係を示したグラフである。 さらに他の実施例による半導体バッファ構造体の概略的な構造を示す断面図である。 さらに他の実施例による半導体バッファ構造体の概略的な構造を示す断面図である。 図１０及び図１１の半導体バッファ構造体をなす各層の厚さ、格子定数分布が組み合わされた例を示す図面である。 図１０及び図１１の半導体バッファ構造体をなす各層の厚さ、格子定数分布が組み合わされた例を示す図面である。 図１０及び図１１の半導体バッファ構造体をなす各層の厚さ、格子定数分布が組み合わされた例を示す図面である。 さらに他の実施例による半導体バッファ構造体の概略的な構造を示す断面図である。 （Ａ）は、図１５の半導体バッファ構造体のバッファ層をなす各層の格子定数間の関係を示したグラフであり、 （Ｂ）は、図１５の半導体バッファ構造体のバッファ層をなす各層の格子定数間の関係を示したグラフである。 さらに他の実施例による半導体バッファ構造体の概略的な構造を示す断面図である。 （Ａ）は、図１７の半導体バッファ構造体のバッファ層をなす各層の格子定数間の関係を示したグラフであり、 （Ｂ）は、図１７の半導体バッファ構造体のバッファ層をなす各層の格子定数間の関係を示したグラフである。 実施例による半導体バッファ構造体に採用されるシリコン基板の例を示した断面図である。 実施例による半導体バッファ構造体に採用されるシリコン基板の例を示した断面図である。 実施例による半導体バッファ構造体に採用されるシリコン基板の例を示した断面図である。 実施例による半導体バッファ構造体に採用されるシリコン基板の例を示した断面図である。 実施例による半導体バッファ構造体に採用されるシリコン基板の例を示した断面図である。 実施例による半導体バッファ構造体に採用されるシリコン基板の例を示した断面図である。 実施例による半導体素子の概略的な構造を示す断面図である。 他の実施例による半導体素子の概略的な構造を示す断面図である。 さらに他の実施例による半導体素子の概略的な構造を示す断面図である。 さらに他の実施例による半導体素子の概略的な構造を示す断面図である。 さらに他の実施例による半導体素子であって、発光素子として適用された具体例を示した断面図である。 さらに他の実施例による半導体素子であって、発光素子として適用された具体例を示した断面図である。 さらに他の実施例による半導体素子であって、発光素子として適用された具体例を示した断面図である。 さらに他の実施例による半導体素子であって、発光素子として適用された具体例を示した断面図である。 図３１の半導体素子を製造する方法について説明する図面である。 図３１の半導体素子を製造する方法について説明する図面である。 図３１の半導体素子を製造する方法について説明する図面である。 図３１の半導体素子を製造する方法について説明する図面である。 図３１の半導体素子を製造する方法について説明する図面である。 図３１の半導体素子を製造する方法について説明する図面である。 図３１の半導体素子を製造する方法について説明する図面である。 図３１の半導体素子を製造する方法について説明する図面である。 図３１の半導体素子を製造する方法について説明する図面である。 図３１の半導体素子を製造する方法について説明する図面である。 図３２の半導体素子を製造する方法について説明する図面である。 図３２の半導体素子を製造する方法について説明する図面である。 図３２の半導体素子を製造する方法について説明する図面である。 図３２の半導体素子を製造する方法について説明する図面である。 図３２の半導体素子を製造する方法について説明する図面である。 さらに他の実施例による半導体素子であって、発光素子パッケージの例を示した断面図である。 さらに他の実施例による半導体素子であって、発光素子パッケージの例を示した断面図である。 実施例による発光素子パッケージを採用した照明装置の例を示した分解斜視図である。
以下、添付した図面を参照し、本発明の実施例による半導体バッファ構造体、及びそれを含む半導体素子について詳細に説明する。以下の図面で、同一の参照符号は、同一の構成要素を指し、図面上で各構成要素の大きさは、説明の明瞭及び便宜を考慮して誇張されている。一方、以下で説明する実施形態は、単に例示的なものに過ぎず、かような実施形態から、多様な変形が可能である。以下で、「上部」や「上」と記載された場合は、直接接触して上にある場合だけではなく、非接触で上にある場合を含む。
図１は、実施形態による半導体バッファ構造体１００の概略的な構造を示す断面図である。
半導体バッファ構造体１００は、シリコン基板Ｓ、及びシリコン基板Ｓ上に形成されたバッファ層１２０を含む。
シリコン基板Ｓとしては、例えばＳｉ（１１１）結晶面を有する基板が使用される。
バッファ層１２０は、クラック、欠陥などが少ない良好な品質の窒化物半導体を成長させるための応力補償層として用いられ、格子定数分布が異なる複数の層を交互に配置し、また全体的には、バッファ層１２０上に形成しようとするターゲット層に、圧縮応力を印加できるように構成される。そのために、バッファ層１２０は、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）からなる複数の層を含み、層ごとに必要な格子定数を具現するように各層の組成比が決められる。
以下、「格子定数」とは、定数（ｃｏｎｓｔａｎｔ）値又は定数の分布（ｄｉｓｔｒｉｂｕｔｉｏｎ）を意味し、また複数の層からなる構成要素について、又は定数ではない格子定数分布を有する構成要素について、「格子定数」という表現が使用される場合、その構成要素内での格子定数平均を意味する。また、格子定数は、各層の組成が提供する一般的な格子定数の差を比較するために使用され、積層構造、例えば、ＡｌＮ ３．１１２Å／ＧａＮ ３．１９１Å、における格子弛緩（ｌａｔｔｉｃｅ ｒｅｌａｘａｔｉｏｎ）の結果もたらされる実際の格子定数を意味するものではない。
本実施形態で、バッファ層１２０は、第１層１２１、第２層１２２及び第３層１２３を含む。第１層１２１は、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）を含み、格子定数ＬＰ１が、シリコン基板Ｓの格子定数ＬＰ０より小さい値を有する。第２層１２２は、第１層１２１上に形成され、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含み、格子定数ＬＰ２は、ＬＰ１より大きくてＬＰ０より小さい値を有する。第３層１２３は、第２層１２２上に形成され、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含み、格子定数ＬＰ３は、ＬＰ２より小さい値を有する。ＬＰ３は、ＬＰ１以上の値を有することができる。
第１層１２１は、シリコン基板Ｓの格子定数より小さい格子定数値を有し、従って、シリコン基板Ｓによる引っ張り応力を受ける。第２層１２２は、第１層１２１の格子定数より大きい値を有するので、第１層１２１による圧縮応力を受け、第３層１２３は、第２層１２２の格子定数より小さい値を有するので、第２層１２２による引っ張り応力を受ける。但し、各層が受ける応力の種類及び大きさは、下部層との格子定数差に加えて、厚さと格子弛緩の関係によって異なる。
例えば、シリコン基板上で格子弛緩が発生した第１層１２１により圧縮応力を受ける第２層１２２の厚さが非常に薄い場合、第２層１２２には格子弛緩が発生しない。第２層１２２を第１層１２１の格子とコヒーレントに成長させた場合、即ち、第２層１２２の格子サイズが第１層１２１の格子サイズとほぼ等しく成長する場合、第３層１２３が受ける応力の種類及び大きさは、第１層１２１の格子サイズに依存することになる。かような関係があるので、例えば、第１層１２１、第３層１２３は、基板及び第２層１２２による引っ張り応力を受ける層になる場合、引っ張り応力が過度であるならばクラックが発生するので、成長時又は冷却の時にクラックが発生する臨界厚以下の厚さを有するように構成されなければならない。
また、第１層１２１は、シリコン基板Ｓと直接接触する層として構成され、例えばＡｌＮからなる。
また、第１層１２１は、シリコン基板Ｓによって引っ張り応力を受け、格子弛緩が生起する。
また、バッファ層１２０をなす各層の応力和が圧縮応力になるように、即ち、バッファ層１２０上に形成されるターゲット層に、圧縮応力を印加するように、各層の厚さと格子定数とが決められる。
図２（Ａ）乃至図２（Ｄ）は、図１の半導体バッファ構造体１００のバッファ層１２０に採用される個別層の具体例を示している。
図２（Ａ）及び図２（Ｂ）は、バッファ層１２０をなす複数の層のうち、少なくとも何れか１層に適用される構造であって、超格子構造層ＳＬＳ，ＳＬＳ’の例を示している。
図２（Ａ）に具体例として示す超格子構造層ＳＬＳは、当該格子定数、即ち、バッファ層１２０をなす複数の層のうち、少なくとも何れか１層に関わる格子定数条件を具現する構造であり、格子定数が互いに異なる２層１，２が交互に積層された構造を有する。格子定数が異なる２層１，２の厚さは、同一に形成される。２層１，２は、例えばＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）を含み、各層のｘ，ｙ組成は、具現しようとする格子定数によって決められる。
図２（Ｂ）に具体例として示す超格子構造層ＳＬＳ’は、当該格子定数、即ち、バッファ層１２０をなす複数の層のうち、少なくとも何れか１層に関わる格子定数条件を具現する構造であり、格子定数が互いに異なる２層３，４が交互に積層された構造を有し、格子定数が異なる２層３，４の厚さが互いに異なるように形成される。２層３，４は、例えばＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）を含み、各層のｘ，ｙ組成は、具現しようとする格子定数によって決められる。
図２（Ｃ）及び図２（Ｄ）に示す具体例は、バッファ層１２０をなす複数の層のうち、少なくとも何れか１層に関わる格子定数条件を、単一層（ｓｉｎｇｌｅ ｌａｙｅｒ）ＳＬ、ＳＬ’で具現した例を示す。ここで、単一層の意味は、内部に物理的な境界がない１層からなることを意味し、層内の物質組成が一定であるという意味ではない。
図２（Ｃ）に具体例として示す単一層ＳＬは、厚さ方向に沿って一定の格子定数を有する形態になっており、図２（Ｄ）に具体例として示す単一層ＳＬ’は、厚さ方向に沿って変動する格子定数を有する形態になっている。
図１の半導体バッファ構造体１００のバッファ層１２０は、３層構造を有するが、それは例示的なものであり、前述の格子定数関係を満足する層がさらに交互に配置される構造に変形され得る。
図３は、他の実施形態による半導体バッファ構造体１０１の概略的な構造を示す断面図である。
図３の半導体バッファ構造体１０１のバッファ層１２０は、図１の第１層１２１、第２層１２２、第３層１２３と実質的に同一である第１層１３１、第２層１３２、第３層１３３、及び、第３層１３３上にＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含み、格子定数ＬＰ４がＬＰ２より大きい値を有する第４層１３４を含む。
図４は、さらに他の実施形態による半導体バッファ構造体１０２の概略的な構造を示す断面図である。
図４の半導体バッファ構造体１０２のバッファ層１４０は、図１の第１層１２１、第２層１２２、第３層１２３と実質的に同一である第１層１４１、第２層１４２、第３層１４３、及び、第３層１４３上に、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含み、格子定数ＬＰ４がＬＰ２より大きい値を有する第４層１４４、第４層１４４上に、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含み、格子定数ＬＰ５がＬＰ３より大きく、ＬＰ４より小さい値を有する第５層１４５を含む。
図５は、図１、図３及び図４の半導体バッファ構造体１００，１０１，１０２のバッファ層１２０，１３０，１４０をなす各層の格子定数との関係を示したグラフである。図５及び以降の図において、横軸「厚み」は「厚さ方向の位置座標」を意味する。
バッファ層１２０，１３０，１４０は、図５のグラフに示したような格子定数の関係を満足する複数の層からなる、５層以内、又は５層以上の層を含んで構成される。特に、バッファ層の最上層の格子定数は、形成しようとするターゲット層、例えば、窒化物半導体層の格子定数よりは、小さい値を有する。
バッファ層をなす各層は、図２（Ａ）乃至図２（Ｄ）で例示した構造を有する。
図６及び図７は、図１、図３及び図４の半導体バッファ構造体のバッファ層をなす各層の厚さ、格子定数の例示的な組み合わせを示している。
図６を参照すれば、第２層と第４層との厚さが互いに同じであり、第３層と第５層との厚さが互いに同じであり、第３層の厚さは、第２層の厚さより厚く形成される。かような厚さ配置は、下部層の格子定数より小さい格子定数を有する第３層、第５層に引っ張り応力が印加されない例になる。格子定数が大きい下部層、即ち、第２層、第４層の厚さが十分に薄く、格子弛緩がほとんど発生しない条件を有するならば、格子定数が小さい上部層、即ち、第３層、第５層に引っ張り応力を印加しない。かような場合、格子定数が小さい上部層は、引っ張り応力によるクラックの可能性が低いので、その厚さを下部層より厚く形成できる。
図７を参照すれば、第２層と第４層との厚さが互いに同じであり、第３層と第５層との厚さが互いに同じであり、第３層の厚さは、第２層の厚さより薄く形成される。かような厚さ配置は、格子定数が大きい下部層が、格子定数が小さい上部層に引っ張り応力を印加できるほどの厚さに形成される例になる。引っ張り応力を受ける第３層、第５層の場合、製造過程中、成長時又は冷却時に、クラックが発生しないように薄い厚さに形成される。
以上の図６及び図７の例を介して、各層に印加される応力が、組成によって決まる格子定数の差だけではなく、厚さ及び格子弛緩によって、種類及び大きさが変わることが分かる。
図８は、さらに他の実施形態による半導体バッファ構造体１０３の概略的な構造を示す断面図であり、図９は、図８の半導体バッファ構造体１０３のバッファ層１５０をなす各層の格子定数との関係を示したグラフである。
本実施形態の半導体バッファ構造体１０３のバッファ層１５０は、図１の第１層１２１、第２層１２２、第３層１２３と実質的に同一である第１層１５１、第２層１５２、第３層１５３、及び、第３層１５３上にＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含み、各々の格子定数ＬＰ４，ＬＰ５が、ＬＰ３より大きい値を有する第４層１５４と第５層１５５とを含む。
本実施形態では、図９のグラフに示すように、各層の格子定数関係が、図５のグラフに示した格子定数関係から変形されており、第３層１５３以後では、格子定数が継続的に大きくなる、即ち、圧縮応力を受ける複数の層からなる。バッファ層の最上層は、ターゲット層の格子定数よりは小さい値を有する。本実施形態のバッファ層１５０の各層も、図２（Ａ）乃至図２（Ｄ）で例示した構造を有し得る。
図１０は、さらに他の実施形態による半導体バッファ構造体２００の概略的な構造を示す断面図である。
図面を参照すれば、半導体バッファ構造体２００は、シリコン基板Ｓと、シリコン基板Ｓ上に順次形成された第１層２２１、第２層２２２、第３層２２３を具備するバッファ層２２０と、を含む。第１層２２１は、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）を含み、格子定数ＬＰ１が、シリコン基板Ｓの格子定数ＬＰ０より小さい値を有し、第２層２２２は、第１層２２１上に形成され、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）を含み、厚さ方向に沿って大きくなる格子定数分布を有する。第３層２２３は、第２層２２２上に形成され、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）を含み、第２層２２２の格子定数より小さい格子定数を有する。
図１１は、さらに他の実施形態による半導体バッファ構造体２０１の概略的な構造を示す断面図である。
図１１の半導体バッファ構造体２０１のバッファ層２３０は、図１０の第１層２２１、第２層２２２、第３層２２３と実質的に同一である第１層２３１、第２層２３２、第３層２３３、及び、第３層２３３上に、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）を含み、厚さ方向に沿って大きくなる格子定数分布を有する第４層２３４を含む。また、バッファ層２３０は、第４層２３４上に、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含み、前記第４層２３４の格子定数平均より小さい格子定数を有する第５層２３５をさらに含む。
図面には、第４層２３４と第５層２３５は、第３層２３３上に１層ずつ配置されている場合が示されているが、第４層２３４と第５層２３５は、第３層２３３上に１回以上交互に積層され得る。
第４層２３４の格子定数平均は、前記第２層２３２の格子定数平均以上の値を有することができ、第５層２３５の格子定数は、第３層２３３の格子定数以上の値を有し得る。
図１２乃至図１４は、図１０及び図１１の半導体バッファ構造体２００，２０１のバッファ層２２０，２３０をなす各層の厚さ、格子定数分布が組み合わされた例を示している。
図１２及び図１３を参照すれば、第２層、第４層の格子定数分布は、連続的に増加する形態を有し、図示したように線形的に増加する形態を有する。図１２に示したように、第２層、第４層の格子定数分布での格子定数最小値は、第１層の格子定数と同じ値であるか、又は図１３に示したように、それより大きい値であってもよい。
第３層の格子定数は、第１層の格子定数に等しい場合が示されているが、それは例示的なものであり、それより大きい値を有し得る。また、第５層の格子定数は、第３層の格子定数に等しい場合が示されているが、それは例示的なものであり、それより大きい値を有し得る。
図１４を参照すれば、第２層、第４層の格子定数分布は、階段型に増加する形態を有する。第３層の格子定数は、図示したように、第１層と同じ値を有するが、それに限定されるものではなく、それより大きい値を有し得る。
図１２乃至図１４に示した例で、第３層の厚さは、第２層の厚さより薄く形成されており、第２層の格子定数が第３層の格子定数より大きいので、第３層は、引っ張り応力を受ける層になる。第３層は、製造過程で、この引っ張り応力によってクラックが発生しない程度の臨界厚以下の厚さを有する。
図１２乃至図１４に示した例は、格子定数分布が互いに異なる層の組み合わせであり、ターゲット層に、圧縮応力を印加できる例であり、図示した構造から多様な変形が可能である。例えば、第２層と第４層は同じ形態の格子定数分布を有する場合が示されているが、それに限定されるものではなく、互いに異なる形態の格子定数分布を有し得る。例えば、第２層と第４層とが線形的に増加する格子定数分布を有し、その勾配が互いに異なる。又は、第２層と第４層とのうち何れか１層は、格子定数が線形的に増加し、他の１層は、格子定数が階段型に増加する形態である。
図１５は、さらに他の実施形態による半導体バッファ構造体３００の概略的な構造を示す断面図であり、図１６（Ａ）及び図１６（Ｂ）は、図１５の半導体バッファ構造体３００のバッファ層３２０をなす各層の格子定数間の関係を示したグラフである。
半導体バッファ構造体３００は、シリコン基板Ｓ、シリコン基板Ｓ上に形成されたバッファ層３２０を含む。バッファ層３２０は、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含み、格子定数が、シリコン基板Ｓの格子定数ＬＰ０より小さいＬＰ１である第１層３２１と、第１層３２１上に形成され、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含み、格子定数が、ＬＰ１より大きく、ＬＰ０より小さいＬＰ２である第２層３２２と、第２層３２２上に形成され、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含み、格子定数が、ＬＰ１以上であり、ＬＰ２より小さいＬＰ３である第３層３２３と、を含む。
第３層３２３の格子定数ＬＰ３は、図１６（Ａ）に示したように、第１層３２１の格子定数ＬＰ１に等しいか、又は、図１６（Ｂ）に示したように、第１層３２１の格子定数ＬＰ１より大きい。
第３層３２３の厚さは、格子弛緩が起こるほどの厚さに形成される。即ち、下部層の格子サイズではなく、それ自身の格子サイズのレベルに応じたストレーン緩和（ｓｔｒａｉｎ ｒｅｌａｘａｔｉｏｎ）が生じる臨界厚以上の厚さに形成される。かような臨界厚は、下部層、即ち、第２層３２２と第３層３２３との具体的な組成によって異なる。例えば、第２層３２２の組成がＡｌ ３０％の組成を有するＡｌＧａＮであり、第３層３２３がＡｌＮである場合、第３層３２３のストレーン緩和が起こり始まる厚さは、約１０ｎｍと確認される。第３層３２３の格子定数ＬＰ３は、第２層３２２の格子定数ＬＰ２より小さいので、第２層３２２によって引っ張り応力を受けることになるが、一方、引っ張り応力が過度であるならば、クラックが発生することがあるので、第３層３２３の厚さは、成長時又は冷却時に、クラックが発生する臨界厚以下の厚さを有するように構成されなければならない。
バッファ層３２０はまた、第３層３２３上に形成され、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含み、格子定数がＬＰ３より大きいＬＰ４である第４層３２４をさらに含む。第４層３２４の格子定数ＬＰ４は、図１６（Ａ）、図１６（Ｂ）に示したように、ＬＰ２より小さいが、但し、それに限定されず、ＬＰ２と同じ値、それよりさらに大きい値を有し得る。
図１７は、さらに他の実施形態による半導体バッファ構造体の概略的な構造を示す断面図であり、図１８（Ａ）及び図１８（Ｂ）は、図１７の半導体バッファ構造体のバッファ層をなす各層の格子定数間の関係を示したグラフである。
半導体バッファ構造体３０１は、シリコン基板Ｓ、シリコン基板Ｓ上に形成されたバッファ層３３０を含む。バッファ層３３０は、図１５の第１層３２１、第２層３２２、第３層３２３と実質的に同一である構成の第１層３３１、第２層３３２、第３層３３３を含み、また第３層３３３上に、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含む物質から形成された複数の層をさらに含む。該複数の層は、各々の格子定数がＬＰ３より大きく、各々の格子定数が大きくなる順に配置される。図１７では該複数の層は、第４層３３４、第５層３３５の２層からなるが、但し、それに限定されない。第３層３３３の格子定数ＬＰ３は、図１８（Ａ）に示したように、第１層３３１の格子定数ＬＰ１と同じであるか、又は図１８Ｂに示したように、それより大きい。第４層３３４、第５層３３５の格子定数は、第２層３３２の格子定数ＬＰ２より小さい場合が示されているが、それに限定されず、ＬＰ２と同じ値又はそれより大きい値を有し得る。
上述した半導体バッファ構造は、圧縮ストレスを受ける層と引っ張りストレスを受ける層とを交互に積層、全体としては圧縮ストレスを形成し、その結果、上述の半導体バッファ構造の上に形成されるターゲット層におけるストレスを補償できる。
上述の半導体バッファ構造の上に窒化物半導体薄膜を成長させると、窒化物半導体薄膜内のクラック発生を防止できるので、大面積の半導体デバイスがシリコン基板を用いて製造できる。
前述の半導体バッファ構造体に採用されるシリコン基板Ｓは、不純物をドーピングした形態で使用され得る。例えば、不純物が所定濃度にドーピングされ、不純物としては、Ｂ、Ａｌ、Ｍｇ、Ｃａ、Ｚｎ、Ｃｄ、Ｈｇ、Ｇａのうちから選択された少なくとも何れか一つが使用される。その場合のドーピング濃度は、シリコン基板Ｓの比抵抗が１Ωｃｍ以下になるように決められる。
かような形態のシリコン基板は、一般的なシリコン基板、即ち、不純物がドーピングされていないか、あるいは不純物が低濃度にドーピングされたシリコン基板を準備し、例えばイオン注入（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）工程によって、不純物をドーピングして形成される。
このように、不純物が高濃度にドーピングされたシリコン基板の使用は、半導体素子の製造工程中に発生する基板の反りを低減させるためでもある。かような反りの量は、一般的に、ウェーハレベルで測定されるボウ（ｂｏｗ）で示される。ここで、ウェーハは、基板と、基板上に形成された薄膜とを包括して指す。かようなボウは、基板と、基板上に形成される薄膜との熱膨脹率が異なるために表れる。薄膜成長に必要な高温工程後に、常温に冷却するとき、熱膨脹率の差によって、収縮程度が異なって示され、それによって、ウェーハの反りが発生する。このとき、ウェーハの厚さ方向を基準で、最も突出した位置と、最も湾曲された位置との間の距離をボウという。ボウは、同一条件で、ウェーハの直径の二乗に比例して大きくなる。従って、基板の口径を大きくするほど、ボウも大きくなる。
一般的なシリコン基板を使用した場合、窒化物半導体膜の成長後、凸状に数十乃至数百μｍのボウが観察され、分析の結果、それはシリコン基板の塑性変形（ｐｌａｓｔｉｃ ｄｅｆｏｒｍａｔｉｏｎ）に起因する。一般的に、シリコン基板の熱膨脹率は、シリコン基板上に形成される半導体膜の熱膨脹率より小さいので、常温に冷却するとき、窒化物半導体膜がシリコン基板より多く収縮するので、凹状のボウが発生する。成長のための高温工程で、半導体膜に発生する引っ張り応力を相殺するために、一般的にギガパスカル（ＧＰａ）レベルの圧縮応力を印加することになるが、かような高温及び圧縮応力の程度が、シリコン基板に塑性変形を起こすのである。即ち、常温では、もろい（ｂｒｉｔｔｌｅ）性質を有するシリコン基板が、高温状態では、軟性を有する（ｄｕｃｔｉｌｅ）状態になり、この条件で、シリコン基板に印加される過度な応力がシリコン基板の塑性変形を引き起こすというのである。かような場合、高温及び応力条件が除去された後にも、シリコン基板は、元の状態に戻らずに、ボウを有することになる。
しかし、適正レベルの不純物がドーピングされたシリコンを使用する場合、かようなボウが減り、例えば、２”径の円盤状ウェーハの場合、おおよそ１００μｍ以下になる。
また、前述の半導体バッファ構造体に採用されるシリコン基板Ｓは、半導体薄膜成長工程中に発生しうる亀裂に特に脆弱な枠部に、亀裂防止部を具備した形態で使用される。
図１９乃至図２５は、本発明の実施例に係る半導体バッファ構造体に採用されるシリコン基板Ｓの例を示した断面図である。
図１９を参照すれば、シリコン基板Ｓは、メイン部Ｓ２と、メイン部Ｓ２の周囲にある枠部Ｓ１と、を含む。シリコン基板Ｓは、例えば円盤型であり、メイン部Ｓ２は、基板の枠部の内側部分を示す。また、メイン部Ｓ２は、単結晶窒化物半導体薄膜を成長させる領域である。シリコン基板Ｓは、例えば枠部Ｓ１の上面に、その結晶面の方向がランダムに形成された亀裂防止部１５を具備する。
メイン部Ｓ２が例えば、（１１１）結晶面を有するのに対して、亀裂防止部１５は、一様でない（ｎｏｎ−ｕｎｉｆｏｒｍ）結晶面を有する。亀裂防止部１５は、結晶面の方向が一様ではないので、その上に窒化物半導体薄膜を成長させる場合、窒化物半導体薄膜が単結晶構造に成長できず、非晶質（ａｍｏｒｐｈｏｕｓ）又は多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）構造に形成される。一方、メイン部Ｓ２上では、窒化物半導体薄膜が単結晶構造に成長する。
亀裂防止部１５がランダムな方向の結晶面を有するか、あるいは粗い表面を有するとき、窒化物半導体薄膜をシリコン基板に成長させる過程で、メイン部Ｓ２では、結晶方向が例えば、（１１１）方向に配向（ｏｒｉｅｎｔａｔｉｏｎ）されるのに対し、亀裂防止部１５では、粗い表面によって表面の結晶方向がランダムに配向される。従って、亀裂防止部１５の表面で成長される窒化物半導体薄膜は、多結晶あるいは非晶質の状態に成長するので、シリコン基板の（１１１）面で成長した窒化物半導体薄膜の単結晶部分とは異なり、異種物質の成長による基板と薄膜との界面でのストレスが緩和される。従って、枠部Ｓ１に、窒化物半導体薄膜を成長させるとき、薄膜によるストレスが低減し、シリコン基板の変形（ｄｅｆｏｒｍａｔｉｏｎ）を緩和できる。
図２０を参照すれば、シリコン基板Ｓは、メイン部Ｓ２と、メイン部Ｓ２の周囲にある枠部Ｓ１とを含み、枠部Ｓ１上には、凹凸パターン形状の亀裂防止部２１５が形成されている。かような凹凸パターンは、例えば一般的なフォトリソグラフィ工程によって形成され、該凹凸パターンによって、亀裂防止部２１５が粗い表面を有するか、あるいは表面の結晶方向がランダムになる。
図２１を参照すれば、シリコン基板Ｓは、シリコンメイン部Ｓ２と、シリコンメイン部Ｓ２の周囲にあるシリコン枠部Ｓ１と、シリコン枠部Ｓ１上に形成された亀裂防止部３１５とを含む。亀裂防止部３１５は、例えば、枠部Ｓ１を熱酸化して形成した熱酸化物（ｔｈｅｒｍａｌ ｏｘｉｄｅ）で形成される。又は、シリコン基板Ｓに、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）又はスパッタリングを利用して、酸化物又は窒化物などの誘電物質を蒸着し、フォトリソグラフィ工程を介して、枠部Ｓ１上にだけ誘電物質が残るようにパターニングしてエッチングし、誘電体膜になった亀裂防止部３１５を形成する。ここで、亀裂防止部３１５は、シリコン枠部Ｓ１の上部以外に、シリコン基板Ｓの側面に延設され得、又は、図示したように底面にまで延設され得る。
図２２を参照すれば、シリコン基板Ｓは、枠部Ｓ１の上部がエッチングされて段差が形成され、シリコン基板Ｓのメイン部Ｓ２より低く段差の付いた枠部Ｓ１の上部に、亀裂防止部３１５が形成されている。
図２３を参照すれば、シリコン基板Ｓは、メイン部Ｓ２と、メイン部Ｓ２の周囲にある枠部Ｓ１と、シリコン枠部Ｓ１上に形成された亀裂防止部４１５と、を含む。亀裂防止部４１５は、枠部Ｓ１上にイオン注入を介して形成され得る。イオン注入によって、枠部Ｓ１の表面が多結晶又は非晶質状態に変えられる。該図面では、シリコン枠部Ｓ１の上面にだけイオン注入されている場合が例示されているが、それに限定されず、枠部Ｓ１の上面を含み、側面及び下面、そして、シリコンメイン部Ｓ２の下面まで延長してイオン注入することも可能である。例えば、枠部Ｓ１の側面にまで亀裂防止部が形成される場合には、シリコン基板を、蒸着装置で高速に回転させるとき、高速回転による衝撃を緩和するので、亀裂低減効果をさらに増強できる。
図２４を参照すれば、シリコン基板Ｓは、枠部Ｓ１の上部がエッチングされて段差が形成され、シリコン基板Ｓのメイン部Ｓ２より低く段差の付いた枠部Ｓ１の上部に、イオン注入による亀裂防止部４１５が形成されている。
図１９乃至図２４のシリコン基板Ｓは、前述のように、半導体薄膜製造工程中に発生するボウを低減できるように、不純物が所定濃度にドーピングされた形態で使用される。
図２５は、本発明の実施例に関わる半導体素子１０００の概略的な構造を示す断面図である。
半導体素子１０００は、シリコン基板Ｓ、シリコン基板Ｓ上に形成されたバッファ層１２００、及び、バッファ層１２００上に形成された窒化物半導体層１３００を含む。
半導体素子１０００は、シリコン基板Ｓ上に、クラックや欠陥が少ない窒化物半導体層１３００を具現するように、バッファ層１２００を具備している。
バッファ層１２００は、シリコン基板Ｓに窒化物半導体層１３００を成長させるとき、熱膨脹係数の差によって生ずる引っ張り応力を補償し、図１乃至図１７で説明した構造のバッファ層１２０，１３０，１４０，１５０，２２０，２３０，３２０，３３０の何れかが採用される。また、バッファ層１２００は、最上層の格子定数が、窒化物半導体層１３００の格子定数より小さい値を有するように構成され、窒化物半導体層１３００に圧縮応力を印加する。
窒化物半導体層１３００は、単層構造又は多層構造からなり、ガリウムを含む窒化物、Ａｌｘ１Ｉｎｙ１Ｇａ１−ｘ１−ｙ１Ｎ（０≦ｘ１、ｙ１≦１、ｘ１＋ｙ１＜１）を含み、例えば、ＧａＮ、ＩｎＧａＮ、又はＡｌＩｎＧａＮのうち何れか一つを含む。窒化物半導体層１３００は、アンドーピング又はドーピングを選択的に行う。
一方、シリコン基板Ｓは、半導体素子の製作中又は製作後に除去され得る。
本発明の実施形態による半導体素子１０００は、発光素子（ＬＥＤ）、ショットキー・ダイオード（Ｓｃｈｏｔｔｋｙ ｄｉｏｄｅ）、レーザダイオード（ＬＤ）、電界効果トランジスタ（ＦＥＴ）、又は高電子移動度トランジスタ（ＨＥＭＴ）のためのテンプレートとして使用できる。
図２６は、他の実施形態による半導体素子１００１の概略的な構造を示す断面図である。
半導体素子１００１は、シリコン基板Ｓ、バッファ層１２００、界面調節層２１、及び、窒化物半導体層１３００を含む。界面調節層２１は、バッファ層１２００の粗度に関わる粗度上昇率を制御する成長条件下で成長させ、窒化物半導体層１３００の厚さを大きく増加することなく、高品質を具現するために提供される。従って、かような半導体素子１００１は、相対的に薄い厚さを有し、多様な電子素子を具現するテンプレートとして使用できる。
界面調節層２１は、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ＜１）から形成できるが、バッファ層１２００と界面調節層２１は、互いに異なる物質から形成されて区分され得る。例えば、バッファ層１２００はＡｌを含む窒化物から形成され界面調節層２１は、Ａｌを含まない窒化物から形成される。例えば、バッファ層１２００はＡｌＧａＮで形成され、界面調節層はＧａＮで形成される。しかし、それに限定されない。
界面調節層２１は、窒化物半導体層１３００との界面でツイストグレーンバウンダリ（ｔｗｉｓｔ ｇｒａｉｎ ｂｏｕｎｄａｒｙ）の発生を低減するために設けられる。界面調節層２１は、２〜１，０００ｎｍ範囲の厚さを有し、バッファ層１２００の粗度に対する界面調節層２１の粗度の比が３以下になるように形成される。界面調節層２１の厚さと粗度は、温度、圧力などの成長条件を調節して具現でき、例えば、９００℃より高く、１０５０℃より低い範囲の温度で、そして２０〜５００ｔｏｒｒの圧力で、界面調節層２１が形成される。かような成長条件は、界面調節層２１上に形成される窒化物半導体層１３００の成長条件とは異なり得る。
界面調節層２１の厚さを厚くするほど、界面調節層２１と窒化物半導体層１３００との界面におけるツイストグレーンバウンダリの発生が減少する。しかし、界面調節層２１の厚さを厚くすれば、薄膜全体の結晶性が悪化する。それは、界面調節層２１が、窒化物半導体層１３００に比べて、相対的に低い温度で成長するので、むしろ欠陥が増大する場合があるからである。従って、界面調節層２１の厚さを薄くしながら、ツイストグレーンバウンダリ発生を低減することが好ましい。
ツイストグレーンバウンダリの発生が減少すれば、界面調節層２１上に積層される窒化物半導体層１３００の欠陥が減少する。即ち、界面調節層２１は、２〜１，０００ｎｍ範囲の厚さを有しながら、バッファ層１２００の粗度に対して、３以下範囲の粗度比を有することにより、その上に積層される窒化物半導体層の欠陥を低減できる。従って、界面調節層２１を使用しない場合の厚膜（ｔｈｉｃｋ ｌａｙｅｒ）と比較して、薄い厚さで同一程度の結晶性を獲得でき、全体構造の薄膜化が可能である。また、本発明の実施形態によれば、半導体素子のためのエピ成長段階の工程時間とコストとを削減できる。
図２７は、さらに他の実施形態による半導体素子１００２の概略的な構造を示す断面図である。
半導体素子１００２は、シリコン基板Ｓ、バッファ層１２００、窒化物半導体層を含む。前記窒化物半導体層は、複数の層からなり、複数の層の窒化物半導体層間に、少なくとも１層のマスキング層２５が具備され、マスキング層２５の上部にある複数の層の窒化物半導体層間に、少なくとも１層の中間層２７が具備される。中間層２７は、マスキング層２５の上部に成長された窒化物半導体層による相対的な引っ張り応力を補償するために設けられる。
前記複数の層の窒化物半導体層は例えば、各々ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１，０≦ｙ≦１、ｘ＋ｙ＜１）から形成された、第１窒化物半導体層１３０１、第２窒化物半導体層１３０２、及び第３窒化物半導体層１３０３を含む。
マスキング層２５は例えば、シリコン窒化物（ＳｉＮｘ）又はチタン窒化物（ＴｉＮ）から形成される。具体的には例えば、シラン（ＳｉＨ４）とアンモニアガスとを利用して、ＳｉＮｘマスキング層を形成する。マスキング層２５は、第１窒化物半導体層１３０１が露出しないように平面上で完全に被覆せず、第１窒化物半導体層１３０１を部分的にランダムに被覆するように形成される。
それ故、マスキング層２５が第１窒化物半導体層１３０１を被覆する程度によって、第１窒化物半導体層１３０１の露出する領域が決定され、その上で成長される第２窒化物半導体層１３０２の初期アイランド成長形態が異なってくる。例えば、ＳｉＮｘのマスキング領域を増加し、露出させる第１窒化物半導体層１３０１の面積を減少する場合、マスキング層２５上に成長される第２窒化物半導体層１３０２の初期アイランドの密度は低下する一方、相対的に合体（ｃｏａｌｅｓｃｅｎｃｅ）されるアイランドの大きさは大きくなる。その場合、合体される窒化物半導体層の厚さも増大する。
かようなマスキング層２５によって欠陥密度が低下する。それは、マスキング層２５が直接、貫通転位（ｔｈｒｅａｄｉｎｇ ｄｉｓｌｏｃａｔｉｏｎ）をマスキングする効果、又は、第２窒化物半導体層１３０２のアイランド面（ｉｓｌａｎｄ ｆａｃｅｔ）を介した貫通転位ベンディング（ｂｅｎｄｉｎｇ）効果として説明できる。
第２窒化物半導体層１３０２の合体厚及び転位密度は、成長条件のパラメータ、例えば、温度、圧力、Ｖ／ＩＩＩソース比、などによって異なる。ＳｉＮｘマスキング層及び第２窒化物半導体層１３０２の成長条件は、例えば、合体が完全になされて平坦になった状態で、貫通転移による表面転位密度（ｓｕｒｆａｃｅ ｐｉｔ ｄｅｎｓｉｔｙ）が５Ｅ８／ｃｍ２以下になるように選択される。
一方、前記第１窒化物半導体層１３０１は、相対的に格子サイズが小さいバッファ層１２００から圧縮応力を受ける。この圧縮応力は、窒化物半導体層の厚さが増大すると共に徐徐に緩和される。ところで、マスキング層２５を、第１窒化物半導体層１３０１と第２窒化物半導体層１３０２との間に具備する場合、２層の窒化物半導体層間の応力（ｓｔｒｅｓｓ）がデカップル（ｄｅｃｏｕｐｌｅ）され、第２窒化物半導体層１３０２に伝達される圧縮応力が遮断される場合がある。また、第２窒化物半導体層１３０２は、初期アイランド成長を行うことになるが、このアイランドが合体される過程で、相対的な引っ張り応力が発生する。
結局、第１窒化物半導体層１３０１が、バッファ層１２００による強い圧縮応力を受ける一方、マスキング層２５上の第２窒化物半導体層１３０２は、応力デカップルとアイランド合体とにより、より弱い圧縮応力あるいは引っ張り応力を受ける。かような相対的に小さい圧縮応力を有する層の厚さが臨界点を超えることになれば、冷却時に薄膜に、クラックが発生することになるので、アイランド成長を強化し、第２窒化物半導体層１３０２の厚さを増大するほど、クラックが発生する可能性が高くなる。従って、第２窒化物半導体層１３０２の厚さは、クラックが発生せずに、転位欠陥密度を減少できるように選択されなければならない。
マスキング層２５の厚さを維持しながら、第２窒化物半導体層１３０２の合体厚を低減することが、転位欠陥密度を低下させると同時に、クラックを防止する方法になる。そのために、第２窒化物半導体層１３０２の成長条件を調節しなければならないが、そのためには、例えば、成長温度を高めるか、成長圧力を低めるか、又は、Ｖ／ＩＩＩソース比を高めるか、などの水平方向成長を促進する。
しかし、第２窒化物半導体層１３０２の成長条件を調節しても、第２窒化物半導体層１３０２の厚さを２μｍ程度以上に成長させた後、常温に冷却させるとき、基板Ｓと第２窒化物半導体層１３０２との熱膨脹係数の差によって発生する引っ張り応力を制御できないので、クラックが発生する。
従って、この、窒化物半導体層の冷却時に発生する引っ張り応力を補償するために、第２窒化物半導体層１３０２上に、少なくとも１層の中間層２７を配する。中間層２７は、Ａｌｘ０Ｉｎｙ０Ｇａ１−ｘ０−ｙ０Ｎ（０≦ｘ０≦１、０≦ｙ０≦１、ｘ０＋ｙ０≦１）、ステップグレードＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１，０≦ｙ≦１、ｘ＋ｙ≦１）、Ａｌｘ１Ｉｎｙ１Ｇａ１−ｘ１−ｙ１Ｎ／Ａｌｘ２Ｉｎｙ２Ｇａ１−ｘ２−ｙ２Ｎ（０≦ｘ１，ｘ２，ｙ１，ｙ２≦１、ｘ１≠ｘ２又はｙ１≠ｙ２）の超格子からなるグループから選択された何れか一つからなり、上部にある窒化物半導体層に圧縮応力を印加する。
中間層２７上に、第３窒化物半導体層１３０３を形成する場合、第３窒化物半導体層１３０３は、高い圧縮応力を有する。第３窒化物半導体層１３０３の圧縮応力を介して、第２窒化物半導体層１３０２が受ける弱い圧縮応力あるいは引っ張り応力を補償することにより、クラックを低減できる。
図２８は、他の実施形態による半導体素子であり、発光素子２０００の概略的な構造を示す断面図である。
本実施形態による発光素子２０００は、シリコン基板Ｓ、シリコン基板Ｓ上に形成されたバッファ層１２００、バッファ層１２００上に形成された窒化物半導体層１３００、窒化物半導体層１３００上に形成された素子層を含む。
素子層は、第１型半導体層１５００、活性層１６００、第２型半導体層１７００を含む発光構造で形成されている。
第１型半導体層１５００は、第１型にドーピングされた半導体層であり、ＩＩＩ−Ｖ族窒化物半導体物質から形成され、例えば、ｎ型不純物がドーピングされたＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）からなる半導体物質から形成される。ｎ型不純物としては、Ｓｉ、Ｇｅ、Ｓｅ、Ｔｅなどが使用できる。
第２型半導体層１７００は、第２型にドーピングされた半導体層であり、ＩＩＩ−Ｖ族窒化物半導体物質から形成され、例えば、ｐ型不純物がドーピングされたＡｌｘＧａｙＩｎｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）からなる半導体物質から形成される。ｐ型不純物としては、Ｍｇ、Ｚｎ、Ｂｅなどが使用できる。
活性層１６００は、電子・正孔再結合によって光を発生する層であり、活性層１６００のエネルギーバンドギャップに相当するエネルギーが、光の形態で放出される。活性層１６００は、ＡｌｘＧａｙＩｎｚＮで、ｘ，ｙ，ｚ値を周期的に変化させてバンド間隔を調節して作った単一量子ウェル（ｓｉｎｇｌｅ ｑｕａｎｔｕｍ ｗｅｌｌ）又は多重量子ウェル（ｍｕｌｔｉ ｑｕａｎｔｕｍ ｗｅｌｌ）の何れかの構造からなる。例えば、量子ウェル層と障壁層とは、ＩｎＧａＮ／ＧａＮ、ＩｎＧａＮ／ＩｎＧａＮ、ＩｎＧａＮ／ＡｌＧａＮ、又はＩｎＧａＮ／ＩｎＡｌＧａＮの形態で対をなして量子ウェル構造を形成し、ＩｎＧａＮ層でのＩｎモル分率によって、バンドギャップエネルギーが制御され、発光波長帯域が調節される。一般的に、Ｉｎのモル分率が１％変化するとき、発光波長は、約５ｎｍシフトされる。
第１型半導体層１５００と第２型半導体層１７００としては、単層構造の場合が示されているが、複数の層からなる場合もある。
また、窒化物半導体層１３００の上に、第１型半導体層１５００が形成された場合が示されているが、窒化物半導体層１３００の形成時、第１型不純物をドーピングすることにより、第１型半導体層１５００を形成することもできる。
前述の説明で、素子層は、ＬＥＤ構造を例示して説明したが、それ以外にも例えば、ＬＤ（ｌａｓｅｒ ｄｉｏｄｅ）、ＦＥＴ（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、ＨＥＭＴ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）又はショットキー・ダイオード（Ｓｃｈｏｔｔｋｙ ｄｉｏｄｅ）の何れかの構造からなる。
図２８の半導体素子は、活性層１６００において、電子と正孔が再結合されるように電流を注入する多様な形態の電極構造を含み得る。図２９乃至図３２は、かような例を示している。
図２９乃至図３２は、本発明の実施例に係る半導体素子のうち、発光素子として適用された多様な例を示した断面図である。
図２９を参照すれば、発光素子２００１では、第２型半導体層１７００、活性層１６００、第１型半導体層１５００の所定領域をエッチングして現れた第１型半導体層１５００上に第１電極１９１０が形成されており、第２型半導体層１７００上に第２電極１９２０が形成されている。第２型半導体層１７００と第２電極１９２０との間には、透明電極層１８００が選択的に形成される。
かような形態のチップ構造をエピアップ（ｅｐｉ−ｕｐ）構造という。
第１電極１９１０、及び第２電極１９２０は各々、Ａｇ、Ａｌ、Ｎｉ、Ｃｒ、Ｐｄ、Ｃｕ、Ｐｔ、Ｓｎ、Ｗ、Ａｕ、Ｒｈ、Ｉｒ、Ｒｕ、Ｍｇ、Ｚｎなどの金属の単一物質又は合金からなる。又は、Ｎｉ／Ａｇ、Ｚｎ／Ａｇ、Ｎｉ／Ａｌ、Ｚｎ／Ａｌ、Ｐｄ／Ａｇ、Ｐｄ／Ａｌ、Ｉｒ／Ａｇ、Ｉｒ／Ａｕ、Ｐｔ／Ａｇ、Ｐｔ／Ａｌ、Ｎｉ／Ａｇ／Ｐｔなどの、２層以上の構造からなる。
透明電極層１８００は、透明伝導性酸化物（ＴＣＯ：ｔｒａｎｓｐａｒｅｎｔ ｃｏｎｄｕｃｔｉｖｅ ｏｘｉｄｅ）からなり、例えば、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、ＡＺＯ（ａｌｕｍｉｎｕｍ ｚｉｎｃ ｏｘｉｄｅ）、ＺｎＯ、ＧＺＯ（ＺｎＯ：Ｇａ）、Ｉｎ２Ｏ３、ＳｎＯ２、ＣｄＯ、ＣｄＳｎＯ４、Ｇａ２Ｏ３の何れかからなる。
図３０は、さらに他の実施形態による半導体素子であって、垂直構造の発光素子２００２の概略的な構造を示す断面図である。
発光素子２００２は、エピ成長に使用されたシリコン基板Ｓ、バッファ層１２００が除去された形態で、支持基板２０７０が第２型半導体層１７００側に接合されている。
シリコン基板Ｓ、バッファ層１２００が除去されて現れた第１型半導体層１５００の上面は、光抽出効率を高めるためにテクスチャリング（ｔｅｘｔｕｒｉｎｇ）されて凹凸パターンを有する凹凸面１５００ａをなしている。凹凸パターンは、図示した形態に限定されるものではなく、多様な周期、高さ、形状を有することができ、また不規則なパターンで形成される場合もある。
図面では、シリコン基板Ｓ、バッファ層１２００が何れも除去された形態が示されているが、バッファ層１２００の少なくとも一部が第１型半導体層１５００上に残留し、第１型半導体層１５００と共にテクスチャリングされ、凹凸面１５００ａを形成できる。
第１型半導体層１５００上に、第１電極２０１０が形成され、第２型半導体層１７００の下面に、第２電極２０３０が形成され、第２電極２０３０と支持基板２０７０との間には、ボンディングメタル層２０５０が形成されている。ボンディングメタル層２０５０は、例えば、Ａｕ／Ｓｎからなる。支持基板２０７０としては、Ｓｉ基板又はＳｉＡｌ基板が使用される。支持基板２０７０の下面には、バックメタル層２０９０が形成されている。
図３１は、さらに他の実施形態による半導体素子であり、垂直・水平構造の発光素子２００３の概略的な構造を示す断面図である。
発光素子２００３は、エピ成長に使用されたシリコン基板Ｓ、バッファ層１２００が除去された形態であり、支持基板２２５０が、第２型半導体層１７００の方に接合されている。
シリコン基板Ｓ、バッファ層１２００が除去されて現れた第１型半導体層１５００の上面は、光抽出効率を高めるためにテクスチャリングされ、凹凸面１５００ａを形成している。また、図面では、シリコン基板Ｓ、バッファ層１２００の何れも除去された形態を示しているが、バッファ層１２００の少なくとも一部は、第１型半導体層１５００上に残留し、第１型半導体層１５００と共にテクスチャリングされ得る。
第１型半導体層１５００に接する第１電極２１５０を形成するために、第１型半導体層１５００、活性層１６００を貫く複数のビヤホールが形成されており、第２型半導体層１７００上（図で、下面）に、第２電極２１３０が形成されている。第２電極２１３０上には、電極パッド２２９０との連結のための金属層２１７０が形成されている。第１パッシベーション層２１００が、複数のビヤホールの側面と、第２型半導体層１７００の、図で下面の一部とを被覆する形態で形成され、第２パッシベーション層２１９０が、金属層２１７０を被覆する形態で形成されている。バリアメタル層２２１０が、複数のビヤホールを充填して第１電極２１５０と連結される形態で形成されている。
支持基板２２５０の上面には、ボンディングメタル層２２３０が、支持基板２２５０の下面には、バックメタル層２２７０が形成されている。
図３２は、さらに他の実施形態による半導体素子であって、フリップチップ形態の発光素子２００４の概略的な構造を示す断面図である。
本発明の実施形態による発光素子２００４は、第１電極２１５０、第２電極２１３０が何れも下部側に電気的に露出された構造である点で、図３０の発光素子２００３と異なる。
即ち、第２パッシベーション層２１９０は、第２電極２１３０と接する金属層２１７０の一部を露出させる形態にパターニングされている。また、バリアメタル層２２１１は、２つの部分に電気的に分離されるようにパターニングされ、一部は、第１電極２１５０と、異なる一部は、第２電極２１３０と接する。
支持基板２２５０は、第１導電性ビアＣＶ１、第２導電性ビアＣＶ２が形成された非伝導性基板である。支持基板２２５０の上のボンディングメタル層２２３１と、支持基板２２５０の下のバックメタル層２２７１は、各々電気的に分離された２つの領域を有するようにパターニングされている。ボンディングメタル層２２３１の一領域と、バックメタル層２２７１の一領域とは、第１導電性ビアＣＶ１を介して互いに電気的に連結され、ボンディングメタル層２２３１の他の領域と、バックメタル層２２７１の他の領域とは、第２導電性ビアＣＶ２を介して、互いに電気的に連結され、第１電極２１５０、第２電極２１３０を電気的に外部に露出させる。
支持基板２２５０としては、導電性ビアが形成された非導電性基板を例示して説明したが、それに限定されず、絶縁性の壁を有するビアが形成された伝導性基板が使用されることも可能である。
図３３乃至図４２は、図３１の発光素子２００３として適用された半導体素子を製造する方法について説明する図面である。
図３３を参照すれば、まず、シリコン基板Ｓ、バッファ層１２００、第１型半導体層１５００、活性層１６００、第２型半導体層１７００を順次形成する。このとき、バッファ層１２００と第１型半導体層１５００との間に、ドーピングされていない窒化物半導体層をさらに形成できる。次に、第１型半導体層１５００、活性層１６００を貫いて、第２型半導体層１７００の一部を露出する複数のビヤホールＶＨを形成する。
バッファ層１２００、第１型半導体層１５００、活性層１６００、及び第２型半導体層１７００は、有機金属気相成長法（ＭＯＣＶＤ）、分子線成長法（ＭＢＥ）、ハイドライド気相成長法（ＨＶＰＥ）などの周知の半導体成長法によってシリコン基板Ｓ上に形成できる。
第１型半導体層１５００、第２型半導体層１７００の形成時には、不純物ガスを同時に供給し、ｎ型又はｐ型にドーピングする。ｎ型不純物としては、Ｓｉ、Ｇｅ、Ｓｅ、Ｔｅなどが、ｐ型不純物としては、Ｚｎ、Ｃｄ、Ｂｅ、Ｍｇ、Ｃａ、Ｂａなどが使用される。
次に、図３４を参照すれば、第２型半導体層１７００の上面、及びビアホールＶＨの内面に沿って、第１パッシベーション層２１００を形成する。第１パッシベーション層２１００は、絶縁物質、例えば、ＳｉＯ２、Ａｌ２Ｏ３を蒸着して形成する。
次に、図３５を参照すれば、第２型半導体層１７００上の第１パッシベーション層２１００の一部をエッチングして現れた第２型半導体層１７００上に、第２電極２１３０を形成する。
次に、図３６を参照すれば、第１型半導体層１５００上の第１パッシベーション層２１００一部をエッチングして現れた第１型半導体層１５００上に、第１電極２１５０を形成し、このとき、金属物質を蒸着、スパッタリング、メッキする方法などが使用できる。
次に、図３７を参照すれば、第２電極２１３０上に、金属層２１７０をさらに形成する。金属層２１７０は、その後、第２電極２１３０に電極パッドを連結するためのものである。
次に、図３８を参照すれば、絶縁物質を用い、金属層２１７０を被覆する第２パッシベーション層２１９０を形成する。
次に、図３９を参照すれば、第１電極２１５０と連結され、複数のビヤホールＶＨ全体を充填し、且つ第２パッシベーション層２１９０を被覆する形態で、バリアメタル層２２１０を形成する。第１パッシベーション層２１００及び第２パッシベーション層２１９０によって、バリアメタル層２２１０は、第２電極２１３０、活性層１６００、及び第２型半導体層１７００とは絶縁され、第１電極２１５０と電気的に連結される。
次に、図４０を参照すれば、バリアメタル層２２１０上に、支持基板２２５０を付着させる。支持基板２２５０としては例えば、Ｓｉ基板、又はＳｉＡｌ基板が使用される。支持基板２２５０の上面には、バックメタル層２２７０が形成され、支持基板２２５０とバリアメタル層２２１０との間には、ボンディングメタル層２２３０が形成される。
次に、図４１のように、シリコン基板Ｓ及びバッファ層１２００を除去する。シリコン基板Ｓの除去には、エッチング、又は研磨方法が使用できる。図面では、バッファ層１２００が完全に除去されている場合が示されているが、バッファ層１２００が完全に除去されず、第１型半導体層１５００上に一部残留することも可能である。
次に、図４２のように、第１型半導体層１５００の上部をテクスチャリングし、凹凸面１５００ａを形成する。このとき、バッファ層の一部が、第１型半導体層１５００上に一部残留する場合、共にテクスチャリングされ、凹凸面１５００ａをなす。
次に、金属層２１７０を露出させるために、第１型半導体層１５００、活性層１６００、及び第２型半導体層１７００の一部をエッチングし、現れた金属層２１７０上に、電極パッド２２９０を形成する。
前述の製造方法は、図３１に示した垂直・水平構造の発光素子として適用された半導体素子を製造する具体的な方法を例示したものであるが、それに限定されない。
図４３乃至図４７は、図３２の発光素子２００４として適用された半導体素子を製造する方法について説明する図面である。
図３２の発光素子２００４として適用された半導体素子は、第１電極２１５０、第２電極２１３０を外部に露出させる構造においてのみ、図３１の発光素子２００３と差があるので、図３３乃至図３８までの段階は同一である。
図３８において次に、図４３を参照すれば、第２パッシベーション層２１９０の一部をエッチングし、第２電極２１３０と接合された金属層２１７０を露出させる。
次に、図４４を参照すれば、電気的に分離された２つの領域を有する形態にバリアメタル層２２１１を形成する。
次に、図４５を参照すれば、バリアメタル層２２１１上に、支持基板２２５０を接合する。第１導電性ビアＣＶ１と、第２導電性ビアＣＶ２とが形成された支持基板２２５０の両面にはボンディングメタル層２２３１、及びバックメタル層２２７１が形成されており、何れも、バリアメタル層２２１１の２つの領域に対応する形態でパターニングされている。また、支持基板２２５０を貫く形態で、第１導電性ビアＣＶ１と、第２導電性ビアＣＶ２とが形成され、第１導電性ビアＣＶ１は、ボンディングメタル層２２３１の一領域、及びバックメタル層２２７１の一領域を連結し、第２導電性ビアＣＶ２は、ボンディングメタル層２２３１の他の領域、及びバックメタル層２２７１の他の領域を連結する。
次に、図４６のように、シリコン基板Ｓ、バッファ層１２００を除去する。シリコン基板Ｓの除去には、例えば、エッチング、又は研磨方法が使用できる。図面では、バッファ層１２００が完全に除去された場合が示されているが、バッファ層１２００が完全に除去されず、第１型半導体層１５００上に一部残留することもある。
次に、図４７のように、第１型半導体層１５００の上部をテクスチャリングし、凹凸面１５００ａを形成する。このとき、バッファ層の一部が、第１型半導体層１５００上に一部残留する場合、共にテクスチャリングされ、凹凸面１５００ａをなす。
本実施形態による半導体バッファ構造体を使用した半導体素子の製造方法は、バッファ層上、に窒化物積層体からなる素子層を形成し、必要によって、シリコン基板及び／又はバッファ層を除去する過程を含む多様な形態に変形できる。
図４８は、さらに他の実施形態による半導体素子であり、白色光を発光する発光素子２００５の例を示した断面図である。
発光素子２００５は、図４７の半導体素子２００４に、波長変換層２３００をさらにコーティングして形成できる。
波長変換層２３００は、蛍光体又は量子点（ｑｕａｎｔｕｍ ｄｏｔ）などの波長変換物質を有し、活性層１６００から放出された光の波長を変換する機能を行う。前記波長変換物質が蛍光体であり、活性層１６００から青色光が放出される場合、赤色蛍光体としては、ＭＡｌＳｉＮｘ：Ｒｅ（１≦ｘ≦５）である窒化物系蛍光体、及びＭＤ：Ｒｅである硫化物系蛍光体が波長変換層２３００として使用される。ここで、Ｍは、Ｂａ、Ｓｒ、Ｃａ、Ｍｇのうちから選択された少なくとも一つであり、Ｄは、Ｓ、Ｓｅ及びＴｅのうちから選択された少なくとも一つであり、Ｒｅは、Ｅｕ、Ｙ、Ｌａ、Ｃｅ、Ｎｄ、Ｐｍ、Ｓｍ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｆ、Ｃｌ、Ｂｒ及びＩのうちから選択された少なくとも一つである。また、緑色蛍光体としては、Ｍ２ＳｉＯ４：Ｒｅであるケイ酸塩系蛍光体、ＭＡ２Ｄ４：Ｒｅである硫化物系蛍光体、β−ＳｉＡｌＯＮ：Ｒｅである蛍光体、ＭＡ’２Ｏ４：Ｒｅ’である酸化物系蛍光体などがある。
ここで、Ｍは、Ｂａ、Ｓｒ、Ｃａ、Ｍｇのうちから選択された少なくとも１つの元素であり、Ａは、Ｇａ、Ａｌ及びＩｎのうちから選択された少なくとも一つであり、Ｄは、Ｓ、Ｓｅ及びＴｅのうちから選択された少なくとも一つであり、Ａ’は、Ｓｃ、Ｙ、Ｇｄ、Ｌａ、Ｌｕ、Ａｌ及びＩｎのうちから選択された少なくとも一つであり、Ｒｅは、Ｅｕ、Ｙ、Ｌａ、Ｃｅ、Ｎｄ、Ｐｍ、Ｓｍ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｆ、Ｃｌ、Ｂｒ及びＩのうちから選択された少なくとも一つであり、Ｒｅ’は、Ｃｅ、Ｎｄ、Ｐｍ、Ｓｍ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｆ、Ｃｌ、Ｂｒ及びＩのうちから選択された少なくとも一つであってもよい。
また、前記波長変換物質は、量子点であってもよい。量子点は、コア（ｃｏｒｅ）とシェル（ｓｈｅｌｌ）とからなるナノクリスタル粒子であり、コアのサイズが約２〜１００ｎｍ範囲にある。また、量子点は、コアのサイズを調節することにより、青色（Ｂ）、黄色（Ｙ）、緑色（Ｇ）、赤色（Ｒ）のような多様な色を発光する蛍光物質として使用され、ＩＩ−ＶＩ族の化合物半導体（ＺｎＳ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、ＨｇＳ、ＨｇＳｅ、ＨｇＴｅ、ＭｇＴｅなど）、ＩＩＩ−Ｖ族の化合物半導体（ＧａＮ、ＧａＰ、ＧａＡｓ、ＧａＳｂ、ＩｎＮ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ、ＡｌＡｓ、ＡｌＰ、ＡｌＳｂ、ＡｌＳなど）又はＩＶ族半導体（Ｇｅ、Ｓｉ、Ｐｂなど）のうち少なくとも２種の半導体を異種接合し、量子点をなすコアとシェルとの構造を形成することができる。この場合、量子点のシェル外郭に、シェル表面の分子結合を終了させたり、量子点の凝集を抑制し、シリコン樹脂やエポキシ樹脂などの樹脂内に分散性を向上させたり、あるいは蛍光体機能を向上させるために、オレイン酸（ｏｌｅｉｃ ａｃｉｄ）のような物質を利用した有機リガンドを形成することもできる。
波長変換層２３００は、第１型半導体層１５００、活性層１６００、第２型半導体層１７００からなる発光構造物全体、即ち、上部、側部を何れも被覆する形態で形成された場合が示されているが、それは例示的なものであり、第１型半導体層１５００の上部にだけ形成される場合もある。
図４９は、さらに他の実施形態による半導体素子であり、発光素子パッケージ２００６の例を示した断面図である。
発光素子パッケージ２００６は、図４８の発光素子２００５の上部に形成されたレンズ２４００をさらに含む。レンズ２４００は、発光構造に関わる保護層の機能に加えて、発光構造から放出される光の指向角を調節する機能を果たす。レンズ２４００は、個別チップに分離された状態で形成されるか、又は、ウェーハレベルで形成され、支持基板２２５０と共にダイシングされる。レンズ２４００が発光素子の上部、側部の何れも被覆する形態が示されているが、それは例示的なものであり、上部にだけ配置される場合もある。
以上、説明した発光素子、発光素子パッケージは、シリコンを成長基板として用いて発光構造を成長させ、シリコンベースの支持基板を用いて成長基板を除去できる。その場合、成長基板と支持基板との熱膨脹率が実質的に同じであり、支持基板を付着させるとき、成長基板を除去するとき、ウェーハに発生する応力が最小化され、ウェーハ反りが少なく発生し、前述の形態のチップ製造時、又はチップスケール・パッケージ製造時に、取り扱いが容易になって収率が向上する。
図５０は、実施形態による発光素子パッケージを採用した照明装置３０００の例を示した分解斜視図である。
図４９を参照すれば、照明装置３０００は、一例として、バルブ型ランプの場合が示されており、発光モジュール３００３と、駆動部３００８と、外部接続部３０１０とを含む。また、外部ハウジング３００６、内部ハウジング３００９、及びカバー部３００７のような外形構造物を追加して含み得る。
発光モジュール３００３は、発光素子パッケージ３００１と、発光素子パッケージ３００１が搭載された回路基板３００２とを含む。発光素子パッケージ３００１としては、例えば、図４８に示した発光素子パッケージ２００６が採用されるが、それに限定されず、本発明の実施形態による半導体バッファ構造体を利用して製造した多様な形態の発光素子パッケージが採用できる。図面では、１つの発光素子パッケージ３００１が、回路基板３００２上に実装された形態に例示されているが、必要によっては複数個装着できる。その場合、複数個の発光素子パッケージ３００１は、同一の波長光を発生させる同種であるか、又は、互いに異なる波長の光を発生させる異種であって、多様に構成される。例えば、発光素子パッケージ３００１は、青色ＬＥＤに、黄色、緑色、赤色又はオレンジ色の蛍光体を組み合わせて白色光を発する発光素子と、紫色、青色、緑色、赤色又は赤外線の発光素子のうち少なくとも一つを含むように構成される。その場合、照明装置３０００は、演色性（ＣＲＩ、ｃｏｌｏｒ＿ｒｅｎｄｅｒｉｎｇ＿ｉｎｄｅｘ）をナトリウム（Ｎａ）ランプレベル（４０）から太陽光レベル（１００）まで調節でき、また色温度を、ロウソク光（１５００Ｋ）から青空（１２０００Ｋ）レベルまでの多様な白色光を発生できる。また、必要によっては、紫色、青色、緑色、赤色、オレンジ色の可視光、又は赤外線を発生し、周囲の雰囲気又は気分に合うように照明色を調節できる。また、植物成長を促進する特定波長の光も発生できる。
また、照明装置３０００は、熱放出部として作用する外部ハウジング３００６を含み、外部ハウジング３００６は、発光モジュール３００３と直接接触して放熱効果を向上する熱放出板３００４と、表面積を広げて効果的に放熱を行わせる発熱ピン３００５とを含む。また、照明装置３０００は、発光モジュール３００３上に装着され、凸状のレンズ形状を有するカバー部３００７を含む。駆動部３００８は、内部ハウジング３００９に装着され、ソケット構造の外部接続部３０１０に連結され、外部電源から電源を提供される。また、駆動部３００８は外部電源を、発光モジュール３００３の半導体発光素子３００１を駆動できる適正な電流源に変換して提供する役割を行う。例えば、かような駆動部３００８は、ＡＣ−ＤＣコンバータ又は整流回路部品から構成される。
以上、本発明の理解を助けるために、半導体バッファ構造体、それを含む半導体素子、半導体バッファ構造体を利用した半導体素子の製造方法に関わる例示的な実施形態について説明し、且つ添付の図面に示した。しかし、かような実施形態は、ただ本発明を例示するために過ぎず、本発明を如何なる意味でも制限しない点が理解されなければならない。即ち、本発明は、図示して説明した説明に限定されない。それは、多様な他の変形が本技術分野の当業者に可能であるからである。
本発明の半導体バッファ構造体、それを含む半導体素子及び半導体バッファ構造体を利用した半導体素子の製造方法は、例えば、発光素子関連の技術分野に効果的に適用可能である。
１，２，３，４ 層
１５，２１５，３１５，４１５ 亀裂防止部
２１ 界面調節層
２５ マスキング層
２７ 中間層
１００，１０１，１０２，１０３，２００，２０１，２０２，３００，３０１ 半導体バッファ構造体
１２０，１３０，１４０，１５０，２２０，２３０，３２０，３３０，１２００ バッファ層
１２１，１３１，１４１，１５１，２２１，２３１，３２１，３３１ 第１層
１２２，１３２，１４２，１５２，２２２，２３２，３２２，３３２ 第２層
１２３，１３３，１４３，１５３，２２３，２３３，３２３，３３３ 第３層
１３４，１４４，１５４，２３４，３２４，３３４ 第４層
１４５，１５５，２３５，３３５ 第５層
１０００，１００１，１００２ 半導体素子
１３００ 窒化物半導体層
１３０１ 第１窒化物半導体層
１３０２ 第２窒化物半導体層
１３０３ 第３窒化物半導体層
１５００ 第１型半導体層
１５００ａ 凹凸面
１６００ 活性層
１７００ 第２型半導体層
１８００ 透明電極層
１９１０，２０１０，２１５０ 第１電極
１９２０，２０３０，２１３０ 第２電極
２０００，２００１，２００２，２００３，２００４，２００５ 発光素子
２０５０，２２３０，２２３１ ボンディングメタル層
２０７０ 支持基板
２０９０，２２７０，２２７１ バックメタル層
２１００ 第１パッシベーション層
２１７０ 金属層
２１９０ 第２パッシベーション層
２２１０，２２１１ バリアメタル層
２２５０ 支持基板
２２９０ 電極パッド
２００６，３００１ 発光素子パッケージ
２３００ 波長変換層
２４００ レンズ
３０００ 照明装置
３００２ 回路基板
３００３ 発光モジュール
３００４ 熱放出板
３００５ 発熱ピン
３００６ 外部ハウジング
３００７ カバー部
３００８ 駆動部
３００９ 内部ハウジング
３０１０ 外部接続部
Ｓ シリコン基板
Ｓ１ 枠部
Ｓ２ メイン部
ＣＶ１ 第１導電性ビア
ＣＶ２ 第２導電性ビア
ＶＨ ビアホール
ＳＬ，ＳＬ’ 単一層
ＳＬＳ，ＳＬＳ’ 超格子構造層

Claims (29)

  1. シリコン基板を準備する段階と、
    前記シリコン基板上に、
    ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）を含み、格子定数が、前記シリコン基板の格子定数ＬＰ０より小さいＬＰ１である第１層と、
    前記第１層上に形成され、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含み、格子定数がＬＰ１より大きく、ＬＰ０より小さいＬＰ２である第２層と、
    前記第２層上に形成され、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含み、格子定数がＬＰ２より小さいＬＰ３である第３層と、を具備するバッファ層を形成する段階と、
    前記バッファ層上に窒化物半導体層を形成する段階と、を含むことを特徴とする半導体素子の製造方法。
  2. 前記第３層の格子定数ＬＰ３は、ＬＰ１以上であることを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記第３層の厚さは、格子弛緩が起こる厚さに形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 前記第２層は、厚さ方向に沿って大きくなる格子定数分布を有し、
    前記第３層は、前記第２層の格子定数平均より小さい格子定数を有することを特徴とする請求項１に記載の半導体素子の製造方法。
  5. 前記第２層の格子定数分布は、連続的に増加する形態であることを特徴とする請求項４に記載の半導体素子の製造方法。
  6. 前記バッファ層は、
    前記第３層上に形成され、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含み、厚さ方向に沿って大きくなる格子定数分布を有する第４層をさらに含むことを特徴とする請求項４に記載の半導体素子の製造方法。
  7. 前記第４層は、前記第２層と同じような格子定数分布を有することを特徴とする請求項６に記載の半導体素子の製造方法。
  8. 前記バッファ層は、
    前記第３層上に形成され、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含み、格子定数がＬＰ２より大きいＬＰ４である第４層をさらに含むことを特徴とする請求項１乃至３のうち何れか１項に記載の半導体素子の製造方法。
  9. 前記バッファ層は、
    前記第３層上に、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）を含む物質から形成された複数の層をさらに含み、前記複数の層各々の格子定数がＬＰ３より大きく、各々の格子定数が大きくなる順に積層されたことを特徴とする請求項１乃至３のうち何れか１項に記載の半導体素子の製造方法。
  10. 前記シリコン基板には、不純物がドーピングされたことを特徴とする請求項１乃至７のうち何れか１項に記載の半導体素子の製造方法。
  11. 前記不純物は、Ｂ、Ａｌ、Ｍｇ、Ｃａ、Ｚｎ、Ｃｄ、Ｈｇ、Ｇａのうちから選択された少なくとも何れか一つを含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
  12. 前記シリコン基板の比抵抗が１Ωｃｍ以下になるように、前記不純物のドーピング濃度が決められたことを特徴とする請求項１０に記載の半導体素子の製造方法。
  13. 前記シリコン基板は、
    メイン部と、
    前記メイン部周囲の枠部と、
    前記枠部上に、結晶面方向がランダムに形成された亀裂防止部と、を含むことを特徴とする請求項１乃至７のうち何れか１項に記載の半導体素子の製造方法。
  14. 前記亀裂防止部は、前記枠部の上面に形成された凹凸、又は誘電体膜を含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
  15. 前記亀裂防止部は、前記枠部の上面にイオン注入して形成されたことを特徴とする請求項１３に記載の半導体素子の製造方法。
  16. 前記バッファ層は、前記窒化物半導体層に、圧縮応力を印加することを特徴とする請求項１乃至７のうち何れか１項に半導体素子の製造方法。
  17. 前記窒化物半導体層上に形成された素子層を形成する段階をさらに含むことを特徴とする請求項１乃至７のうち何れか１項に半導体素子の製造方法。
  18. 前記素子層は、ＬＥＤ（ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）、ＬＤ（ｌａｓｅｒ ｄｉｏｄｅ）、ＦＥＴ（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、ＨＥＭＴ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）又はショットキー・ダイオードの構造を含むことを特徴とする請求項１７に記載の半導体素子の製造方法。
  19. 前記バッファ層と前記窒化物半導体層との間に、前記バッファ層の粗度に対して粗度上昇率を制御する成長条件下で成長させ、界面調節層を形成する段階をさらに含むことを特徴とする請求項１乃至７のうち何れか１項に記載の半導体素子の製造方法。
  20. 前記界面調節層は、２乃至１，０００ｎｍ範囲の厚さを有し、前記バッファ層の粗度に対する界面調節層の粗度の比が３以下であることを特徴とする請求項１９に記載の半導体素子の製造方法。
  21. 前記窒化物半導体層を複数の層から形成し、
    前記複数の層の窒化物半導体層間に、少なくとも１層のマスキング層と、前記少なくとも１層のマスキング層上部にある複数の層の窒化物半導体層間に、引っ張り応力を補償する少なくとも１層の中間層と、を形成する段階をさらに含むことを特徴とする請求項１乃至７のうち何れか１項に記載の半導体素子の製造方法。
  22. 前記少なくとも１層のマスキング層は、シリコン窒化物又はチタン窒化物から形成されたことを特徴とする請求項２１に記載の半導体素子の製造方法。
  23. 前記少なくとも１層の中間層は、Ａｌｘ０Ｉｎｙ０Ｇａ１−ｘ０−ｙ０Ｎ（０≦ｘ０≦１、０≦ｙ０≦１、ｘ０＋ｙ０≦１）、ステップグレードＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１，０≦ｙ≦１、ｘ＋ｙ≦１）、Ａｌｘ１Ｉｎｙ１Ｇａ１−ｘ１−ｙ１Ｎ／Ａｌｘ２Ｉｎｙ２Ｇａ１−ｘ２−ｙ２Ｎ（０≦ｘ１，ｘ２，ｙ１，ｙ２≦１、ｘ１≠ｘ２又はｙ１≠ｙ２）超格子からなるグループから選択された何れか一つを含み、上部にある窒化物半導体層に、圧縮応力を印加することを特徴とする請求項２２に記載の半導体素子の製造方法。
  24. 前記窒化物半導体層は、第１型半導体層、活性層、第２型半導体層を含む発光構造で形成されることを特徴とする請求項１乃至７のうち何れか１項に記載の半導体素子の製造方法。
  25. 前記シリコン基板を除去する段階と、
    前記バッファ層の少なくとも一部を除去する段階と、をさらに含むことを特徴とする請求項２４に記載の半導体素子の製造方法。
  26. 前記シリコン基板を除去する前に、前記第２型半導体層上に、支持基板を接合する段階をさらに含むことを特徴とする請求項２５に記載の半導体素子の製造方法。
  27. 前記シリコン基板を除去する前に
    前記活性層に電流注入のために、前記第１型半導体層に接する第１電極、前記第２型半導体層に接する第２電極を含む電極構造を形成する段階と、
    前記第１電極と第２電極とのうち少なくとも一つと電気的に連結される支持基板を、前記第２型半導体層上に接合する段階と、をさらに含むことを特徴とする請求項２５に記載の半導体素子の製造方法。
  28. 前記支持基板は、シリコン基板であることを特徴とする請求項２６又は２７に記載の半導体素子の製造方法。
  29. 前記第２型半導体層上部に、前記活性層で生成されて放出される光の波長を変換する波長変換層を形成する段階をさらに含むことを特徴とする請求項２７に記載の半導体素子の製造方法。
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