KR101072199B1

KR101072199B1 - 발광소자 및 그 제조방법

Info

Publication number: KR101072199B1
Application number: KR1020080135653A
Authority: KR
Inventors: 임정순
Original assignee: 엘지이노텍 주식회사
Priority date: 2008-12-29
Filing date: 2008-12-29
Publication date: 2011-10-10
Also published as: KR20100077643A

Abstract

실시예는 발광소자 및 그 제조방법에 관한 것이다.

실시예에 따른 발광소자의 제조방법은 기판이 준비되는 단계; 상기 기판 상에 순차적으로 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 형성하는 단계; 상기 제2 도전형 반도체층의 일부 영역을 노출하는 제1 패턴을 형성하는 단계; 상기 제1 패턴을 패시베이션(passivation) 마스크로 이용하여 상기 제2 도전형 반도체층의 일부 영역에 요철을 형성하는 단계; 상기 제1 패턴을 제거하고 상기 요철이 형성되지 않은 제2 도전형 반도체층 중 제1 영역의 상기 제2 도전형 반도체층과 상기 활성층을 제거하여 상기 제1 도전형 반도체층을 노출하는 단계; 상기 노출된 제1 도전형 반도체층 상에 제1 전극층을 형성하는 단계; 상기 요철이 형성되지 않은 제2 반도체층 중 제2 영역에 제2 전극층을 형성하는 단계;를 포함한다.

발광소자

Description

발광소자 및 그 제조방법{LIGHT EMITTING DEVICE AND METHOD FOR FABRICATING THE SAME}

실시예는 발광소자 및 그 제조방법에 관한 것이다.

질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭에 의해 광소자 및 고출력 전자소자 개발 분야에서 활발히 연구되어지고 있으며, 현재 질화물 반도체 발광소자의 연구는 발광효율 향상에 주력하고 있다.

본질적으로 반도체 박막 관점에서 고효율의 발광소자 구현을 위해서는 (1) 발광층에서 주입된 전자와 정공의 발광결합 확률을 증대시킴으로서 내부양자효율을 개선하는 방법과 (2) 발광층에서 형성된 빛이 효과적으로 박막 밖으로 빠져나올 수 있도록 광추출 효율을 증대시키는 방법이 필수적으로 요구된다.

내부양자효율을 개선하기 위해서는 고품질의 박막을 성장하는 기술과 양자효과를 극대화 할 수 있도록 박막 적층구조를 최적화 하는 기술이 요구되며, 광추출 효율을 증대시키기 위하여서는 소자 박막의 기하학적 형상 제어에 대하여 많은 연구가 진행되고 있다.

그러한 연구 중에 대표적인 것은 사파이어 기판 형상을 제어하는 것, 소자 박막의 최상위층인 p-형 질화갈륨의 표면에 요철을 주는 것, 광흡수가 높은 영역(p/n-electrode 및 소자 바닥면)에 반사도가 높은 금속물질을 이용하여 전극 및 반사막을 생성하는 방법 등이 있다.

기존에는 평평한 사파이어 기판을 사용하였는 데 최근에는 기판을 에칭하여 일정한 패턴을 갖는 패턴된 기판을 사용한다. 이러한 방법은 기판과 질화갈륨 박막사이의 굴절율 차이에 기인한 광추출 효율 감소를 최소화 시킴으로서 소자의 휘도를 향상시키는 방법이다.

또한, 소자의 최상위 박막층인 P-형 질화갈륨층의 표면형상을 거칠게 하여 박막과 공기사이의 굴절율차이에 기인한 광추출 효율 감소를 최소화 시킴으로서 휘도를 향상시킬 수 있다. 이러한 방법들은 활성층에서 생성된 빛을 박막밖으로 효과적으로 뽑아냄으로써 발광소자의 휘도를 상당히 향상시킬 수 있다.

고효율 발광소자 구현을 위한 상기의 방법들 중에서 최근 그 효과와 경제성 측면에서 많은 관심을 모으고 있는 것은 p-형 질화갈륨층의 표면형상 제어 기술이다.

p-형 질화갈륨층의 표면형상을 제어할 수 있는 종래의 기술로는 첫째, 박막을 성장시킨 후 외부공정을 통해 표면에 패턴을 형성시키고 에칭공정을 통해 표면에 거칠기를 주는 방법이 있다. 이것은 에칭공정에 의해 정공주입층 박막의 전기적 특성을 저하시키고 또한, 소자 박막의 결정성을 손상시켜 소자의 신뢰성을 저하하는 단점이 있다.

둘째 방법은 박막성장중에 성장조건의 조절을 통해서 표면 거칠기를 주는 방법이다. 그러나, 이 방법은 저온 성장을 하기 때문에 박막의 결정성이 나쁘고, 소자의 신뢰성이 나쁜 단점을 갖고 있다.

세번째 방법은 Mg 혹은 실리콘(Si) 표면 처리를 하고 그 위에 p-형 질화갈륨층을 성장하므로써 박막의 표면거칠기를 제어하는 방법이다. 그러나, 이 방법은 전기적으로 절연성이 있는 Magnesium nitride (Mg₃N₂) 혹은 silicon nitride (Si₃N₄) 나노 마스크의 형성에 의해 소자의 전기적 특성이 저하되는 문제점을 갖고 있다.

발광소자 제작에 있어 광추출효율 향상을 위하여 표면 거칠기를 적용한 공정, 예를 들어 P형 반도체층의 표면을 거칠게 하는 인시튜(in-situ) p 러프(p-rough)방법을 이용하여 소자를 제작할 경우, 전극(electrode) 하단부에도 p 러프(p-rough) 구조가 적용되어 전기적 특성이 저하되는 문제를 가지게 된다.

또한, p형 전극, n형 전극이 차지하는 면적은 상부표면적의 약 10% 이상이 되는데, 광추출향상을 위해서 표면거칠기를 적용할 경우 p형 전극, n형 전극 하단부의 구조적 문제로 인하여 추가적인 광손실이 발생하게 된다. 따라서 표면거칠기를 적용한 발광소자(LED)의 전극(electrode)영역에서의 추가적 광손실을 해결하기 위한 전극구조를 포함하는 발광소자 및 그 제조방법을 제공하고자 한다.

특히, p 러프(p-rough)를 적용한 구조에서 이방법을 이용하게 되면 전기적 특성저하 및 거칠기가 적용된 전극(electrode)에서의 추가적 광손실을 모두 해결할 수가 있다.

실시예에 따른 발광소자의 제조방법은 기판이 준비되는 단계; 상기 기판 상에 순차적으로 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 형성하는 단계; 상기 제2 도전형 반도체층의 일부 영역을 노출하는 제1 패턴을 형성하는 단계; 상기 제1 패턴을 패시베이션(passivation) 마스크로 이용하여 상기 제2 도전형 반도체층의 일부 영역에 요철을 형성하는 단계; 상기 제1 패턴을 제거하고 상기 요철 이 형성되지 않은 제2 도전형 반도체층 중 제1 영역의 상기 제2 도전형 반도체층과 상기 활성층을 제거하여 상기 제1 도전형 반도체층을 노출하는 단계; 상기 노출된 제1 도전형 반도체층 상에 제1 전극층을 형성하는 단계; 상기 요철이 형성되지 않은 제2 반도체층 중 제2 영역에 제2 전극층을 형성하는 단계;를 포함한다.

또한, 실시예에 따른 발광소자는 기판 상에 순차적으로 형성된 제1 도전형 반도체층, 활성층; 상측의 일부 영역에 요철을 포함하여 상기 활성층 상에 상기 제2 도전형 반도체층; 상기 제1 도전형 반도체층 상의 요철이 형성되지 않은 영역에 형성된 제1 전극층; 상기 제2 도전형 반도체층의 요철이 형성된 영역 외의 영역 상에 제2 전극층;를 포함한다.

실시예에 따른 발광소자 및 그 제조방법에 의하면, 높은 광추출 효율을 갖는 발광소자를 제공할 수 있다.

또한, 실시예에 의하면 표면 거칠기를 적용한 공정, 예를 들어 박막의 성장조건제어를 통한 p-러프(p-rough) 생성 방법에서는 동작전압(Vop)의 증가와 같은 소자의 전기적 특성에 미치는 좋지 않은 영향을 근본적으로 차단할 수 있다.

본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포 함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.

(실시예)

도 1은 실시예에 따른 발광소자의 단면도이다.

실시예에 따른 발광소자는 기판(100) 상에 제1 도전형 반도체층(110), 활성층(120), 제2 도전형 반도체층(130)을 구비하며, 상기 제2 도전형 반도체층(130)의 상측의 일부 영역에 요철을 포함하며, 상기 제1 도전형 반도체층(110) 상에 제1 전극층(115), 상기 제2 도전형 반도체층(130)의 요철이 형성된 영역 외의 영역 상에 제2 전극층(135)을 구비한다.

실시예에 따른 발광소자 및 그 제조방법에 의하면, 표면 거칠기를 적용한 소자제작에 있어서 전극(electrode)에 거친면이 적용될 경우에는 추가적인 광손실을 주기 때문에 이를 해결하기 위해서 실시예와 같이 전극(electrode)영역을 평면으로 유지시키는 구조를 제공할 수 있다.

또한, 실시예에 의하면 표면거칠기 공정, 예를 들어 P형 반도체층의 표면을 거칠게 하는 p-러프(p-rough)방법에서는 동작전압의 증가 등 소자의 전기적 특성에 미치는 좋지 않은 영향을 근본적으로 차단할 수 있다.

도 2 내지 도 8을 참조하여 실시예에 따른 발광소자의 제조방법을 설명한다.

우선, 도 2와 같이 기판(100)이 준비된다. 상기 기판(100)은 사파이 어(Al₂O₃) 단결정 기판일 수 있으나 이에 한정되는 것은 아니다. 상기 기판(100)에 대해 습식세척을 실시하여 표면의 불순물을 제거할 수 있다.

이후, 상기 기판(100) 상에 제1 도전형 반도체층(110)을 형성한다. 예를 들어, 상기 제1 도전형 반도체층(110)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성할 수 있다. 또한, 상기 제1 도전형 반도체층(110)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH₃), 질소 가스(N₂), 수소 가스(H₂)및 실리콘(Si)와 같은 n 형 불순물을 포함하는 실란 가스(SiH₄)가 주입되어 형성될 수 있다.

다음으로, 상기 제1 도전형 반도체층(110) 상에 활성층(120)을 형성한다. 상기 활성층(120)은 제1 도전형 반도체층(110)을 통해서 주입되는 전자와 제2 도전형 반도체층(130)을 통해서 주입되는 정공이 서로 만나서 활성층 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.

상기 활성층(120)은 에너지 밴드가 서로 다른 질화물 반도체 박막층을 교대로 한 번 혹은 여러 번 적층하여 이루어지는 단일(Single) 및 다중(Multi) 양자 우물(Quantum-Well) 구조, 양자 선(Quantum-Wire) 구조, 양자 점(Quantum Dot) 구조를 가질 수 있다. 예를 들어, 상기 활성층(120)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH₃), 질소 가스(N₂), 및 트리메틸 인듐 가스(TMIn)가 주입되어 InGaN/GaN 구조를 갖는 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다.

이후, 상기 활성층(120) 상에 제2 도전형 반도체층(130)을 형성한다. 예를 들어, 상기 제2 도전형 반도체층(130)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH₃), 질소 가스(N₂), 수소 가스(H₂) 및 마그네슘(Mg)과 같은 p 형 불순물을 포함하는 비세틸 사이클로 펜타디에닐 마그네슘(EtCp₂Mg){Mg(C₂H₅C₅H₄)₂}가 주입되어 형성될 수 있으나 이에 한정되는 것은 아니다.

다음으로, 도 3과 같이 상기 제2 도전형 반도체층(130)의 일부 영역을 노출하는 제1 패턴(210)을 형성한다. 예를 들어, 제2 도전형 반도체층(130) 위에 반도체층의 재성장(Re-growth)을 실시할 경우, 상기 제1 패턴(210)의 물질로는 실리콘 산화물 혹은 실리콘 질화물등의 유전체 물질을 사용할 수 있다. 또한, 제2 도전형 반도체층에 식각공정을 행할 경우, 상기 제1 패턴(210)은 감광막(PR)일 수 있다.

상기 제1 패턴(210)은 제2 도전형 반도체층(130)의 일부 영역을 노출하며, 이후에 행해지는 추가 공정에서 발행할 수 있는 오염 및 손상으로부터 제1 영역(A)과 제2 영역(B)을 쉴딩(shielding)할 수 있다.

다음으로, 도 4와 같이 상기 제1 패턴(210)을 마스크로 사용하여 노출된 상기 제2 도전형 반도체층(130)상에 요철(130a)을 형성할 수 있다. 이러한 표면 요철(130a)의 목적은 발광소자의 광추출 효율을 증대시키는 것이다.

또한, 노출된 제2 도전형 반도체층(130) 표면에 거칠기를 주기 위해서 MOCVD와 같은 재성장(Re-growth)가능한 화학증착법을 이용하여 성장조건의 조절을 통해서 표면 거칠기를 생성하게 할 수 있다. 재성장조건으로는 P-GaN를 약 1000℃이하 의 온도에서 성장하는 방법이나, Mg 혹은 실리콘(Si) 표면 처리를 해줌으로써 고온에서 표면거칠기를 제어하는 방법 등을 사용할 수 있다. 노출된 제2 도전형 반도체층(130) 표면은 질소 분극형 이므로 KOH 용액 등을 이용한 습식식각을 통해서 표면 요철(130a)을 형성할 수 있으며, 건식식각 방법에 통해서 형성할 수도 있다.

다음으로, 도 5와 같이 상기 제1 패턴(210)을 제거한다. 예를 들어, 습식식각 등에 의해 상기 제1 패턴(210)을 제거할 수 있다. 또는, 제1 패턴(210)이 감광막인 경우 감광막 제거제 또는 애슁공정 등에 의해 제거할 수 있다.

다음으로, 도 6과 같이 상기 요철이 형성되지 않은 제2 도전형 반도체층(130) 중 제1 영역(A)의 제2 도전형 반도체층(130)과 활성층(120) 및 제1 도전형 반도체층(110) 일부를 제거하여 상기 제1 도전형 반도체층(110)을 노출한다.

예를 들어, 제2 패턴(220)을 형성하고, 이를 식각마스크로 하여 제1 영역(A)의 제2 도전형 반도체층(130)과 활성층(120) 및 제1 도전형 반도체층(110) 일부를 제거하여 상기 제1 도전형 반도체층(110)을 노출시킬 수 있다. 상기 제2 패턴(220)은 실리콘 질화물, 실리콘 산화물 또는 감광막 등일 수 있다.

다음으로, 도 7과 같이 상기 제2 패턴(220)을 제거한다. 예를 들어, 습식식각 또는 애슁 공정 등에 의해 제2 패턴(220)을 제거할 수 있다.

다음으로, 도 8과 같이 상기 노출된 제1 도전형 반도체층(110) 상에 제1 전극층(115)을 형성한다. 이때, 실시예는 상기 노출된 제1 도전형 반도체층(110) 상에 제1 오믹 금속층(미도시)을 형성할 수 있다. 예를 들어, 상기 노출된 제1 도전형 반도체층(110) 상에 제1 오믹 금속층을 형성할 수 있다. 상기 제1 오믹 금속층 은 활성층으로부터 방출되는 빛의 반사도가 우수한 Al, Ag, 혹은 Al이나 Ag를 포함하는 합금을 포함하는 금속층으로 이루어질 수 있다. 이후, 상기 제1 오믹 금속층 상에 제1 전극층(115)을 형성할 수 있다.

다음으로, 상기 요철이 형성되지 않은 제2 도전형 반도체층(130) 중 제2 영역(B)에 제2 전극층(135)을 형성할 수 있다. 이때, 실시예는 상기 제2 도전형 반도체층(130) 중 제2 영역(B) 상에 제2 오믹 금속층(미도시)을 형성할 수 있다. 예를 들어, 상기 제2 오믹 금속층은 P형 오믹 금속층일 수 있으며, 정공주입을 효율적으로 할 수 있도록 단일 금속 혹은 금속합금등을 다중으로 적층하여 형성할 수 있다. 실시예에 따르면, 제2 오믹 금속층은 활성층(120)으로부터 방출되는 빛을 효율적으로 반사할 수 있는 Al(알루미늄), Ag(은), 혹은 Al이나 Ag를 포함하는 합금을 포함하는 금속층으로 이루어질 수 있다. 알루미늄이나 은등은 본질적으로 활성층에서 발생된 빛을 효과적으로 반사하여 발광소자의 광추출 효율을 크게 개선할 수 있다. 이후, 상기 제2 오믹 금속층 상에 제2 전극층(135)을 형성할 수 있다.

도 9는 실시예에 따른 발광소자와 종래기술의 광추출 효율 그래프이다.

도 9와 같이, 발광소자 표면에 거칠기를 적용할 경우 광추출효율이 증가함을 시뮬레이션을 통해서 알 수가 있다. 제1 타입(Type1)의 경우 종래기술과 같이 거칠기가 적용된 면 바로 위에 전극(electrode)을 제작한 경우이며, 제2 타입(Type2)은 실시예와 같이 전극(electrode)이 제작된 영역을 평면으로 유지한 경우이다. 거칠기를 적용하지 않은 표면(Flat-surface)의 경우는 제1 타입, 제2 타입에 비해 광추출 효율이 저조하다.

전극(Electrode) 제작에 사용된 물질의 반사도에 따른 광추출율을 비교하여 보면 실시예와 같은 제2 타입(Type2)이 제1 타입(Type1)보다 광추출에 있어 더욱 효과적임을 확인할 수가 있다. 즉 표면 거칠기를 적용한 발광소자제작에 있어서 전극(electrode)에 거친면이 적용될 경우에는 추가적인 광손실을 주기 때문에 이를 해결하기 위해서는 실시예인 제2 타입(Type2)와 같이 전극(electrode)영역을 평면으로 유지시키는 구조가 필요하다.

이와 더불어 표면거칠기 공정, 예를 들어 에피 성장조건 조절을 통해서 거칠기를 생성하는 방법에 있어서, P-GaN를 약 1000 이하의 온도에서 성장하는 경우 저온 성장을 하기 때문에 박막의 결정성이 나빠지게 되고, Mg 혹은 실리콘(Si) 표면 처리를 통해 고온에서 표면거칠기를 제어하는 경우 결정결함 형성과 절연성이 있는 Magnesium nitride (Mg₃N₂) 혹은 silicon nitride (Si₃N₄)의 형성에 의해 전기적 특성이 나빠지는 단점이 발생하게 되는데, 제시한 방법을 이용하게 되면 박막의 결정성 및 동작전압의 증가 등과 같은 발광소자의 전기적 특성에 미치는 좋지 않은 영향을 근본적으로 차단할 수 있다는 장점이 있다.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되 는 것으로 해석되어야 할 것이다.

도 1은 실시예에 따른 발광소자의 단면도.

도 2 내지 도 8은 실시예에 따른 발광소자의 제조방법의 공정단면도.

도 9는 실시예에 따른 발광소자와 종래기술의 광추출 효율표.

Claims

기판이 준비되는 단계;

상기 기판 상에 순차적으로 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 형성하는 단계;

상기 제2 도전형 반도체층의 일부 영역을 노출하는 제1 패턴을 형성하는 단계;

상기 제1 패턴을 패시베이션(passivation) 마스크로 이용하여 상기 제2 도전형 반도체층의 일부 영역에 요철을 형성하는 단계;

상기 제1 패턴을 제거하고, 상기 제2 도전형 반도체층 상에 상기 요철이 형성되지 않은 제1 영역을 노출하는 제2 패턴을 형성하는 단계;

상기 제2 패턴을 식각 마스크로 이용하여 상기 제1 영역에 해당하는 상기 제2 도전형 반도체층과 상기 활성층을 제거한 후 상기 제1 도전형 반도체층을 노출하는 단계;

상기 노출된 제1 도전형 반도체층 상에 제1 전극층을 형성하는 단계; 및

상기 제2 도전형 반도체층 상의 상기 요철이 형성되지 않은 제2 영역에 제2 전극층을 형성하는 단계를 포함하고,

상기 제2 도전형 반도체층의 일부 영역에 요철을 형성하는 단계에서, 상기 노출된 제2 도전형 반도체층 표면에 거칠기를 형성하기 위한 재성장(Re-growth) 공정을 진행하는 발광소자의 제조방법.
삭제
제1 항에 있어서,

상기 재성장 공정은

화학증착법을 이용한 성장조건의 조절을 통해서 표면 거칠기를 생성하는 발광소자의 제조방법.
제3 항에 있어서,

상기 재성장 성장조건은

상기 노출된 제2 도전형 반도체층 표면에 추가적인 제2 도전형 반도체층을 1000 ℃이하의 온도에서 성장하는 발광소자의 제조방법.
제3 항에 있어서,

상기 재성장 성장조건은

상기 노출된 제2 도전형 반도체층 표면에 Mg 또는 실리콘(Si) 표면 처리를 해줌으로써 표면 거칠기를 생성하는 발광소자의 제조방법.
삭제