JP5521981B2 - 半導体発光素子の製造方法 - Google Patents
半導体発光素子の製造方法 Download PDFInfo
- Publication number
- JP5521981B2 JP5521981B2 JP2010249987A JP2010249987A JP5521981B2 JP 5521981 B2 JP5521981 B2 JP 5521981B2 JP 2010249987 A JP2010249987 A JP 2010249987A JP 2010249987 A JP2010249987 A JP 2010249987A JP 5521981 B2 JP5521981 B2 JP 5521981B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- intermediate layer
- convex portion
- group iii
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/0242—Crystalline insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/02428—Structure
- H01L21/0243—Surface structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02455—Group 13/15 materials
- H01L21/02458—Nitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02513—Microstructure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/0254—Nitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/0257—Doping during depositing
- H01L21/02573—Conductivity type
- H01L21/02576—N-type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/0257—Doping during depositing
- H01L21/02573—Conductivity type
- H01L21/02579—P-type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0062—Processes for devices with an active region comprising only III-V compounds
- H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
- H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/12—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/26—Materials of the light emitting region
- H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
- H01L33/32—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen
Description
近年、このような半導体発光素子として、サファイア基板の表面に凹凸を形成し、その上にIII族窒化物半導体層を成長させたものが提案されている(例えば、特許文献1参照)。このような半導体発光素子では、サファイア基板とIII族窒化物半導体層との界面が凹凸となるため、サファイア基板とIII族窒化物半導体層との屈折率の違いによる界面での光の乱反射により、発光素子の内部への光の閉じ込めを低減させることができ、光取り出し効率を向上させることができる。
例えば、サファイア基板のC面上に凸部を形成し、その上に単結晶のGaNを含むII
I族窒化物半導体層をエピタキシャル成長させた場合、凸部の頂部から成長した半導体層と、凸部の基部の周辺に位置するC面から成長した半導体層とが合体した部分に、転位などの結晶欠陥が発生しやすく、結晶性に優れた半導体層を成長させることは困難であった。
また、本発明は、高温環境下での出力低下が少ないランプの得られる半導体発光素子の製造方法を提供することを目的とする。
また、本発明は、本発明の半導体発光素子を備えた高温環境下での出力低下が少ないランプを提供することを目的とする。
(1)C面からなる主面上に複数の凸部が形成されてなる単結晶基板と、前記単結晶基板の前記主面を覆うように形成され、前記凸部上の膜厚t2は、前記C面上の膜厚t1よりも小さく、前記C面上の膜厚t1に対する前記凸部上の膜厚t2が60%以上であり、前記C面上において単結晶相であるとともに前記凸部上において多結晶相を含むAlNからなる中間層と、
前記中間層上に積層されたIII族窒化物半導体からなる半導体層とを具備してなることを特徴とする半導体発光素子。
(3) 前記凸部上の中間層に、非晶質相が含まれていることを特徴とする(1)または(2)に記載の半導体発光素子。
(4) 前記凸部は、基部幅が0.05〜5μm、高さが0.05〜5μm、かつ高さが基部幅の1/4以上のものであって、隣接する前記凸部間の間隔が前記基部幅の0.5〜5倍のものであることを特徴とする(1)〜(3)のいずれかに記載の半導体発光素子。
(5) 前記中間層と前記半導体層との間に、AlxGayN1−x−y(0≦x≦1、0≦y≦1、x+y=1)からなる組成のIII族窒化物半導体層が設けられていることを特徴とする(1)〜(4)のいずれかに記載の半導体発光素子。
図1は、本発明の半導体発光素子1の一例を示す断面図である。図1に示す半導体発光素子(以下、発光素子と略称することがある)1は、複数の凸部12が形成されてなる基板(単結晶基板)101と、基板101を覆うように形成された中間層(バッファ層)102と、中間層102上に積層されたIII族窒化物半導体層103と、III族窒化物半導体層103上に形成されたLED構造(発光層を含む半導体層をLED構造ともいう。)20とを備えるものである。
また、図1に示すLED構造20は、n型半導体層104、発光層105及びp型半導体層106の各層がこの順で積層されてなるものである。
また、図1において、符号107は正極ボンディングパッドを示し、符号108は負極ボンディングパッドを示している。
また、図4は、図1に示す発光素子1のうち、LED構造20を構成するn型半導体層104、発光層105及びp型半導体層106を示した部分拡大断面図である。
図1に示す発光素子1を構成する基板101のC面11からなる上面(主面)10上には、図2および図3に示すように、複数の凸部12が形成されている。図3に示すように、基板101の上面10において凸部12の形成されていない部分は、(0001)C面11からなる平面とされている。したがって、図2および図3に示すように、基板101の上面10は、平面である(0001)C面11と、複数の凸部12とから構成されている。
本発明において(0001)C面11からなる平面には、平面の面方位に(0001)方向から±3°の範囲でオフ角が付与されたものも含まれる。また、C面11に非平行の表面12cとは、(0001)C面11から±3°の範囲と平行な表面のない表面12cであることを意味する。
。凸部12間の間隔d2が基部幅d1の0.5倍未満であると、基板101上に中間層(バッファ層)102を介し下地層(III族窒化物半導体層103)をエピタキシャル成長させる際に、C面11上からの結晶成長と共にファセット成長する際に生じる転移密度が増大する可能性が高くなる。その結果、中間層102上に形成されるLED構造20となるIII族窒化物半導体の転位密度が多くなり、発光素子1の出力や電気特性等の悪化につながってしまう。また、凸部12間の間隔d2が基部幅d1の5倍を超えると、基板101と、基板101上に形成された中間層102との界面での光の乱反射の機会が減少し、光の取り出し効率を十分に向上させることができなくなる恐れがある。
また、凸部12の高さhは基部幅d1の1/4以上とされることが好ましい。凸部12
の高さhが基部幅d1の1/4未満であると、基板101を用いて発光素子1を形成した場合における光を乱反射させる効果や、光の取り出し効率を向上させる効果が十分に得られない恐れがある。
また、凸部12の平面配置も、図1〜図3に示す例に限定されるものではなく、等間隔であってもよいし、等間隔でなくてもよい。また、凸部12が等間隔で配置されている場合、その平面配置は、四角形状であってもよいし、三角形状であってもよいし、ランダムであってもよい。
本実施形態の発光素子1において、基板101に用いられる材料は、基板101上に接して形成される層であるIII族窒化物半導体層103またはLED構造20を構成するIII族窒化物半導体を表面にエピタキシャル成長できるC面からなる主面を有する単結晶基板材料であればよく、特に限定されるものではなく、各種材料を選択して用いることができる。
本実施形態においては、特に、基板101として、(0001)C面を主面とするサファイア単結晶からなるものを用いることが好ましい。
図1および図2に示すように、基板101上には、基板101の上面10を覆うように、AlNからなる中間層(バッファ層)102が形成されている。中間層102は、基板101とIII族窒化物半導体層103(III族窒化物半導体層103が設けられていない場合にはLED構造20)との格子定数の違いを緩和して、III族窒化物半導体層103およびLED構造20(またはLED構造20)の結晶性を向上させることができるものである。
多結晶相を含むAlNからなる中間層102は、バッファ層としての効果を発揮しない。したがって、凸部12上の多結晶相を含むAlNからなる中間層102上に成長するIII族窒化物半導体層103は、エピタキシャル成長せず多結晶となる。しかし、C面11に形成された単結晶相のAlNからなる中間層102上から成長した単結晶のIII族窒化物半導体層103が、凸部12上のIII族窒化物半導体層103を覆うように横方向に成長していき、凸部による転位は収束していく。この結果、III族窒化物半導体層103の結晶性が良好となる。しかも、本実施形態の発光素子1は、基板101の凸部12上に形成された中間層102に、さらに非晶質相が含まれている。非晶質相AlNからなる中間層102は、バッファ層として全く機能せず、非晶質相AlNからなる中間層102の上にはIII族窒化物半導体層103は成長しない。このように、本実施形態の発光素子1では、凸部12上のIII族窒化物半導体層103の結晶において、転位・欠陥の発生が少なくなり、結晶性がさらに良好となる。
図1に示すように、中間層102上には、凸部12が形成されていることに起因する凹凸を埋め込むように、III族窒化物半導体層103が積層されている。このため、本実施形態においては、III族窒化物半導体層103上に形成されたLED構造20となるIII族窒化物半導体の結晶性が、より一層良好なものとなっている。
≦1、0≦z≦1、x+y+z=1)からなるものが挙げられる。特に、III族窒化物半導体層103が、AlxGayN1−x−y(0≦x≦1、0≦y≦1、x+y=1)からなる組成のものである場合、結晶性の良いIII族窒化物半導体103となるため好ましい。
LED構造20は、III族窒化物半導体から各々なるn型半導体層104と発光層105とp型半導体層106とを有するものである。LED構造20は、MOCVD法で形成すると結晶性の良いものが得られる。
n型半導体層104は、図4に示すように、通常nコンタクト層104aとnクラッド層104bとから構成される。nコンタクト層104aはnクラッド層104bを兼ねることも可能である。
はn型不純物がドープされていることが好ましく、n型不純物を1×1017〜1×10
20/cm3、好ましくは1×1018〜1×1019/cm3の濃度で含有すると、負
極との良好なオーミック接触の維持の点で好ましい。n型不純物としては、特に限定され
ないが、例えば、Si、GeおよびSn等が挙げられ、好ましくはSiおよびGeが挙げ
られる。
また、nクラッド層104bは、超格子構造を含む層であってもよい。nクラッド層104bが、超格子構造を含んだ層である場合、発光出力が格段に向上するため、電気特性の優れた発光素子1となる。
pクラッド層106aは、発光層105へのキャリアの閉じ込めとキャリアの注入を行
なう層である。pクラッド層106aとしては、発光層105のバンドギャップエネルギ
ーより大きくなる組成であり、発光層105へのキャリアの閉じ込めができるものであれ
ば特に限定されないが、好ましくは、AlxGa1−xN(0<x≦0.4)のものが挙
げられる。pクラッド層106aが、このようなAlGaNからなると、発光層へのキャ
リアの閉じ込めの点で好ましい。
また、pクラッド層106aは、複数回積層した超格子構造としてもよい。pクラッド層106aが、超格子構造を含んだ層構成である場合、発光出力が格段に向上するため、電気特性の優れた発光素子1となる。
、AlxGa1−xN(0≦x≦0.4)が好ましい。Al組成が上記範囲であると、良
好な結晶性の維持およびpオーミック電極との良好なオーミック接触の点で好ましい。また、pコンタクト層106bは、p型不純物(ドーパント)を1×1018〜1×1021/cm3の濃度、好ましくは5×1019〜5×1020/cm3の濃度で含有していると、良好なオーミック接触の維持、クラック発生の防止、良好な結晶性の維持の点で好ましい。p型不純物としては、特に限定されないが、例えば好ましくはMgが挙げられる。
正極ボンディングパッド107は、p型半導体層106と接する透光性導電酸化膜層からなる透光性正極109上の一部に設けられている。
透光性正極109は、ITO(In2O3−SnO2)、AZO(ZnO−Al2O
3)、IZO(In2O3−ZnO)、GZO(ZnO−Ga2O3)から選ばれる少
なくとも一種類を含んだ材料を、この技術分野でよく知られた慣用の手段で設けることが
できる。また、透光性正極109の構造も、従来公知の構造を含めて如何なる構造のもの
も何ら制限なく用いることができる。また、透光性正極109は、p型半導体層106上のほぼ全面を覆うように形成しても構わないし、隙間を開けて格子状や樹形状に形成しても良い。
設けられる。正極ボンディングパッド107としては、Au、Al、NiおよびCu等を用いた各種構造が周知であり、これら周知の材料、構造を何ら制限無く用いることができる。
負極ボンディングパッド108としては、各種組成や構造が周知であり、これら周知の
組成や構造を何ら制限無く用いることができ、この技術分野でよく知られた慣用の手段で
設けることができる。
以下、本発明に係る半導体発光素子の製造方法の一実施形態について、図面を適宜参照して説明する。
(基板加工工程)
基板加工工程では、図3に示すように、基板101のC面11からなる上面(主面)10上に複数の凸部12を形成する。本実施形態の基板加工工程においては、基板101上における凸部12の平面配置を規定するマスクを形成するパターニング工程と、パターニング工程によって形成されたマスクを使って基板101をエッチングして凸部12を形成するエッチング工程とを行なう。
工工程において形成する凸部12の基部12aの基部幅d1は5μm以下であることが好
ましいため、基板101の表面全面を均一にパターニングするためには、フォトリソグラフィー法のうちステッパー露光法を用いるのが好ましい。しかし、1μm以下の基部幅d1の凸部12のパターンを形成させるためには、高価なステッパー装置が必要となり高コストとなる。そのため、1μm以下の凸部幅d1のパターンを形成させる場合には、光ディスクの分野で使用されているレーザー露光法、もしくはナノインプリント法を用いることが好ましい。
法やウェットエッチング法が挙げられる。エッチング方法としてウェットエッチング法を
用いる場合、基板101の結晶面が露出されるため、基板101上に非平行の表面12cからなる凸部12を形成することが難しい。このため、ドライエッチング法を用いることが好ましい。
と組み合わせることにより、基板101上に非平行の表面12cからなる凸部12を形成できる。
例えば、基板101がサファイア単結晶からなるものである場合、例えば、250℃以
上の高温とした燐酸と硫酸との混酸などの酸を用いることによりウェットエッチングする
ことができる。
スクが消失するまで基板101をドライエッチングした後、高温の酸を用いて所定量ウェ
ットエッチングする方法が挙げられる。このような方法を用いて基板101上に凸部12を形成することにより、凸部12の側面12bを構成する斜面に結晶面が露出され、凸部12の斜面の角度の再現性を向上させることができる。また、基板101の上面10にC面11からなる結晶面を再現性よく露出させることができる。
の方法の他、マスクとしてSiO2などの酸に耐性のある材料からなるマスクを形成して
ウェットエッチングを行なった後、マスクを剥離し、横方向のエッチングを促進させる所
定の条件でドライエッチングを行なう方法によっても形成できる。この方法で形成された
凸部12は、高さの面内均一性に優れたものとなる。また、この方法を用いて凸部12を
形成した場合も、凸部12の側面12bを構成する斜面の角度の再現性が向上されたものとなる。
次に、本実施形態においては、基板101の上面(主面)10上に、Alをターゲットに用いて、窒素を含む雰囲気中で行うプラズマスパッタリング法によってAlNからなる中間層102を形成する中間層形成工程を行う。
中間層102を基板101の上面10上に形成する場合、基板101に前処理を施してから中間層102を形成することが望ましい。
図5(a)に示すように、基板101の凸部12の高さをhとし、凸部12の最大径をdとし、ターゲットTの最大径をDとし、ターゲットTと基板101のC面11との距離をHとしたとき、D/H>d/h・・・式(1)の関係が成立する。
また、D/Hの値は、d/hの値の5倍以下が好ましく、さらに3倍以下が好ましい。D/Hの値がd/hの値の5倍を超える場合、ターゲットTの材料のコストアップ高となり、さらにターゲットTと基板101のC面11との距離Hが大きい場合には、スパッタリング時のプラズマが不安定で放電できなくなる恐れが生じる。D/Hの値がd/hの値の5倍を超える場合において、凸部12の最大径dが小さい場合には、光を乱反射させる効果が十分に得られない恐れがあり、凸部12の高さhが大きい場合には、表面103aの平坦なIII族窒化物半導体層103を得るためのIII族窒化物半導体層103の膜厚が厚くなり過ぎ、多大なコストアップとなってしまう。
図6(a)は、プラズマスパッタリング法によって中間層102を成膜する工程を示した工程図であり、図6(b)は、凸部12の側面12bに入射するスパッタ粒子の角度分布とスパッタ粒子数との関係を示したグラフであり、図6(c)は、C面11に入射するスパッタ粒子の角度分布とスパッタ粒子数との関係を示したグラフである。なお、図6(b)および図6(c)における角度分布0°の位置は、スパッタ粒子がC面11に直角に入射する角度を示し、図6(b)に示す点線は、スパッタ粒子が凸部12の側面12bに入射可能な角度範囲を示し、図6(c)に示す点線は、スパッタ粒子がC面11に入射可能な角度範囲を示している。
さらに、図6に示す例では、基板101の最も外側に位置する凸部12上の中間層102の厚みが、基板101の中心部に位置する凸部12上の中間層102の厚みと比較して非常に薄いものとなり、基板101上における中間層102の膜厚差が大きいものとなる。
次に、中間層102上に、III族窒化物半導体からなるLED構造20を形成するLED構造形成工程を行う。本実施形態では、中間層形成工程の後、LED構造形成工程を行う前に、中間層102の形成された基板101の上面10上に、AlxGayN1−x−y(0≦x≦1、0≦y≦1、x+y=1)からなる組成の単結晶のIII族窒化物半導体層103をエピタキシャル成長させて、凸部12をIII族窒化物半導体層103で埋めるエピ工程を行なう。
凸部12の形成された基板101の上面10にIII族窒化物半導体層103をMOC
VD法でエピタキシャル成長させる場合、成長圧力および成長温度を以下に示す条件とす
ることが好ましい。成長圧力を低くし成長温度を高くすると、横方向の結晶成長が促進さ
れ、成長圧力を高くし成長温度を低くすると、ファセット成長モード(△形状)になる。
また、成長初期の成長圧力を高くすると、X線ロッキングカーブの半値幅(XRC−FW
HM)が小さくなり、結晶性が向上する傾向がある。
03をMOCVD法でエピタキシャル成長させる場合、III族窒化物半導体層103の
膜厚が2μm程度以上になるまで(前半)と、III族窒化物半導体層103を2μm程
度以上積層した後(後半)とで成長圧力を2段階に変化させることが好ましい。
前半は、成長圧力を40kPa以上とすることが好ましく、60kPa程度とすること
がより好ましい。成長圧力を40kPa以上とすると、ファセット成長モード(△形状)
になり、転位が横方向に屈曲し、エピ表面に貫通しない。このため、成長圧力を高くする
と、低転位化され、結晶性が良好となると推定される。また、成長圧力を40kPa未満
とすると、結晶性が悪化し、X線ロッキングカーブの半値幅(XRC−FWHM)が大き
くなるため好ましくない。
物半導体層103の表面にピットが発生しやすくなり、十分な表面平坦性が得られない場
合がある。このため、成長圧力を40kPa以上とする場合、成長温度を1140℃以下
とすることが好ましく、1120℃程度とすることがより好ましい。成長温度を1140
℃以下とすることで、成長圧力を40kPa以上、好ましくは60kPa程度とした場合
であっても、ピットの発生を十分に抑制できる。
ることがより好ましい。後半に成長圧力を40kPa以下とすることで、横方向の結晶成
長を促進することができ、表面平坦性に優れたIII族窒化物半導体層103が得られる
。以上の工程により、図2に示す積層構造が得られる。
その後、この技術分野でよく知られた周知の方法を用いて、透光性正極109、正極ボンディングパッド107、負極ボンディングパッド108を設けることにより、図1に示す発光素子1が得られる。
本発明のランプ3は、本発明の半導体発光素子を備えるものである。本発明のランプ3としては、例えば、本発明の半導体発光素子と蛍光体とを組み合わせてなるものが挙げられる。本発明の半導体発光素子と蛍光体とを組み合わせたランプは、当業者周知の手段によって当業者周知の構成とすることができる。
なお、本発明のランプは、図8に示す砲弾型のランプ3に限定されるものではなく、例えば、携帯のバックライト用などに用いられるサイドビュー型や、表示器などに用いられるトップビュー型等であってもよい。
の実施例にのみ限定されるものではない。
直径100mm(直径4インチ)のサファイア基板の(0001)C面上に、表1に示す「基部幅」「高さ」「基部幅/4」「隣接する凸部間の間隔」、表2に示す形状の複数の凸部を、以下に示すようにして形成した(基板加工工程)。すなわち、直径4インチのC面サファイア基板に公知のフォトリソグラフィー法でマスクを形成し、ドライエッチング法でサファイア基板をエッチングすることにより凸部を形成した。なお、露光法として、紫外光を用いたステッパー露光法を用いた。また、ドライエッチングにはBCl3とCl2の混合ガスを用いた。
(第1条件)
図5(a)に示すように、基板の凸部12の高さhを0.6μmとし、凸部12の最大径d(基部幅)を1.2μmとし、ターゲットTの最大径Dを237mmとし、ターゲットTと基板101のC面11との距離Hを60mmとしたとき、D/H>d/h・・・式(1)の関係が成立する。
まず、スパッタ装置から取り出した中間層まで形成された基板を、MOCVD法によるIII族窒化物半導体層の成長のための反応炉内に導入した。その後、基板の温度を1120℃に昇温させ、反応炉内の圧力を60kPaとした。基板温度が1120℃で安定したのを確認した後、トリメチルガリウム(TMG)の気相成長反応炉内への供給を開始し、中間層上にアンドープのGaN層からなるIII族窒化物半導体層を膜厚が2μm程度以上になるまで(前半)エピタキシャル成長させた。
(n型半導体層)
n型半導体層として、nコンタクト層とnクラッド層を形成した。まず、V族(N)/III族(Ga)比が450になるようにアンモニアの量を調整し、III族窒化物半導体層の上にアンドープのGaN層を1μm成長させ、続いて同じ条件下で、ドーパントガスであるモノシラン(SiH4)ガスを用いて2μmのn型GaN層からなるnコンタクト層を形成した。Siのドープ量は5×1018/cm3とした。nコンタクト層を成長させた後、TMGのバルブを閉めて、TMGの反応炉内への供給を停止した。
をオール水素ガスからオール窒素へと切り替えた。次いで、基板の温度を1100℃から
760℃へと低下させ、SiH4の供給量を設定した。反応炉内に流通させるSiH4の量は、SiドープGaInNクラッド層の電子濃度が1×1018cm-3となるように調整した。
その後、TMIとTEGとSiH4のバルブを同時に切り替え、これらの原料の反応炉内への供給を開始し、20nmの膜厚を有するSiドープGa0.99In0.01Nからなるnクラッド層を形成した。
発光層として、障壁層と井戸層とからなる多重量子井戸構造を形成した。まず、反応炉内へのSiH4の供給量を、SiドープGaN層からなる障壁層の電子濃度が3×1017cm-3となるように調整した。そして、基板温度を750℃とし、TEGとSiH4の反応炉内への供給を開始し、SiをドープしたGaN層からなる薄層の障壁層Aを形成し、TEGとSiH4の供給を停止した。
このような手順を5回繰り返し、5層のSiドープGaN層からなる障壁層と5層のG
a0.93In0.07Nからなる井戸層とを形成した。そして、5層目の井戸層を形成した後、6層目の障壁層の形成を行なった。
以上の手順にて、障壁層と井戸層とからなる多重量子井戸構造の発光層を形成した。
このようにして得られたSiドープGaNからなる障壁層で終了する発光層上に、pク
ラッド層とpコンタクト層とからなるp型半導体層を形成した。
まず、発光層上にMgドープのp型Al0.08Ga0.92Nからなるpクラッド層を形成し
た。基板の温度を1050℃に昇温し、キャリアガスとして水素を用い、反応炉内の圧力を15kPaとし、TMGとTMAとCp2Mgの反応炉内への供給を開始し、12nmの膜厚を有するMgドープのp型Al0.08Ga0.92Nからなるpクラッド層を成長させた。
成長が終了した後、TMGとTMAとCp2Mgを反応炉内に供給して、0.2μmの膜厚を有するMgドープp型Al0.02Ga0.98Nからなるpコンタクト層を、正孔濃度が8×1017cm-3となるように形成した。pコンタクト層は、p型キャリアを活性化するためのアニール処理を行なわなくてもp型を示した。
まず、公知のフォトリソグラフィー技術によって、LED構造となる各層の形成された
基板のpコンタクト層上にITOからなる透光性正極を形成し、透光性正極上にチタン、アルミニウム、金を順に積層した構造を持つ正極ボンディングパッドを形成した。
続いて、正極ボンディングパッドの形成された基板にドライエッチングを行い、負極ボ
ンディングパッドを形成する部分のn型半導体層を露出させ、露出したn型半導体層上にNi、Al、TiおよびAuの4層よりなる負極ボンディングパッドを作製した。
板の裏面を研削および研磨してミラー状の面とした。その後、その基板を350μm角の
正方形のチップに切断して発光素子とした。
次いで、このようにして得られた発光素子を正極ボンディングパッドおよび負極ボンディングパッドが上になるようにリードフレーム上に載置し、金線でリードフレームへ結線した。
サファイア基板の(0001)C面上に、表1に示す「基部幅」「高さ」「基部幅/4」「隣接する凸部間の間隔」の複数の凸部を、表2に示す形状で形成したこと以外は、実施例1と同様にして実施例2〜実施例4の発光素子を形成し、実施例1と同様にして発光特性(温度特性)を評価した。その結果を表3に示す。
また、中間層の凸部上の膜厚およびC面上の膜厚、C面上および凸部上の結晶相が単結晶相であるか多結晶相であるかを表2に示す。
サファイア基板の(0001)C面上に、表1に示す「基部幅」「高さ」「基部幅/4」「隣接する凸部間の間隔」の複数の凸部を、表2に示す形状で形成し、表2に示す条件で中間層を形成したこと以外は、実施例1と同様にして実施例5、比較例1〜比較例2の発光素子を形成し、実施例1と同様にして発光特性を評価した。その結果を表3に示す。
また、中間層の凸部上の膜厚およびC面上の膜厚、C面上および凸部上の結晶相が単結晶相であるか多結晶相であるかを表2に示す。
図9に示すように、比較例1〜比較例2の発光素子は、実施例1〜実施例5の発光素子と比較して、高温環境下での出力低下が大きいものであった。
図10に示すように、実施例1の発光素子を構成する中間層は、TEM像において、C面上では単結晶相であるとともに凸部上(凸部斜面)では多結晶相である原子配列が観測された。また、実施例1の凸部頂上付近の中間層には、多結晶相のほか非晶質相の原子配列が観測された。
また、図11に示すように、比較例1の発光素子を構成する中間層は、TEM像において、C面上においても凸部上においても多結晶相の原子配列が観測された。
Claims (2)
- 単結晶基板のC面からなる主面上に複数の凸部を形成する工程と、
前記単結晶基板の前記主面上に、Alをターゲットに用いたプラズマスパッタリング法によってAlNからなる中間層を形成する中間層形成工程と、
前記中間層上にIII族窒化物半導体からなる半導体層を形成する工程とを具備し、
前記中間層形成工程において、前記凸部の高さをhとし、前記凸部の最大径をdとし、前記ターゲットの最大径をDとし、前記ターゲットと前記単結晶基板のC面との距離をHとしたとき、D/H>d/hの関係が成立する条件で前記中間層を形成することを特徴とする半導体発光素子の製造方法。 - 前記中間層形成工程において、前記単結晶基板のC面をプラズマ中に配置して中間層を形成することを特徴とする請求項1に記載の半導体発光素子の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010249987A JP5521981B2 (ja) | 2010-11-08 | 2010-11-08 | 半導体発光素子の製造方法 |
US13/287,309 US8614454B2 (en) | 2010-11-08 | 2011-11-02 | Semiconductor light-emitting device, manufacturing method thereof, and lamp |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010249987A JP5521981B2 (ja) | 2010-11-08 | 2010-11-08 | 半導体発光素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012104564A JP2012104564A (ja) | 2012-05-31 |
JP5521981B2 true JP5521981B2 (ja) | 2014-06-18 |
Family
ID=46018749
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010249987A Active JP5521981B2 (ja) | 2010-11-08 | 2010-11-08 | 半導体発光素子の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8614454B2 (ja) |
JP (1) | JP5521981B2 (ja) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102011012928A1 (de) * | 2011-03-03 | 2012-09-06 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung eines Dünnfilm-Halbleiterkörpers und Dünnfilm-Halbleiterkörper |
CN103367583B (zh) * | 2012-03-30 | 2016-08-17 | 清华大学 | 发光二极管 |
WO2013187171A1 (ja) * | 2012-06-13 | 2013-12-19 | シャープ株式会社 | 窒化物半導体発光素子及びその製造方法 |
WO2014008162A1 (en) * | 2012-07-02 | 2014-01-09 | Applied Materials, Inc. | Aluminum-nitride buffer and active layers by physical vapor deposition |
JP6010867B2 (ja) * | 2012-09-20 | 2016-10-19 | 豊田合成株式会社 | Iii 族窒化物系化合物半導体発光素子とその製造方法および半導体発光装置 |
TW201505205A (zh) * | 2013-07-31 | 2015-02-01 | Lextar Electronics Corp | 圖案化基板與具有圖案化基板的發光二極體結構 |
CN104603959B (zh) * | 2013-08-21 | 2017-07-04 | 夏普株式会社 | 氮化物半导体发光元件 |
JP6331572B2 (ja) * | 2014-03-28 | 2018-05-30 | 日亜化学工業株式会社 | 窒化物半導体素子の製造方法 |
JP6229609B2 (ja) * | 2014-07-18 | 2017-11-15 | 豊田合成株式会社 | Iii族窒化物半導体発光素子の製造方法 |
KR101645574B1 (ko) * | 2014-08-19 | 2016-08-16 | 주식회사 소프트에피 | 3족 질화물 반도체층을 성장하는 방법 |
CN105449058A (zh) * | 2014-09-02 | 2016-03-30 | 展晶科技(深圳)有限公司 | 磊晶基板、磊晶基板的制造方法及发光二极管 |
JP6415909B2 (ja) | 2014-09-17 | 2018-10-31 | 住友化学株式会社 | 窒化物半導体テンプレートの製造方法 |
JP6436694B2 (ja) * | 2014-09-17 | 2018-12-12 | 住友化学株式会社 | 窒化物半導体テンプレートの製造方法 |
JP2016072388A (ja) * | 2014-09-29 | 2016-05-09 | 豊田合成株式会社 | Iii族窒化物半導体発光素子の製造方法 |
JP2016157734A (ja) * | 2015-02-23 | 2016-09-01 | 豊田合成株式会社 | Iii族窒化物半導体発光素子の製造方法 |
JP2017228695A (ja) | 2016-06-23 | 2017-12-28 | 豊田合成株式会社 | Iii 族窒化物半導体発光素子の製造方法 |
US9991408B1 (en) | 2017-04-13 | 2018-06-05 | International Business Machines Corporation | Monolithically integrated high voltage photovoltaics and light emitting diode with textured surface |
WO2018212999A1 (en) | 2017-05-13 | 2018-11-22 | Applied Materials, Inc. | Cyclic flowable deposition and high-density plasma treatment proceses for high quality gap fill solutions |
TWI660465B (zh) * | 2017-07-28 | 2019-05-21 | 新唐科技股份有限公司 | 半導體元件及其製造方法 |
TWI774759B (zh) * | 2018-04-30 | 2022-08-21 | 晶元光電股份有限公司 | 發光元件及其製造方法 |
JP6785455B2 (ja) * | 2018-05-11 | 2020-11-18 | パナソニックIpマネジメント株式会社 | 発光ダイオード素子、及び発光ダイオード素子の製造方法 |
JP6595676B1 (ja) * | 2018-08-29 | 2019-10-23 | 株式会社サイオクス | 窒化物半導体基板の製造方法、窒化物半導体基板および積層構造体 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2690909B2 (ja) * | 1987-10-05 | 1997-12-17 | 株式会社日立製作所 | マグネトロンスパッタ装置、及びその装置による成膜方法 |
JPH01270321A (ja) * | 1988-04-22 | 1989-10-27 | Anelva Corp | スパッタリング装置 |
JP3595277B2 (ja) | 2001-03-21 | 2004-12-02 | 三菱電線工業株式会社 | GaN系半導体発光ダイオード |
JP4908381B2 (ja) * | 2006-12-22 | 2012-04-04 | 昭和電工株式会社 | Iii族窒化物半導体層の製造方法、及びiii族窒化物半導体発光素子、並びにランプ |
JP2010040867A (ja) * | 2008-08-06 | 2010-02-18 | Showa Denko Kk | Iii族窒化物半導体積層構造体およびその製造方法 |
-
2010
- 2010-11-08 JP JP2010249987A patent/JP5521981B2/ja active Active
-
2011
- 2011-11-02 US US13/287,309 patent/US8614454B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20120112188A1 (en) | 2012-05-10 |
JP2012104564A (ja) | 2012-05-31 |
US8614454B2 (en) | 2013-12-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5521981B2 (ja) | 半導体発光素子の製造方法 | |
JP5246213B2 (ja) | Iii族窒化物半導体発光素子の製造方法 | |
JP5556657B2 (ja) | Iii族窒化物半導体発光素子の製造方法及びiii族窒化物半導体発光素子、並びにランプ | |
JP5117596B2 (ja) | 半導体発光素子、ウェーハ、および窒化物半導体結晶層の製造方法 | |
TWI413279B (zh) | Iii族氮化物半導體發光元件及其製造方法、以及燈 | |
JP5673581B2 (ja) | Iii族窒化物半導体発光素子の製造方法、iii族窒化物半導体発光素子、ランプ、並びに、レチクル | |
KR101071450B1 (ko) | Ⅲ족 질화물 반도체층의 제조 방법 및 ⅲ족 질화물 반도체 발광 소자, 및 램프 | |
CN102822996B (zh) | 半导体发光器件 | |
WO2009142265A1 (ja) | Iii族窒化物半導体発光素子及びその製造方法、並びにランプ | |
JP2008034444A (ja) | Iii族窒化物半導体発光素子の製造方法、iii族窒化物半導体発光素子及びランプ | |
TWI509831B (zh) | 三族氮化物半導體發光元件及其製造方法 | |
JP5304070B2 (ja) | Iii族窒化物半導体層の製造装置、iii族窒化物半導体層の製造方法、及びiii族窒化物半導体発光素子の製造方法 | |
JP6124740B2 (ja) | 窒化物半導体発光素子の製造方法、窒化物半導体発光素子および窒化物半導体発光素子用下地基板 | |
JP2003243702A (ja) | 半導体発光素子およびその製造方法 | |
TWI545798B (zh) | Nitride semiconductor light emitting device and manufacturing method thereof | |
JP5449415B2 (ja) | 半導体発光素子 | |
JP5449414B2 (ja) | 半導体発光素子 | |
KR101072199B1 (ko) | 발광소자 및 그 제조방법 | |
JP4282743B2 (ja) | 窒化ガリウム系化合物半導体発光素子 | |
JP2006156802A (ja) | Iii族窒化物半導体素子 | |
JP2011091442A (ja) | 窒化ガリウム系化合物半導体発光ダイオード | |
JP2008306225A (ja) | 窒化ガリウム系化合物半導体発光素子 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130206 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130527 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131127 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131211 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131220 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140213 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140311 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140324 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5521981 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |