KR101071450B1 - Ⅲ족 질화물 반도체층의 제조 방법 및 ⅲ족 질화물 반도체 발광 소자, 및 램프 - Google Patents

Ⅲ족 질화물 반도체층의 제조 방법 및 ⅲ족 질화물 반도체 발광 소자, 및 램프 Download PDF

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Abstract

본 발명의 목적은, 내부 양자 효율 및 광 취출 효율이 우수한 발광 소자의 형성에 바람직하게 사용할 수 있는 결정성이 우수한 III족 질화물 반도체층이 얻어지는 제조 방법을 제공하는 것이다. 본 발명에 따르면, 기판 (101) 상에 단결정의 III족 질화물 반도체층 (103)을 형성하는 III족 질화물 반도체층의 제조 방법에 있어서, 기판 (101)의 (0001)C면 상에 상기 C면에 비평행한 표면 (12c)로 이루어지는 복수개의 볼록부 (12)를 형성함으로써, 상기 기판 (101) 상에 상기 C면으로 이루어지는 평면 (11)과 상기 볼록부 (12)로 이루어지는 상면 (10)을 형성하는 기판 가공 공정과, 상기 상면 (10) 상에 상기 III족 질화물 반도체층 (103)을 에피택셜 성장시켜, 상기 볼록부 (12)를 상기 III족 질화물 반도체층 (103)으로 매립하는 에피택셜 공정을 구비하는 III족 질화물 반도체층 (103)의 제조 방법으로 한다.
III족 질화물 반도체층, III족 질화물 반도체 발광 소자, 램프, 볼록부, 에피택셜 성장

Description

Ⅲ족 질화물 반도체층의 제조 방법 및 Ⅲ족 질화물 반도체 발광 소자, 및 램프 {METHOD FOR PRODUCING GROUP III NITRIDE SEMICONDUCTOR LAYER, GROUP III NITRIDE SEMICONDUCTOR LIGHT-EMITTING DEVICE, AND LAMP}
본 발명은 발광 다이오드(LED) 등의 발광 소자에 바람직하게 이용되는 III족 질화물 반도체층의 제조 방법 및 III족 질화물 반도체 발광 소자, 및 램프에 관한 것이다.
본원은 2006년 12월 22일에 일본에 출원된 일본 특허 출원 제2006-346000호, 2007년 8월 30일에 일본에 출원된 일본 특허 출원 제2007-224496호, 2007년 10월 22일에 일본에 출원된 일본 특허 출원 제2007-274376호, 및 2007년 11월 2일에 출원된 일본 특허 출원 제2007-286690호에 기초하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
최근 단파장의 광을 발하는 발광 소자용 반도체 재료로서, III족 질화물 반도체가 주목을 받고 있다. III족 질화물 반도체는 화학식 AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)으로 표시되고, 사파이어 단결정을 비롯하여 각종 산화물이나 III-V족 화합물로 이루어지는 기판 위에, 유기 금속 화학 기상 성장법(MOCVD 법)이나 분자선 에피택시법(MBE법) 등에 의해서 형성된다.
III족 질화물 반도체를 이용한 일반적인 발광 소자에서는, 사파이어 단결정 기판 위에, III족 질화물 반도체로 이루어지는 n형 반도체층, 발광층, p형 반도체층이 이 순서대로 적층된다. 사파이어 기판은 절연체이기 때문에, 그 소자 구조는 일반적으로 p형 반도체층 상에 형성된 정극과 n형 반도체층 상에 형성된 부극이 동일면 상에 존재하는 구조가 된다. 이러한 III족 질화물 반도체 발광 소자에는, 정극에 투명 전극을 사용하여 p형 반도체측에서 광을 취출하는 페이스 업 방식과, 정극에 Ag 등의 고반사막을 사용하여 사파이어 기판측에서 광을 취출하는 플립 칩 방식의 2종류가 있다.
이러한 발광 소자의 출력 지표로서 외부 양자 효율이 이용된다. 외부 양자 효율이 높으면, 출력이 높은 발광 소자라고 할 수 있다. 외부 양자 효율은 내부 양자 효율과 광 취출 효율을 곱한 것이다. 내부 양자 효율이란, 소자에 주입한 전류 에너지가 발광층에서 광으로 변환되는 비율이다. 광 취출 효율이란, 발광층에서 발생한 광 중 발광 소자의 외부로 취출할 수 있는 광의 비율이다. 따라서, 외부 양자 효율을 향상시키기 위해서는, 광 취출 효율을 개선할 필요가 있다.
광 취출 효율을 개선하기 위해서는, 주로 2 가지 방법이 있다. 하나는 광 취출면에 형성되는 전극 등에 의한 광의 흡수를 감소시키는 방법이다. 또 하나는 발광 소자와 그 외부 매체와의 굴절률 차이에 의해 생기는 발광 소자 내부에의 광의 갇힘을 감소시키는 방법이다.
발광 소자의 광 취출 효율을 향상시키기 위해서, p형 반도체 상에 투명 전극 을 설치하는 경우, 종래에는 Ni/Au 등으로 이루어지는 금속 투명 전극이 사용되었지만, 최근에는 ITO 등의 투광성 도전 산화막으로 이루어지는 전극이 사용되고 있다. Ni/Au 등의 금속 투명 전극이 ITO 등의 투광성 도전 산화막으로 이루어지는 전극으로 대체된 이유의 하나로서, 투광성 도전 산화막을 이용함으로써 발광의 흡수를 감소시킬 수 있는 것을 들 수 있다.
또한, 발광 소자 내부에의 광의 갇힘을 감소시키는 방법으로서는, 발광 소자의 광 취출면에 요철을 형성하는 기술을 들 수 있다(예를 들면, 특허 문헌 1 참조).
그러나, 기계적 가공 또는 화학적 가공에 의해 광 취출면에 요철을 형성한 발광 소자에서는, 광 취출면에 가공을 실시함으로써 반도체층에 부하를 걸리게 하여, 발광층에 손상을 남긴다. 또한, 광 취출면에 요철이 형성되도록 하는 조건에서 반도체층을 성장시킨 발광 소자에서는, 반도체층의 결정성이 열화되기 때문에 발광층이 결함을 포함한 것이 된다. 이 때문에, 광 취출면에 요철을 형성한 경우, 광 취출 효율은 향상되지만, 내부 양자 효율이 저하되고, 발광 강도를 증가시킬 수 없다고 하는 문제가 있다.
따라서, 광 취출면에 요철을 형성하는 것이 아니라 사파이어 기판의 표면에 요철을 형성하고, 그 위에 III족 질화물 반도체층을 성장시키는 방법이 제안되어 있다(예를 들면, 특허 문헌 2 참조). 이 방법에서는, 사파이어 기판과 III족 질화물 반도체층의 계면이 요철이 되고, 사파이어 기판과 III족 질화물 반도체층과의 굴절률 차이에 의한 계면에서의 광의 난반사에 의해, 발광 소자 내부에의 광의 갇 힘을 감소시킬 수 있고, 광 취출 효율을 향상시킬 수 있다.
[특허 문헌 1] 일본 특허 제2836687호 공보
[특허 문헌 2] 일본 특허 공개 제2002-280611호 공보
<발명의 개시>
<발명이 해결하고자 하는 과제>
그러나, 사파이어 기판의 표면에 요철을 형성하고, 그 위에 단결정의 III족 질화물 반도체층을 에피택셜 성장시키는 경우, 표면이 평탄하며 결정성이 우수한 III족 질화물 반도체층을 성장시키는 것이 어렵다고 하는 문제가 있었다.
예를 들면, 사파이어 기판의 C면 상에 볼록부를 형성하고, 그 위에 단결정의 GaN을 포함하는 III족 질화물 반도체층을 에피택셜 성장시킨 경우, 볼록부의 정부(頂部)에 위치하는 C면에서 성장한 반도체층과, 볼록부의 기부(基部) 주변에 위치하는 C면에서 성장한 반도체층이 합체한 부분에 전위 등의 결정 결함이 발생하기 쉬워, 결정성이 우수한 반도체층을 성장시키는 것은 곤란하였다.
또한, 기판 상에 성장되는 단결정의 III족 질화물 반도체층의 결정성은 그 III족 질화물 반도체층 위에 적층되는 n형층, 발광층, p형층으로 이루어지는 LED 구조를 구성하는 반도체층의 결정성에 영향을 미친다. 이 때문에, 기판 상에 성장된 단결정의 III족 질화물 반도체층의 결정성이 양호하지 않으면, LED 구조의 결정성도 열악한 것이 된다. 그 결과, 사파이어 기판의 표면에 요철을 형성한 경우, 발광 소자의 광 취출 효율은 향상되지만, 내부 양자 효율이 저하되거나 LED의 누설 전류가 증대되거나 하는 경우가 있었다.
본 발명은 상기 과제를 감안하여 이루어진 것이고, 내부 양자 효율 및 광 취출 효율이 우수한 발광 소자의 형성에 바람직하게 사용할 수 있는 결정성이 우수한 III족 질화물 반도체층이 얻어지는 III족 질화물 반도체층의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 상기 제조 방법에 의해서 제조된 III족 질화물 반도체층 상에 LED 구조가 형성되어 있는, 내부 양자 효율 및 광 취출 효율이 우수하고, 또한 누설이 적은 III족 질화물 반도체 발광 소자를 제공하는 것을 목적으로 한다.
또한, 상기 III족 질화물 반도체 발광 소자가 이용되어 이루어지는 램프를 제공하는 것을 목적으로 한다.
<과제를 해결하기 위한 수단>
본 발명자는 상기 문제를 해결하기 위해서 예의 검토한 결과, 본 발명을 완성하였다. 즉, 본 발명은 이하에 관한 것이다.
(1) 기판 상에 단결정의 III족 질화물 반도체층을 형성하는 III족 질화물 반도체층의 제조 방법에 있어서, 기판의 (0001)C면 상에 상기 C면에 비평행한 표면으로 이루어지는 복수개의 볼록부를 형성함으로써, 상기 기판 상에 상기 C면으로 이루어지는 평면과 상기 볼록부로 이루어지는 상면을 형성하는 기판 가공 공정과, 상기 상면 상에 상기 III족 질화물 반도체층을 에피택셜 성장시켜, 상기 볼록부를 상기 III족 질화물 반도체층으로 매립하는 에피택셜 공정을 구비하는 것을 특징으로 하는 III족 질화물 반도체층의 제조 방법.
(2) 상기 볼록부는, 기부 폭이 0.05 내지 5 μm, 높이가 0.05 내지 5 μm이면서 높이가 기부 폭의 1/4 이상인 것이며, 인접하는 상기 볼록부 사이의 간격이 상기 기부 폭의 0.5 내지 5배인 것을 특징으로 하는 (1)에 기재된 III족 질화물 반도체층의 제조 방법.
(3) 상기 볼록부가 상부를 향해 점차적으로 외형이 작아지는 형상인 것을 특징으로 하는 (1) 또는 (2)에 기재된 III족 질화물 반도체층의 제조 방법.
(4) 상기 볼록부가 대략 원추형 내지 대략 다각추형인 것을 특징으로 하는 (1) 내지 (3) 중 어느 한 항에 기재된 III족 질화물 반도체층의 제조 방법.
(5) 상기 기판이 사파이어 기판인 것을 특징으로 하는 (1) 내지 (4) 중 어느 한 항에 기재된 III족 질화물 반도체층의 제조 방법.
(6) 상기 기판 가공 공정 후, 상기 에피택셜 공정 전에, 상기 상면 상에 다결정의 AlxGa1-xN(0≤x≤1)으로 이루어지는 두께 0.01 내지 0.5 μm의 완충층을 스퍼터법에 의해 적층하는 완충층 형성 공정을 구비하는 것을 특징으로 하는 (1) 내지 (5) 중 어느 한 항에 기재된 III족 질화물 반도체층의 제조 방법.
(7) 상기 기판 가공 공정 후, 상기 에피택셜 공정 전에, 상기 상면 상에 단결정 구조를 갖는 AlxGa1-xN(0≤x≤1)으로 이루어지는 두께 0.01 내지 0.5 μm의 완충층을 스퍼터법에 의해 적층하는 완충층 형성 공정을 구비하는 것을 특징으로 하는 (1) 내지 (5) 중 어느 한 항에 기재된 III족 질화물 반도체층의 제조 방법.
(8) 기판 상에 형성된 단결정의 III족 질화물 반도체층 상에 LED 구조가 형성되어 있는 III족 질화물 반도체 발광 소자이며, 상기 기판은 상기 C면으로 이루어지는 평면과 상기 C면에 비평행한 표면으로 이루어지는 복수개의 볼록부로 이루어지는 상면을 갖는 것이고, III족 질화물 반도체층은 상기 상면 상에 상기 볼록부를 매립하는 상기 III족 질화물 반도체층을 에피택셜 성장시켜 형성된 것임을 특징으로 하는 III족 질화물 반도체 발광 소자.
(9) 상기 볼록부는, 기부 폭이 0.05 내지 5 μm, 높이가 0.05 내지 5 μm이면서 높이가 기부 폭의 1/4 이상의 것이며, 인접하는 상기 볼록부 사이의 간격이 상기 기부 폭의 0.5 내지 5배인 것임을 특징으로 하는 (8)에 기재된 III족 질화물 반도체 발광 소자.
(10) 상기 볼록부가 상부를 향해 점차적으로 외형이 작아지는 형상인 것을 특징으로 하는 (8) 또는 (9)에 기재된 III족 질화물 반도체 발광 소자.
(11) 상기 볼록부가 대략 원추형 내지 대략 다각추형인 것을 특징으로 하는 (8) 내지 (10) 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자.
(12) 상기 기판이 사파이어 기판인 것을 특징으로 하는 (8) 내지 (11) 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자.
(13) 상기 상면 상에 다결정의 AlxGa1-xN(0≤x≤1)으로 이루어지는 두께 0.01 내지 0.5 μm의 완충층을 갖는 것을 특징으로 하는 (8) 내지 (12) 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자.
(14) 상기 상면 상에 단결정 구조를 갖는 AlxGa1-xN(0≤x≤1)으로 이루어지는 두께 0.01 내지 0.5 μm의 완충층을 갖는 것을 특징으로 하는 (8) 내지 (12) 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자.
(15) 상기 완충층이 스퍼터법에 의해 적층된 것인 것을 특징으로 하는 (13) 또는 (14)에 기재된 III족 질화물 반도체 발광 소자.
(16) 상기 LED 구조가 III족 질화물 반도체로부터 각각 이루어지는 n형층과 발광층과 p형층을 갖는 것을 특징으로 하는 (8) 내지 (15) 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자.
(17) 상기 n형층에 n 클래드층이 구비되어 있음과 동시에, 상기 p형층에는 p 클래드층이 구비되어 있고, 상기 n 클래드층 및/또는 상기 p 클래드층이 적어도 초격자 구조를 포함하는 것을 특징으로 하는 (16)에 기재된 III족 질화물 반도체 발광 소자.
(18) (8) 내지 (17) 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자가 이용되어 이루어지는 것을 특징으로 하는 램프.
(19) (8) 내지 (17) 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자의 램프 제조를 위한 용도.
<발명의 효과>
본 발명의 III족 질화물 반도체층의 제조 방법은, 기판의 (0001)C면 상에 상기 C면에 비평행한 표면으로 이루어지는 복수개의 볼록부를 형성함으로써, 상기 기판 상에 상기 C면으로 이루어지는 평면과 상기 볼록부로 이루어지는 상면을 형성하는 기판 가공 공정을 구비하고 있기 때문에, 상면 상에 상기 III족 질화물 반도체층을 에피택셜 성장시켜, 상기 볼록부를 상기 III족 질화물 반도체층으로 매립하는 에피택셜 공정을 행함으로써, 내부 양자 효율 및 광 취출 효율이 우수한 발광 소자의 형성에 바람직하게 사용할 수 있는 결정성이 우수한 III족 질화물 반도체층이 얻어진다.
또한, 본 발명의 III족 질화물 반도체 발광 소자에서는, 기판이 상기 C면으로 이루어지는 평면과 상기 C면에 비평행한 표면으로 이루어지는 복수개의 볼록부로 이루어지는 상면을 갖는 것이고, III족 질화물 반도체층이 상기 상면 상에 상기 볼록부를 매립하는 상기 III족 질화물 반도체층을 에피택셜 성장시켜 형성된 것이기 때문에, 기판과 III족 질화물 반도체층과의 계면이 요철로 되어 있고, 계면에서의 광의 난반사에 의해 발광 소자 내부에의 광의 감금이 감소되기 때문에, 광 취출 효율이 우수한 것이 된다.
또한, 본 발명의 III족 질화물 반도체 발광 소자는 LED 구조의 결정성이 우수한 것이 되기 때문에, 내부 양자 효율의 저하를 막아 누설 전류를 감소시킬 수 있고, 출력이 높으며 전기 특성이 우수한 발광 소자가 된다.
또한, 본 발명에 있어서는 n 클래드층 및/또는 p 클래드층이 초격자 구조를 포함한 층 구성으로 함으로써, 출력이 각별히 향상되고, 전기 특성이 우수한 발광 소자로 할 수 있다.
또한, 본 발명의 램프는 본 발명의 III족 질화물 반도체 발광 소자가 이용되어 이루어지는 것이기 때문에, 발광 특성이 우수한 것이 된다.
도 1은 본 발명의 III족 질화물 반도체층의 제조 방법의 일례를 설명하기 위한 도면이며, 본 발명의 제조 방법을 이용하여, 기판의 표면 상에 완충층과 단결정의 III족 질화물 반도체층이 형성된 적층 구조를 나타낸 단면도이다.
도 2는 도 1에 나타내는 적층 구조를 제조하는 공정의 일례를 설명하기 위한 도면이며, 본 실시 형태의 기판 가공 공정이 종료된 기판을 나타낸 사시도이다.
도 3은 본 발명의 III족 질화물 반도체 발광 소자의 일례를 나타낸 단면도이다.
도 4는 본 발명의 III족 질화물 반도체 발광 소자의 일례를 나타낸 단면도이고, 도 3에 나타내는 III족 질화물 반도체 발광 소자의 부분 확대 단면도이다.
도 5는 본 발명에 따른 III족 질화물 반도체 발광 소자를 이용하여 구성한 램프의 일례를 모식적으로 나타낸 개략도이다.
<도면의 주요 부분에 대한 부호의 설명>
1 III족 질화물 반도체 발광 소자
10 상면
11 평면
12 볼록부
12c 표면
20 LED 구조
101 기판
102 완충층
103 III족 질화물 반도체층
104 n형층
104b n 클래드층
105 발광층
106 p형층
106a p 클래드층
107 정극 본딩 패드
108 부극 본딩 패드
3 램프
<발명을 실시하기 위한 최선의 형태>
이하, 본 발명에 따른 III족 질화물 반도체층의 제조 방법, III족 질화물 반도체 발광 소자 및 램프의 일 실시 형태에 대하여 도면을 적절하게 참조하여 설명한다.
도 1은 본 발명의 III족 질화물 반도체층의 제조 방법의 일례를 설명하기 위한 도면이며, 본 발명의 제조 방법을 이용하여 기판의 표면 상에, 완충층과 단결정의 III족 질화물 반도체층이 형성된 적층 구조를 나타낸 단면도이다. 도 1에 있어서 부호 101은 기판을 나타내고, 부호 102는 완충층을 나타내고, 부호 103은 III족 질화물 반도체층을 나타낸다.
[III족 질화물 반도체층의 제조 방법]
(기판 가공 공정)
도 2는 도 1에 나타내는 적층 구조를 제조하는 공정의 일례를 설명하기 위한 도면이며, 본 실시 형태의 기판 가공 공정이 종료된 기판을 나타낸 사시도이다.
기판 가공 공정에서는, 기판의 (0001)C면 상에 C면에 비평행한 표면으로 이루어지는 복수개의 볼록부를 형성함으로써, 도 1 및 도 2에 나타낸 바와 같이 기판 (101) 상에 C면으로 이루어지는 평면 (11)과 볼록부 (12)로 이루어지는 상면 (10)을 형성한다. 기판 가공 공정에서는, 기판 (101) 상에서의 볼록부 (12)의 평면 배치를 규정하는 마스크를 형성하는 패터닝 공정과, 패터닝 공정에 의해서 형성된 마스크를 사용하여 기판 (101)을 에칭하여 볼록부 (12)를 형성하는 에칭 공정을 행한다.
본 실시 형태에 있어서 복수개의 볼록부 (12)가 형성되는 기판 (101)으로서는, (0001)C면을 표면으로 하는 사파이어 단결정의 웨이퍼가 이용된다. 여기서 (0001)C면을 표면으로 하는 기판에는, 기판의 면 방위에 (0001) 방향에서 ±3°의 범위에서 오프각(off-angle)이 부여된 기판도 포함된다. 또한, C면에 비평행한 표면이란, (0001)C면에서 ±3°의 범위와 평행한 표면이 없는 표면인 것을 의미한다.
패터닝 공정은 일반적인 포토리소그래피법으로 행할 수 있다. 기판 가공 공정에서 형성하는 볼록부 (12)의 기부 (12a)의 기부 폭 (d1)은 5 μm 이하인 것이 바람직하기 때문에, 기판 (101)의 표면 전체면을 균일하게 패터닝하기 위해서는, 포토리소그래피법 중 스테퍼 노광법을 이용하는 것이 바람직하다. 그러나, 1 μm 이하의 기부 폭 (d1)의 볼록부 (12) 패턴을 형성시키기 위해서는, 고가의 스테퍼 장치 가 필요하여 고비용이 된다. 그 때문에, 1 μm 이하의 볼록부 폭 (d1)의 패턴을 형성시키는 경우에는, 광 디스크 분야에서 사용되고 있는 레이저 노광법, 또는 나노임프린트법을 이용하는 것이 바람직하다.
에칭 공정에서 기판 (101)을 에칭하는 방법으로서는, 건식 에칭법이나 습식 에칭법을 들 수 있다. 에칭 방법으로서 습식 에칭법을 이용하는 경우, 기판 (101)의 결정면이 노출되기 때문에, C면에 비평행한 표면 (12c)로 이루어지는 볼록부 (12)를 형성하는 것이 어렵다. 이 때문에, 건식 에칭법을 이용하는 것이 바람직하다.
C면에 비평행한 표면 (12c)로 이루어지는 볼록부 (12)는, 상술한 패터닝 공정에서 형성된 마스크가 소실될 때까지 기판 (101)을 건식 에칭하는 방법으로 형성시킬 수 있다. 보다 구체적으로는, 예를 들면 기판 (101) 상에 레지스트를 형성하고, 소정의 형상으로 패터닝한 후, 예를 들면 오븐을 이용하여 110 ℃에서 30 분의 열 처리를 행하는 노광후 베이킹을 행하여, 레지스트의 측면을 테이퍼형으로 한다. 이어서, 가로 방향의 에칭을 촉진시키는 소정의 조건에서 레지스트가 소실될 때까지 건식 에칭을 행하는 방법에 의해서 형성할 수 있다.
또한, C면에 비평행한 표면 (12c)로 이루어지는 볼록부 (12)는, 마스크를 사용하여 기판을 건식 에칭한 후, 재차 마스크를 박리하여 기판 (101)을 건식 에칭하는 방법에 의해서도 형성시킬 수 있다. 보다 구체적으로는, 예를 들면 기판 (101) 상에 레지스트를 형성하고, 소정의 형상으로 패터닝한 후, 예를 들면 오븐을 이용 하여 110 ℃에서 30 분의 열 처리를 행하는 노광후 베이킹을 행하여, 레지스트의 측면을 테이퍼형으로 한다. 이어서, 가로 방향의 에칭을 촉진시키는 소정의 조건에서 건식 에칭을 행하고, 레지스트가 소실되기 전에 건식 에칭을 중단한다. 그 후, 레지스트를 박리하여 건식 에칭을 재개하고, 소정량 에칭을 행하는 방법에 의해서 형성할 수 있다. 이 방법으로 형성된 볼록부 (12)는 높이의 면 내 균일성이 우수한 것이 된다.
또한, 에칭 방법으로서 습식 에칭법을 이용하는 경우, 건식 에칭법과 조합함으로써 C면에 비평행한 표면 (12c)로 이루어지는 볼록부 (12)를 형성할 수 있다.
예를 들면, 기판 (101)이 사파이어 단결정으로 이루어지는 것인 경우, 예를 들면 250 ℃ 이상의 고온으로 한 인산과 황산의 혼합산 등의 산을 이용함으로써 습식 에칭할 수 있다.
습식 에칭법과 건식 에칭법을 조합하는 방법으로서는, 예를 들면 마스크가 소실될 때까지 기판 (101)을 건식 에칭한 후, 고온의 산을 이용하여 소정량 습식 에칭하는 방법에 의해서 형성할 수 있다. 이러한 방법을 이용하여 볼록부 (12)를 형성함으로써, 볼록부 (12)의 측면을 구성하는 사면(斜面)에 결정면이 노출되고, 양호한 재현성으로 볼록부 (12)의 사면 각도를 형성할 수 있다. 또한, 표면 (11)에 깨끗한 결정면을 양호한 재현성으로 노출시킬 수 있다.
또한, 습식 에칭법과 건식 에칭법을 조합하는 방법으로서는, 상기 방법 외에, 마스크로서 SiO2 등의 산에 내성이 있는 재료로 이루어지는 마스크를 형성하여 습식 에칭을 행한 후, 마스크를 박리하고, 가로 방향의 에칭을 촉진시키는 소정의 조건에서 건식 에칭을 행하는 방법에 의해서도 형성할 수 있다. 이 방법으로 형성된 볼록부 (12)는 높이의 면 내 균일성이 우수한 것이 된다. 또한, 이 방법을 이용하여 볼록부 (12)를 형성한 경우에도, 양호한 재현성으로 볼록부 (12)의 측면을 구성하는 사면 각도를 형성할 수 있다.
또한, 본 실시 형태에 있어서는, 볼록부를 형성하기 위해서 에칭하는 방법을 행하는 경우를 예로 들어 설명하였지만, 본 발명이 상기 방법으로 한정되는 것은 아니다. 예를 들면, 기판 상에 볼록부가 되는 재료를 퇴적시킴으로써 볼록부를 형성할 수도 있다. 기판 상에 볼록부가 되는 재료를 퇴적시키는 방법으로서는, 스퍼터법, 증착법, CVD법 등을 사용할 수 있다. 또한, 볼록부가 되는 재료로서는, 기판과 거의 동등한 굴절률을 갖는 재료를 이용하는 것이 바람직하고, 사파이어 기판에 대해서는, Al2O3, SiN, SiO2 등을 사용할 수 있다.
(기판 형상)
기판 가공 공정이 종료된 기판 (101)의 상면 (10)에는, 도 2에 나타낸 바와 같이 복수개의 볼록부 (12)가 형성되어 있다. 또한, 도 2에 나타낸 바와 같이 기판 (101)의 상면 (10)에 있어서 볼록부 (12)가 형성되지 않은 부분은 (0001)C면으로 이루어지는 평면 (11)로 되어 있다. 따라서, 도 1 및 도 2에 나타낸 바와 같이, 기판 (101)의 상면 (10)은 (0001)C면으로 이루어지는 평면 (11)과 복수개의 볼록부 (12)로 구성되어 있다.
볼록부 (12)는 도 1 및 도 2에 나타낸 바와 같이 C면에 비평행한 표면 (12c)로 이루어지는 것이고, 표면 (12c)에 (0001)C면이 나타나 있지 않은 것이다. 도 1 및 도 2에 나타내는 볼록부 (12)는 기부 (12a)의 평면 형상이 대략 원형이고, 상부를 향해 점차적으로 외형이 작아지는 형상으로 되어 있고, 측면 (12b)가 외측을 향해 만곡된 주발형(椀狀)(반구형) 형상으로 되어 있다. 또한, 볼록부 (12)의 평면 배치는 도 1 및 도 2에 나타낸 바와 같이 바둑판 눈금 모양으로 등간격으로 배치되어 있다.
또한, 도 1 및 도 2에 나타내는 볼록부 (12)는 기부 폭 (d1)이 0.05 내지 5 μm, 높이 (h)가 0.05 내지 5 μm이면서 높이 (h)가 기부 폭 (d1)의 1/4 이상인 것이며, 인접하는 볼록부 (12) 사이의 간격 (d2)가 기부 폭 (d1)의 0.5 내지 5배로 되어 있다. 여기서, 볼록부 (12)의 기부 폭 (d1)은 볼록부 (12)의 저변(기부 (12a))에서의 최대폭의 길이를 말한다. 또한, 인접하는 볼록부 (12)의 간격 (d2)는 가장 근접한 볼록부 (12)의 기부 (12a)의 가장자리간 거리를 말한다.
인접하는 볼록부 (12) 사이의 간격 (d2)는 기부 폭 (d1)의 0.5 내지 5배가 되는 것이 바람직하다. 볼록부 (12) 사이의 간격 (d2)가 기부 폭 (d1)의 0.5배 미만이면, III족 질화물 반도체층 (103)을 에피택셜 성장시킬 때에, C면으로 이루어지는 평면 (11) 상에서의 결정 성장이 촉진되기 어려워지고, 볼록부 (12)를 III족 질화물 반도체층 (103)에서 완전히 매립하는 것이 어려워지고, III족 질화물 반도 체층 (103) 표면 (103a)의 평탄성이 충분히 얻어지지 않는 경우가 있다. 따라서, 볼록부 (12)를 매립하는 III족 질화물 반도체층 (103) 상에 LED 구조가 되는 반도체층의 결정을 형성한 경우, LED 구조를 구성하는 반도체층의 결정은 당연히 피트가 많이 형성되고, 형성되는 III족 질화물 반도체 발광 소자의 출력이나 전기 특성 등의 악화로 이어진다. 또한, 볼록부 (12) 사이의 간격 (d2)가 기부 폭 (d1)의 5배를 초과하면, 기판 (101)을 이용하여 III족 질화물 반도체 발광 소자를 형성한 경우에, 기판 (101)과, 기판 (101) 상에 형성된 III족 질화물 반도체층과의 계면에서의 광의 난반사 기회가 감소되고, 광의 취출 효율을 충분히 향상시킬 수 없게 될 우려가 있다.
기부 폭 (d1)은 0.05 내지 5 μm로 되는 것이 바람직하다. 기부 폭 (d1)이 0.05 μm 미만이면, 기판 (101)을 이용하여 III족 질화물 반도체 발광 소자를 형성한 경우에, 광을 난반사시키는 효과가 충분히 얻어지지 않을 우려가 있다. 또한, 기부 폭 (d1)이 5 μm를 초과하면, 볼록부 (12)를 매립하여 III족 질화물 반도체층 (103)을 에피택셜 성장시키는 것이 곤란해진다.
볼록부 (12)의 높이 (h)는 0.05 내지 5 μm인 것이 바람직하다. 볼록부 (12)의 높이 (h)가 0.05 μm 미만이면, 기판 (101)을 이용하여 III족 질화물 반도체 발광 소자를 형성한 경우에, 광을 난반사시키는 효과가 충분히 얻어지지 않을 우려가 있다. 또한, 볼록부 (12)의 높이 (h)가 5 μm를 초과하면, 볼록부 (12)를 매립하여 III족 질화물 반도체층 (103)을 에피택셜 성장시키는 것이 곤란해지고, III족 질화물 반도체층 (103)의 표면 (103a) 평탄성이 충분히 얻어지지 않는 경우가 있다.
또한, 볼록부 (12)의 높이 (h)는 기부 폭 (d1)의 1/4 이상이 되는 것이 바람직하다. 볼록부 (12)의 높이 (h)가 기부 폭 (d1)의 1/4 미만이면, 기판 (101)을 이용하여 III족 질화물 반도체 발광 소자를 형성한 경우에 있어서의 광을 난반사시키는 효과나, 광의 취출 효율을 향상시키는 효과가 충분히 얻어지지 않을 우려가 있다.
또한, 볼록부 (12) 형상은 도 2에 나타내는 예로 한정되는 것은 아니고, C면에 비평행한 표면으로 이루어지는 것이면 어떠한 형상이어도 좋다. 예를 들면, 기부의 평면 형상이 대략 다각 형태이고, 상부를 향해 점차적으로 외형이 작아지는 형상으로 되어 있고, 측면 (12)가 외측을 향해 만곡되어 있는 형상일 수도 있다. 또한, 측면이 상부를 향해 점차적으로 외형이 작아지는 사면으로 이루어지는 대략 원추형이나 대략 다각추형이 될 수도 있다. 또한, 측면의 경사 각도가 2 단계적으로 변화되는 형상일 수도 있다.
또한, 볼록부 (12)의 평면 배치도 도 2에 나타내는 예로 한정되는 것은 아니고, 등간격일 수도 있고, 등간격이 아닐 수도 있다. 또한, 볼록부 (12)의 평면 배치는 사각 형상일 수도 있고, 삼각 형상일 수도 있고, 랜덤일 수도 있다.
(기판 재료)
본 실시 형태의 발광 소자에 있어서 상술한 바와 같은 기판 (101)에 사용할 수 있는 재료로서는, III족 질화물 화합물 반도체 결정이 표면에 에피택셜 성장되는 기판 재료이면 특별히 한정되지 않고, 각종 재료를 선택하여 사용할 수 있다. 예를 들면 사파이어, SiC, 실리콘, 산화아연, 산화마그네슘, 산화망간, 산화지르코늄, 산화망간아연철, 산화마그네슘알루미늄, 붕화지르코늄, 산화갈륨, 산화인듐, 산화리튬갈륨, 산화리튬알루미늄, 산화네오디뮴갈륨, 산화란탄스트론튬알루미늄탄탈, 산화스트론튬티탄, 산화티탄, 하프늄, 텅스텐, 몰리브덴 등을 들 수 있다.
또한, 상기 기판 재료 중에서도 특히 사파이어를 이용하는 것이 바람직하고, 사파이어 기판의 c면 상에 중간층(완충층) (102)가 형성되어 있는 것이 바람직하다.
또한, 상기 기판 재료 중, 고온에서 암모니아에 접촉됨으로써 화학적인 변성을 야기하는 것으로 알려져 있는 산화물 기판이나 금속 기판 등을 이용하여, 암모니아를 사용하지 않고 중간층 (102)를 성막함과 동시에, 암모니아를 사용하는 방법으로 후술하는 n형 반도체층 (104)를 구성하는 바탕층 (103)을 성막한 경우에는, 중간층 (102)가 코팅층으로서도 작용하기 때문에 기판 (101)의 화학적인 변질을 막는 점에서 효과적이다.
또한, 중간층 (102)를 스퍼터법에 의해 형성한 경우, 기판 (101)의 온도를 낮게 억제하는 것이 가능하기 때문에, 고온에서 분해되는 성질을 갖는 재료로 이루어지는 기판 (101)을 이용한 경우에도, 기판 (101)에 손상을 주지 않고 기판 상에의 각 층의 성막이 가능하다.
(완충층 형성 공정)
본 실시 형태에서는 기판 가공 공정 후, 에피택셜 공정 전에 기판 (101)의 상면 (10) 상에 도 1에 나타내는 완충층 (102)를 적층한다.
완충층 (102)는 다결정의 AlxGa1-xN(0≤x≤1)으로 이루어지는 것이 바람직하고, 단결정의 AlxGa1-xN(0≤x≤1)의 것이 보다 바람직하다.
완충층 (102)는 상술한 바와 같이, 예를 들면 다결정의 AlxGa1-xN(0≤x≤1)으로 이루어지는 두께 0.01 내지 0.5 μm의 것으로 할 수 있다. 완충층 (102)의 두께가 0.01 μm 미만이면, 완충층 (102)에 의해 기판 (101)과 III족 질화물 반도체층 (103)의 격자 상수차를 완화시키는 효과가 충분히 얻어지지 않는 경우가 있다. 또한, 완충층 (102)의 두께가 0.5 μm를 초과하면, 완충층 (102)으로서의 기능에는 변화가 없음에도 불구하고, 완충층 (102)의 성막 처리 시간이 길어져, 생산성이 저하될 우려가 있다.
완충층 (102)는 기판 (101)과 III족 질화물 반도체층 (103)의 격자 상수차를 완화시키고, 기판 (101)의 (0001)C면 상에 C축 배향된 단결정층의 형성을 용이하게 하는 기능이 있다. 따라서, 완충층 (102) 위에 단결정의 III족 질화물 반도체층 (103)을 적층하면, 보다 한층 결정성이 양호한 III족 질화물 반도체층 (103)을 적층할 수 있다. 또한, 본 발명에 있어서는 완충층 형성 공정을 행하는 것이 바람직하지만, 행하지 않을 수도 있다.
완충층 (102)는 III족 질화물 반도체로 이루어지는 육방정계 결정 구조를 갖는 것이다. 완충층 (102)를 이루는 III족 질화물 반도체의 결정은 단결정 구조를 갖는 것이 바람직하다. III족 질화물 반도체의 결정은 성장 조건을 제어함으로써 윗 방향뿐만 아니라 면 내 방향으로도 성장하여 단결정 구조를 형성한다. 이 때문에, 완충층 (102)의 성막 조건을 제어함으로써 단결정 구조의 III족 질화물 반도체의 결정으로 이루어지는 완충층 (102)로 할 수 있다. 이러한 단결정 구조를 갖는 완충층 (102)를 기판 (101) 상에 성막한 경우, 완충층 (102)의 완충 기능이 효과적으로 작용하기 때문에, 그 위에 성막된 III족 질화물 반도체는 양호한 배향성 및 결정성을 갖는 결정막이 된다.
또한, 완충층 (102)를 이루는 III족 질화물 반도체의 결정은, 성막 조건을 컨트롤함으로써 육각 기둥을 기본으로 한 집합 조직으로 이루어지는 기둥형 결정(다결정)으로 하는 것도 가능하다. 또한, 여기서의 집합 조직으로 이루어지는 기둥형 결정이란, 인접하는 결정 입자 사이에 결정 입계를 형성하여 떨어져 있고, 그 자체는 종단면 형상으로서 기둥형으로 되어 있는 결정을 말한다.
완충층 (102)를 기판 (101)의 상면 (10) 상에 형성하는 경우, 기판 (101)에 전처리를 실시하고 나서 완충층 (102)를 형성하는 것이 바람직하다.
전처리로서는, 예를 들면 스퍼터 장치의 챔버 내에 기판 (101)을 배치하고, 완충층 (102)를 형성하기 전에 스퍼터링하는 등의 방법에 의해서 행할 수 있다. 구체적으로는, 챔버 내에서 기판 (101)을 Ar이나 N2의 플라즈마 중에 노출시킴으로써 상면 (10)을 세정하는 전처리를 행할 수 있다. Ar 가스나 N2 가스 등의 플라즈마를 기판 (101)의 상면 (10)에 작용시킴으로써, 기판 (101)의 상면 (10)에 부착된 유기물이나 산화물을 제거할 수 있다. 이 경우, 타겟에 전력을 인가하지 않고, 기판 (101)과 챔버 사이에 전압을 인가하면, 플라즈마 입자가 효율적으로 기판 (101)에 작용한다.
또한, 기판 (101)에의 전처리는 N+, (N2)+ 등의 이온 성분과, N 라디칼, N2 라디칼 등의 전하를 갖지 않는 라디칼 성분이 혼합된 분위기에서 행해지는 플라즈마 처리로 행하는 것이 바람직하다.
여기서, 기판의 표면에서 유기물이나 산화물 등의 오염물을 제거할 때, 예를 들면 이온 성분 등을 단독으로 기판 표면에 공급한 경우에는, 에너지가 너무 강하여 기판 표면에 손상을 주고, 기판 상에 성장시키는 결정의 품질을 저하시킨다고 하는 문제가 있다.
본 실시 형태에 있어서는 기판 (101)에의 전처리를, 상술한 바와 같은 이온 성분과 라디칼 성분이 혼합된 분위기에서 행해지는 플라즈마 처리를 이용한 방법으로 하여, 기판 (101)에 적절한 에너지를 갖는 반응종을 작용시킴으로써 기판 (101) 표면에 손상을 주지 않고 오염물 등의 제거를 행하는 것이 가능해진다. 이러한 효과가 얻어지는 메카니즘으로서는, 이온 성분의 비율이 적은 플라즈마를 이용함으로써 기판 (101) 표면에 주는 손상이 억제되는 것과, 기판 (101) 표면에 플라즈마를 작용시킴으로써 효과적으로 오염물을 제거할 수 있는 것 등이 생각된다.
기판 (101)에 전처리를 행한 후, 기판 (101) 상에 스퍼터법에 의해서 완충층 (102)를 성막한다. 스퍼터법에 의해서 단결정 구조를 갖는 완충층 (102)를 형성하 는 경우, 챔버 내의 질소 원료와 불활성 가스의 유량에 대한 질소 유량의 비를, 질소 원료가 50 ％ 내지 100 ％, 바람직하게는 75 ％가 되도록 하는 것이 바람직하다.
또한, 스퍼터법에 의해서 기둥형 결정(다결정)을 갖는 완충층 (102)를 형성하는 경우, 챔버 내의 질소 원료와 불활성 가스의 유량에 대한 질소 유량의 비를, 질소 원료가 1 ％ 내지 50 ％, 바람직하게는 25 ％가 되도록 하는 것이 바람직하다.
완충층 (102)는 상술한 스퍼터법뿐만 아니라 MOCVD법으로 형성할 수 있지만, 기판 (101)의 상면 (10)에 볼록부 (12)가 형성되어 있기 때문에, MOCVD법으로 완충층을 형성하면 상면 (10)에서 원료 가스의 흐름이 흐트러진다. 이 때문에, MOCVD법으로 기판 (101)의 상면 (10)에 균일하게 완충층 (102)를 적층하는 것은 곤란하다. 이에 대하여, 스퍼터법은 원료 입자의 직진성이 높기 때문에, 상면 (10)의 형상에 영향을 받지 않고 균일한 완충층 (102)를 적층하는 것이 가능하다. 따라서, 완충층 (102)는 스퍼터법으로 형성되는 것이 바람직하다.
(에피택셜 공정)
본 실시 형태에서는 완충층 형성 공정 후, 완충층 (102)이 형성된 기판 (101)의 상면 (10) 상에 단결정의 III족 질화물 반도체층 (103)을 에피택셜 성장시켜, 볼록부 (12)를 III족 질화물 반도체층 (103)으로 매립하는 에피택셜 공정을 행한다.
III족 질화물 반도체층 (103)으로서는, AlxGayInzN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z=1)을 들 수 있지만, AlxGa1-xN(0≤x<1)을 이용하면 결정성이 양호한 III족 질화물 반도체 (103)을 형성할 수 있기 때문에 바람직하다.
III족 질화물 반도체층 (103)의 최대 두께 (H)는 볼록부 (12)의 높이 (h)의 2배 이상으로 하면, 표면 (103a)이 평탄한 III족 질화물 반도체층 (103)이 얻어지기 때문에 바람직하다. III족 질화물 반도체층 (103)의 최대 두께 (H)가 볼록부 (12) 높이 (h)의 2배보다 작으면, 볼록부 (12)를 매립하여 성장한 III족 질화물 반도체층 (103)의 표면 (103a) 평탄성이 불충분해지고, III족 질화물 반도체층 (103) 상에 LED 구조를 적층한 경우에 LED 구조를 구성하는 결정의 결정성이 나빠지는 경우가 있다.
III족 질화물 반도체층 (103)의 결정성을 양호하게 하기 위해서는, III족 질화물 반도체층 (103)은 불순물을 도핑하지 않는 것이 바람직하다. 그러나, p형 또는 n형 도전성이 필요한 경우에는, 억셉터 불순물 또는 도너 불순물을 첨가할 수 있다.
예를 들면, 사파이어 기판의 표면에 단결정의 III족 질화물 반도체층을 에피택셜 성장하는 경우, C면에서는 C축 방향으로 배향된 단결정이 에피택셜 성장하기 쉬워, C면 이외의 표면 상에서는 단결정의 에피택셜 성장이 일어나기 어려운 경향이 있다. 또한, MOCVD법을 이용하여 사파이어 기판의 표면에 단결정의 III족 질화물 반도체층을 성장시키면, C면에서는 단결정층이 에피택셜 성장하지만, C면 이외 의 표면 상에는 단결정층이 에피택셜 성장하지 않는다. 따라서, III족 질화물 반도체층 (103)의 성장은 MOCVD법에 의해 행하는 것이 바람직하다. 본 실시 형태에 있어서, 완충층 (102)이 형성된 기판 (101) 상면 (10) 상에 MOCVD법에 의해 단결정의 III족 질화물 반도체층 (103)을 에피택셜 성장시키면, C면에 비평행한 표면 (12c)로 이루어지는 볼록부 (12) 표면 (12c)에서는 결정이 성장하지 않고, (0001)C면으로 이루어지는 평면 (11)에서만 C축 방향으로 배향된 결정이 에피택셜 성장한다.
III족 질화물 반도체층 (103)을 MOCVD법으로 적층하는 경우, 캐리어 가스로서 수소(H2) 또는 질소(N3), III족 원료인 Ga원으로서 트리메틸갈륨(TMG) 또는 트리에틸갈륨(TEG), Al원으로서 트리메틸알루미늄(TMA) 또는 트리에틸알루미늄(TEA), In원으로서 트리메틸인듐(TMI) 또는 트리에틸인듐(TEI), V족 원료인 N원으로서 암모니아(NH3), 히드라진(N2H4) 등이 이용된다. 또한, 도펀트로서는, n형에는 Si 원료로서 모노실란(SiH4) 또는 디실란(Si2H6)을, Ge 원료로서 게르마늄 가스(GeH4)나 테트라메틸게르마늄((CH3)4Ge)이나 테트라에틸게르마늄((C2H5)4Ge) 등의 유기 게르마늄 화합물을, p형에는 Mg 원료로서 시클로펜타디에닐마그네슘(Cp2Mg)을 이용할 수 있다.
또한, 볼록부 (12)가 형성된 기판 (101)은 볼록부 (12)가 형성되지 않은 기판과 비교하여, 상면 (10)에 III족 질화물 반도체층 (103)을 MOCVD법으로 에피택셜 성장한 경우에, 평탄성이 양호한 III족 질화물 반도체층 (103)을 적층하는 것이 곤란하다. 또한, 볼록부 (12)가 형성된 기판 (101)의 상면 (10)에 적층된 III족 질화물 반도체층 (103)은, 결정성을 악화시키는 C축 방향의 기울기(틸트)나 C축의 비틀림(트위스트) 등이 생기기 쉽다.
이 때문에, 볼록부 (12)가 형성된 기판 (101)의 상면 (10)에 III족 질화물 반도체층 (103)을 MOCVD법으로 에피택셜 성장시키는 경우, 충분한 표면 평탄성이나 양호한 결정성을 얻기 위해서, 이하에 나타내는 성장 조건으로 하는 것이 바람직하다.
(성장 조건)
볼록부 (12)가 형성된 기판 (101)의 상면 (10)에 III족 질화물 반도체층 (103)을 MOCVD법으로 에피택셜 성장시키는 경우, 성장 압력 및 성장 온도를 이하에 나타내는 조건으로 하는 것이 바람직하다. 성장 압력을 낮추고 성장 온도를 높이면, 가로 방향의 결정 성장이 촉진되고, 성장 압력을 높이고 성장 온도를 낮추면, 패싯(facet) 성장 모드(△ 형상)가 된다.
또한, 성장 초기의 성장 압력을 높이면, X선 로킹 커브의 반값폭(XRC-FWHM)이 작아지고, 결정성이 향상되는 경향이 있다.
따라서, 볼록부 (12)가 형성된 기판 (101)의 상면 (10)에 III족 질화물 반도체층 (103)을 MOCVD법으로 에피택셜 성장시키는 경우, III족 질화물 반도체층 (103)의 막 두께가 2 μm 정도 이상이 될 때까지(전반)와, III족 질화물 반도체층 (103)을 2 μm 정도 이상 적층한 후(후반)에서 성장 압력을 2 단계로 변화시키는 것이 바람직하다.
전반은 성장 압력을 40 kPa 이상으로 하는 것이 바람직하고, 60 kPa 정도로 하는 것이 보다 바람직하다. 성장 압력을 40 kPa 이상으로 하면, 패싯 성장 모드(△ 형상)가 되고, 전위가 가로 방향으로 굴곡되며 에피택셜 표면에 관통되지 않는다. 이 때문에, 성장 압력을 높이면, 저전위화되어 결정성이 양호해진다고 추정된다. 또한, 성장 압력을 40 kPa 미만으로 하면, 결정성이 악화되고, X선 로킹 커브의 반값폭(XRC-FWHM)이 커지기 때문에 바람직하지 않다.
그러나, 성장 압력을 40 kPa 이상으로 하면, 에피택셜 성장시킨 III족 질화물 반도체층 (103)의 표면에 피트가 발생하기 쉬워지고, 충분한 표면 평탄성이 얻어지지 않는 경우가 있다. 이 때문에, 성장 압력을 40 kPa 이상으로 하는 경우, 성장 온도를 1140 ℃ 이하로 하는 것이 바람직하고, 1120 ℃ 정도로 하는 것이 보다 바람직하다. 성장 온도를 1140 ℃ 이하로 함으로써 성장 압력을 40 kPa 이상, 바람직하게는 60 kPa 정도로 한 경우에도, 피트의 발생을 충분히 억제할 수 있다.
또한, 후반은 성장 압력을 40 kPa 이하로 하는 것이 바람직하고, 20 kPa 정도로 하는 것이 보다 바람직하다. 후반에 성장 압력을 40 kPa 이하로 함으로써, 가로 방향의 결정 성장을 촉진시킬 수 있고, 표면 평탄성이 우수한 III족 질화물 반도체층 (103)이 얻어진다.
이상의 공정에 의해, 도 1에 나타내는 적층 구조가 얻어진다.
본 실시 형태의 III족 질화물 반도체층의 제조 방법에서는, C면으로 이루어지는 평면 (11)과, C면에 비평행한 표면 (12c)로 이루어지는 복수개의 볼록부 (12) 로 이루어지는 상면 (10)을 형성하는 기판 가공 공정과, 상면 (10) 상에 볼록부 (12)를 매립하는 III족 질화물 반도체층 (103)을 성장시키는 에피택셜 공정을 구비하기 때문에, III족 질화물 반도체층 (103)의 결정 중에 전위 등의 결정 결함이 생기기 어려워, 양호한 결정성을 갖는 III족 질화물 반도체층 (103)을 형성할 수 있다.
여기서, 예를 들면 볼록부 표면에 C면이 존재하는 경우, 볼록부가 형성된 기판 상에 단결정의 III족 질화물 반도체층을 에피택셜 성장시키면, 볼록부 표면에 존재하는 C면과, 볼록부가 형성되지 않은 영역의 C면에서 결정이 성장하게 된다. 이 경우, 볼록부 표면에서 성장한 결정과, 볼록부가 형성되지 않은 영역에서 성장한 결정이 합체한 부분에 전위 등의 결정 결함이 발생하기 쉬워, 결정성이 양호한 III족 질화물 반도체층이 얻어지기 어렵다. 여기서 생긴 결정 결함은, III족 질화물 반도체층 위에 n형층, 발광층, p형층으로 이루어지는 LED 구조를 형성한 경우, LED 구조를 구성하는 반도체층의 결정에 인계되고, 발광 소자를 형성한 경우에서의 내부 양자 효율의 저하나 누설 전류 증대의 원인이 된다.
그러나, 본 실시 형태에서는, 기판 (101) 상에 C면에 비평행한 표면 (12c)로 이루어지는 볼록부 (12)를 형성함으로써, C면으로 이루어지는 평면 (11)과 볼록부 (12)로 이루어지는 상면 (10)을 형성하기 때문에, 기판 (101)의 상면 (10)에 III족 질화물 반도체층 (103)의 에피택셜 성장을 행한 경우, 평면 (11)에서만 결정이 성장하게 된다. 따라서, 기판 (101)의 상면 (10)에 형성되는 III족 질화물 반도체층 (103)은, 상면 (10) 상에 볼록부 (12)를 매립하여 에피택셜 성장하고, 결정 중에 전위 등의 결정 결함을 일으키지 않는다.
따라서, 본 실시 형태의 제조 방법에 의해 얻어진 III족 질화물 반도체층 (103) 위에, III족 질화물 반도체로 이루어지는 n형층, 발광층, p형층으로 이루어지는 LED 구조를 형성한 경우, LED 구조를 구성하는 결정의 결정성이 양호해지고, 발광 소자를 형성한 경우에 내부 양자 효율이 우수하며 누설이 적어진다. 또한, 본 실시 형태에서는 기판 (101) 상에 볼록부 (12)를 형성하기 때문에, 기판 (101)과 III족 질화물 반도체층의 계면이 요철이 되고, 도 1에 나타내는 적층 구조는 계면에서의 광의 난반사에 의해 우수한 광 취출 효율이 얻어지는 발광 소자를 실현 가능하게 된다.
[III족 질화물 반도체 발광 소자]
도 3은 본 발명의 III족 질화물 반도체 발광 소자의 일례를 나타낸 단면도이다. 도 3에 나타내는 III족 질화물 반도체 발광 소자(이하, 발광 소자라 약칭하는 경우가 있음) (1)은, 도 1에 나타내는 적층 구조의 III족 질화물 반도체층 (103) 상에 LED 구조 (20)이 형성되어 이루어지는 것이다. 또한, 도 3에 있어서 부호 107은 정극 본딩 패드를 나타내고, 부호 108은 부극 본딩 패드를 나타낸다. 또한, 도 4는 도 3에 나타내는 발광 소자 (1) 중, n형층 (104), 발광층 (105) 및 p형층 (106)을 나타내는 부분 확대 단면도이다.
본 실시 형태의 III족 질화물 반도체 발광 소자 (1)은 도 3에 나타내는 예와 같이 일면 전극형의 것이고, 상술한 바와 같은 기판 (101) 상에 중간층 (102)와, III족 원소로서 Ga를 함유하는 III족 질화물 반도체로 이루어지는 LED 구 조(III족 질화물 반도체층) (20)이 형성된 것이다. LED 구조 (20)은 도 3에 나타낸 바와 같이, n형 반도체층 (104), 발광층 (105) 및 p형 반도체층 (106)의 각 층이 이 순서대로 적층되어 이루어지는 것이다.
(LED 구조)
LED 구조 (20)은 III족 질화물 반도체로부터 각각 이루어지는 n형층 (104)와 발광층 (105)와 p형층 (106)을 갖는다. LED 구조 (20)은 MOCVD법으로 형성하면 결정성이 양호한 것이 얻어진다.
n형층 (104)는 통상 n 컨택트층 (104a)와 n 클래드층 (104b)로 구성된다. n 컨택트층 (104a)는 n 클래드층 (104b)를 겸하는 것도 가능하다.
n 컨택트층 (104a)는 부극을 설치하기 위한 층이다. n 컨택트층 (104a)로서는, AlxGa1-xN층(0≤x<1, 바람직하게는 0≤x≤0.5, 더욱 바람직하게는 0≤x≤0.1)으로 구성되는 것이 바람직하다. 또한, n 컨택트층 (104a)에는 n형 불순물이 도핑되어 있는 것이 바람직하고, n형 불순물을 1×1017 내지 1×1020/cm3, 바람직하게는 1×1018 내지 1×1019/cm3의 농도로 함유하면, 부극과의 양호한 오믹 접촉 유지의 관점에서 바람직하다. n형 불순물로서는 특별히 한정되지 않지만, 예를 들면 Si, Ge 및 Sn 등을 들 수 있고, 바람직하게는 Si 및 Ge를 들 수 있다.
n 컨택트층 (104a)의 막 두께는 0.5 내지 5 μm가 되는 것이 바람직하고, 1 내지 3 μm의 범위로 설정하는 것이 보다 바람직하다. n 컨택트층 (104a)의 막 두께가 상기 범위에 있으면, 반도체의 결정성이 양호하게 유지된다.
n 컨택트층 (104a)와 발광층 (105) 사이에는, n 클래드층 (104b)를 설치하는 것이 바람직하다. n 클래드층 (104b)는 발광층 (105)에의 캐리어의 주입과 캐리어의 가둠을 행하는 층이다. n 클래드층 (104b)는 AlGaN, GaN, GaInN 등으로 형성하는 것이 가능하다. 또한, 이들 구조의 헤테로 접합이나 복수회 적층한 초격자 구조로 할 수도 있다. n 클래드층 (104b)를 GaInN으로 형성하는 경우에는, 발광층 (105)의 GaInN의 밴드 갭보다 크게 하는 것이 바람직한 것은 물론이다.
n 클래드층 (104b)의 막 두께는 특별히 한정되지 않지만, 바람직하게는 0.005 내지 0.5 μm이고, 보다 바람직하게는 0.005 내지 0.1 μm이다. n 클래드층 (104b)의 n형 도핑 농도는 1×1017 내지 1×1020/cm3인 것이 바람직하고, 보다 바람직하게는 1×1018 내지 1×1019/cm3이다. 도핑 농도가 이 범위이면, 양호한 결정성의 유지 및 소자의 동작 전압 감소의 관점에서 바람직하다.
또한, n 클래드층 (104b)를, 초격자 구조를 포함하는 층으로 하는 경우에는, 상세한 도시를 생략하지만, 100 옹스트롱 이하의 막 두께를 갖는 III족 질화물 반도체로 이루어지는 n측 제1층과, 상기 n측 제1층과 조성이 다름과 동시에 100 옹스트롱 이하의 막 두께를 갖는 III족 질화물 반도체로 이루어지는 n측 제2층이 적층된 구조를 포함하는 것일 수도 있다. 또한, n 클래드층 (104b)는 n측 제1층과 n측 제2층이 교대로 반복하여 적층된 구조를 포함한 것일 수도 있다. 또한, 바람직하게는, 상기 n측 제1층 또는 n측 제2층 중 어느 것이 활성층(발광층 (15))에 접하는 구성으로 할 수 있다.
상술한 바와 같은 n측 제1층 및 n측 제2층은, 예를 들면 Al을 포함하는 AlGaN계(단순히 AlGaN이라 기재하는 경우가 있음), In을 포함하는 GaInN계(단순히 GaInN이라 기재하는 경우가 있음), GaN의 조성으로 할 수 있다. 또한, n측 제1층 및 n측 제2층은 GaInN/GaN의 교대 구조, AlGaN/GaN의 교대 구조, GaInN/AlGaN의 교대 구조, 조성이 다른 GaInN/GaInN의 교대 구조(본 발명에 있어서의 “조성이 다르다”라는 설명은, 각 원소 조성비가 다른 것을 가리키고, 이하 동일함), 조성이 다른 AlGaN/AlGaN의 교대 구조일 수도 있다. 본 발명에 있어서는 n측 제1층 및 n측 제2층은 GaInN/GaN의 교대 구조 또는 조성이 다른 GaInN/GaInN인 것이 바람직하다.
상기 n측 제1층 및 n측 제2층의 초격자층은 각각 60 옹스트롱 이하인 것이 바람직하고, 각각 40 옹스트롱 이하인 것이 보다 바람직하고, 각각 10 옹스트롱 내지 40 옹스트롱의 범위인 것이 가장 바람직하다. 초격자층을 형성하는 n측 제1층과 n측 제2층의 막 두께가 100 옹스트롱을 초과하면, 결정 결함이 생기기 쉬워서 바람직하지 않다.
상기 n측 제1층 및 n측 제2층은 각각 도핑된 구조일 수도 있고, 또한 도핑 구조/미도핑 구조의 조합일 수도 있다. 도핑되는 불순물로서는, 상기 재료 조성에 대하여 종래 공지된 것을 아무런 제한없이 적용할 수 있다. 예를 들면, n 클래드층으로서, GaInN/GaN의 교대 구조 또는 조성이 다른 GaInN/GaInN의 교대 구조의 것을 이용한 경우에는, 불순물로서 Si가 바람직하다. 또한, 상술한 바와 같은 n측 초격자 다층막은 GaInN이나 AlGaN, GaN으로 대표되는 조성이 동일할 수도, 도핑을 적절하게 온, 오프하면서 제조할 수도 있다.
n형층 (104) 위에 적층되는 발광층 (105)로서는, 단일 양자 웰(well) 구조 또는 다중 양자 웰 구조 등의 발광층 (105)가 있다. 도 4에 나타낸 바와 같은 양자 웰 구조의 웰층 (105b)로서는, Ga1-yInyN(0<y<0.4)으로 이루어지는 III족 질화물 반도체층이 통상 이용된다. 웰층 (105b)의 막 두께로서는, 양자 효과가 얻어지는 정도의 막 두께, 예를 들면 1 내지 10 nm으로 할 수 있고, 바람직하게는 2 내지 6 nm으로 하면 발광 출력의 관점에서 바람직하다.
또한, 다중 양자 웰 구조의 발광층 (105)의 경우에는, 상기 Ga1-yInyN을 웰층 (105b)로 하고, 웰층 (105b)보다 밴드 갭 에너지가 큰 AlxGa1-xN(0≤z<0.3)을 장벽층 (105a)로 한다. 웰층 (105b) 및 장벽층 (105a)에는, 설계에 의해 불순물을 도핑할 수도 하지 않을 수도 있다.
p형층 (106)은 통상 p 클래드층 (106a) 및 p 컨택트층 (106b)로 구성된다. 또한, p 컨택트층 (106b)가 p 클래드층 (106a)를 겸하는 것도 가능하다.
p 클래드층 (106a)는 발광층 (105)에의 캐리어의 가둠과 캐리어의 주입을 행하는 층이다. p 클래드층 (106a)로서는, 발광층 (105)의 밴드 갭 에너지보다 커지는 조성이고, 발광층 (105)에의 캐리어의 가둠이 가능한 것이면 특별히 한정되지 않지만, 바람직하게는 AlxGa1-xN(0<x≤0.4)의 것을 들 수 있다. p 클래드층 (106a)가 이러한 AlGaN으로 이루어지면, 발광층에의 캐리어 가둠의 관점에서 바람직하다. p 클래드층 (106a)의 막 두께는 특별히 한정되지 않지만, 바람직하게는 1 내지 400 nm이고, 보다 바람직하게는 5 내지 100 nm이다. p 클래드층 (106a)의 p형 도핑 농 도는 1×1018 내지 1×1021/cm3인 것이 바람직하고, 보다 바람직하게는 1×1019 내지 1×1020/cm3이다. p형 도핑 농도가 상기 범위이면, 결정성을 저하시키지 않으며 양호한 p형 결정이 얻어진다.
또한, p 클래드층 (106a)는 복수회 적층한 초격자 구조로 할 수도 있다.
또한, p 클래드층 (106a)를 초격자 구조를 포함하는 층으로 하는 경우에는, 상세한 도시를 생략하지만, 100 옹스트롱 이하의 막 두께를 갖는 III족 질화물 반도체로 이루어지는 p측 제1층과, 상기 p측 제1층과 조성이 다름과 동시에 100 옹스트롱 이하의 막 두께를 갖는 III족 질화물 반도체로 이루어지는 p측 제2층이 적층된 구조를 포함하는 것일 수도 있다. 또한, p측 제1층과 p측 제2층이 교대로 반복하여 적층된 구조를 포함한 것일 수도 있다.
상술한 바와 같은 p측 제1층 및 p측 제2층은 각각 다른 조성, 예를 들면 AlGaN, GaInN 또는 GaN 중 어느 조성일 수도 있고, 또한 GaInN/GaN의 교대 구조, AlGaN/GaN의 교대 구조 또는 GaInN/AlGaN의 교대 구조일 수도 있다. 본 발명에 있어서는, p측 제1층 및 p측 제2층은 AlGaN/AlGaN 또는 AlGaN/GaN의 교대 구조인 것이 바람직하다.
상기 p측 제1층 및 p측 제2층의 초격자층은 각각 60 옹스트롱 이하인 것이 바람직하고, 각각 40 옹스트롱 이하인 것이 보다 바람직하고, 각각 10 옹스트롱 내지 40 옹스트롱의 범위인 것이 가장 바람직하다. 초격자층을 형성하는 p측 제1층과 p측 제2층의 막 두께가 100 옹스트롱을 초과하면, 결정 결함 등을 많이 포함하 는 층이 되어 바람직하지 않다.
상기 p측 제1층 및 p측 제2층은 각각 도핑된 구조일 수도 있고, 또한 도핑 구조/미도핑 구조의 조합일 수도 있다. 도핑되는 불순물로서는, 상기 재료 조성에 대하여 종래 공지된 것을 아무런 제한없이 적용할 수 있다. 예를 들면, p 클래드층으로서, AlGaN/GaN의 교대 구조 또는 조성이 다른 AlGaN/AlGaN의 교대 구조의 것을 이용한 경우에는, 불순물로서 Mg가 바람직하다. 또한, 상술한 바와 같은 p측 초격자 다층막은 GaInN이나 AlGaN, GaN으로 대표되는 조성이 동일할 수도, 도핑을 적절하게 온, 오프하면서 제조할 수도 있다.
p 컨택트층 (106b)는 정극을 설치하기 위한 층이다. p 컨택트층 (106b)는 AlxGa1-xN(0≤x≤0.4)이 바람직하다. Al 조성이 상기 범위이면, 양호한 결정성의 유지 및 p 오믹 전극과의 양호한 오믹 접촉의 관점에서 바람직하다. p형 불순물(도펀트)를 1×1018 내지 1×1021/cm3의 농도, 바람직하게는 5×1019 내지 5×1020/cm3의 농도로 함유하면, 양호한 오믹 접촉의 유지, 균열 발생의 방지, 양호한 결정성 유지의 관점에서 바람직하다. p형 불순물로서는 특별히 한정되지 않지만, 예를 들면 바람직하게는 Mg을 들 수 있다. p 컨택트층 (106b)의 막 두께는 특별히 한정되지 않지만, 0.01 내지 0.5 μm가 바람직하고, 보다 바람직하게는 0.05 내지 0.2 μm이다. p 컨택트층 (106b)의 막 두께가 이 범위이면, 발광 출력의 관점에서 바람직하다.
(전극)
정극 본딩 패드 (107)은 p형층 (106)과 접하는 투광성 도전 산화막층으로 이루어지는 투광성 정극 (109) 상의 일부에 설치되어 있다.
투광성 정극 (109)는 ITO(In2O3-SnO2), AZnO(ZnO-Al2O3), IZnO(In2O3-ZnO), GZO(ZnO-Ga2O3)으로부터 선택되는 1종류 이상을 포함한 재료를, 이 기술 분야에서 잘 알려진 관용 수단으로 설치할 수 있다. 또한, 투광성 정극 (109)의 구조도 종래 공지된 구조를 포함하여 어떠한 구조의 것도 아무런 제한없이 사용할 수 있다. 또한, 투광성 정극 (109)는 p형층 (106) 상의 거의 전체면을 덮도록 형성하여도 상관없고, 간극을 뚫어 격자형이나 나무 형상으로 형성할 수도 있다. 투광성 정극 (109)를 형성한 후에, 합금화나 투명화를 목적으로 한 열 어닐링을 실시하는 경우도 있지만, 실시하지 않아도 상관없다.
정극 본딩 패드 (107)은 회로 기판이나 리드 프레임 등과의 전기 접속을 위해서 설치된다. 정극 본딩 패드로서는, Au, Al, Ni 및 Cu 등을 이용한 각종 구조가 널리 알려져 있고, 이들 널리 알려진 재료, 구조를 아무런 제한없이 사용할 수 있다.
정극 본딩 패드 (107)의 두께는 100 내지 1000 nm의 범위 내인 것이 바람직하다. 또한, 본딩 패드의 특성상, 두께가 큰 쪽이 접착성(bondability)이 높아지기 때문에, 정극 본딩 패드 (107)의 두께는 300 nm 이상으로 하는 것이 보다 바람직하다. 또한, 정극 본딩 패드 (107)의 두께는 제조 비용의 관점에서 500 nm 이하로 하는 것이 보다 바람직하다.
부극 본딩 패드 (108)은 LED 구조 (20)의 n형층 (104)에 접하도록 형성된다. 이 때문에, 부극 본딩 패드 (108)을 형성할 때는, 발광층 (105) 및 p형층 (106)의 일부를 제거하여 n형층 (104)의 n 컨택트층을 노출시켜, 이 위에 부극 본딩 패드 (108)을 형성한다.
부극 본딩 패드 (108)로서는, 각종 조성이나 구조가 널리 알려져 있고, 이들 널리 알려진 조성이나 구조를 아무런 제한없이 사용할 수 있고, 이 기술 분야에서 잘 알려진 관용 수단으로 설치할 수 있다.
도 3에 나타내는 III족 질화물 반도체 발광 소자 (1)은, 본 발명의 제조 방법에 의해서 제조된 III족 질화물 반도체층 (103) 상에 LED 구조 (20)이 형성되어 있는 것이기 때문에, 기판 (101)과 III족 질화물 반도체층과의 계면이 요철로 되어 있고, 계면에서의 광의 난반사에 의해 우수한 광 취출 효율이 얻어진다. 또한, 도 3에 나타내는 III족 질화물 반도체 발광 소자 (1)은, 상술한 바와 같이 LED 구조 (20)을 구성하는 III족 질화물 반도체로 이루어지는 n형층 (104), 발광층 (105), p형층 (106)의 결정성이 우수한 것이 되기 때문에, 내부 양자 효율의 저하를 막아 누설 전류를 감소시킬 수 있고, 출력이 높아 전기 특성이 우수한 것이 된다.
(램프)
본 발명의 램프는 본 발명의 III족 질화물 반도체 발광 소자가 이용되어 이루어지는 것이다.
본 발명의 램프로서는, 예를 들면 본 발명의 III족 질화물 반도체 발광 소자와 형광체를 조합시키는 것을 들 수 있다. III족 질화물 반도체 발광 소자와 형광 체를 조합시킨 램프는 당업자에게 널리 알려진 수단에 의해서 당업자에게 널리 알려진 구성으로 할 수 있다. 또한, 종래부터 III족 질화물 반도체 발광 소자와 형광체를 조합함으로써 발광색을 변화시키는 기술이 알려져 있고, 본 발명의 램프에 있어서도 이러한 기술을 아무런 제한없이 채용하는 것이 가능하다.
도 5는 본 발명에 따른 III족 질화물 반도체 발광 소자를 이용하여 구성한 램프의 일례를 모식적으로 나타낸 개략도이다. 도 5에 나타내는 램프 (3)은 포탄형의 것이고, 도 3에 나타내는 III족 질화물 반도체 발광 소자 (1)이 이용되고 있다. 도 5에 나타낸 바와 같이, III족 질화물 반도체 발광 소자 (1)의 정극 본딩 패드 (107)이 와이어 (33)으로 2개의 프레임 (31), (32) 내의 한쪽(도 5에서는 프레임 (31))에 접착되고, 발광 소자 (1)의 부극 본딩 패드 (108)이 와이어 (34)로 다른쪽 프레임 (32)에 접합되는 것에 의해, III족 질화물 반도체 발광 소자 (1)이 실장되어 있다. 또한, III족 질화물 반도체 발광 소자 (1)의 주변은 투명한 수지로 이루어지는 몰드 (35)로 밀봉되어 있다.
본 발명의 램프는 본 발명의 III족 질화물 반도체 발광 소자 (1)이 이용되어 이루어지는 것이기 때문에, 우수한 발광 특성을 구비한 것이 된다.
또한, 본 발명의 램프는 일반 용도의 포탄형, 휴대 백 라이트 용도의 사이드뷰형, 표시기에 이용되는 톱뷰형 등 어떤 용도에도 사용할 수 있다.
다음에, 본 발명을 실시예 및 비교예를 나타내어 보다 상세하게 설명하지만, 본 발명이 이들 실시예로만 한정되는 것은 아니다.
[실시예 1]
사파이어 기판의 (0001)C면 상에 표 1에 나타내는 「기부 폭」, 「높이」, 「기부 폭/4」, 「인접하는 볼록부 사이의 간격」, 「볼록부 표면 C면의 유무」의 복수개 볼록부를 이하에 나타낸 바와 같이 하여 형성하였다(기판 가공 공정). 즉, 직경 2 인치의 C면 사파이어 기판에 공지된 포토리소그래피법으로 마스크를 형성하고, 건식 에칭법으로 사파이어 기판을 에칭함으로써 볼록부를 형성하였다. 또한, 노광법으로서, 자외광을 이용한 스테퍼 노광법을 이용하였다. 또한, 건식 에칭에는 BCl3과 Cl2의 혼합 가스를 이용하였다.
Figure 112009035282384-pct00001
이와 같이 하여 얻어진 실시예 1의 볼록부는, 기부의 평면 형상이 원형이며 상부를 향해 점차적으로 외형이 작아지는 형상이고, 측면이 외측을 향해 만곡된 주발형(반구형) 형상이었다.
[비교예 1, 비교예 2]
노광시의 마스크를 각각 다르게 한 것 이외에는, 실시예 1과 동일하게 하여 비교예 1 및 비교예 2의 볼록부를 형성하였다.
얻어진 비교예 1의 볼록부는 기부의 평면 형상이 원형, 단면 형상이 사다리꼴이었다. 또한, 비교예 2는 볼록부의 형상은 실시예 1과 동일하지만, 「인접하는 볼록부 사이의 간격」이 실시예 1과 달랐다.
[비교예 3]
습식 에칭법을 이용하여 에칭한 것 이외에는 실시예 1과 동일하게 하여 비교예 3의 볼록부를 형성하였다. 얻어진 비교예 3의 볼록부는 기부의 평면 형상이 원형, 단면 형상이 사다리꼴이었다.
그 후, 이하에 나타낸 바와 같이, 실시예 1, 비교예 1 내지 비교예 3의 복수개의 볼록부가 형성된 기판의 상면에, RF 스퍼터법을 이용하여 단결정 구조를 갖는 AlN으로 이루어지는 두께 50 nm 완충층을 형성하였다(완충층 형성 공정).
스퍼터 성막 장치로서는, 고주파식 전원을 가지고, 타겟 내에서 마그네트 위치를 움직일 수 있는 기구를 가지고 있는 것을 사용하였다. 우선, 복수개의 볼록부가 형성된 기판을 스퍼터 성막 장치의 챔버 내에 도입하여 500 ℃까지 가열하고, 챔버 내에 질소 가스만을 15 sccm의 유량으로 도입한 후, 챔버 내의 압력을 1 Pa로 유지하고, 기판측에 500 W의 고주파 바이어스를 인가하여 기판을 질소 플라즈마에 노출시킴으로써 기판 표면을 세정하였다(전처리).
계속해서, 챔버 내에 아르곤 및 질소 가스를 도입하고, 기판 온도를 500 ℃로 유지한 채로 2000 W의 고주파 바이어스를 금속 Al 타겟측에 인가하고, 챔버 내의 압력을 0.5 Pa로 유지하며, Ar 가스를 5 sccm, 질소 가스를 15 sccm 유통시킨 조건(가스 전체에 대한 질소의 비는 75 ％)에서, 복수개의 볼록부가 형성된 기판 상에 AlN으로 이루어지는 완충층을 성막하였다. 성장율은 0.08 nm/s였다. 또한, 타겟 내의 마그네트는 기판 세정시에도 완충층 성막시에도 요동시켜 두었다. 또한, 미리 측정한 성막 속도에 따라서 규정된 시간 동안 성막을 행하고, 50 nm의 AlN층으로 이루어지는 완충층을 복수개의 볼록부가 형성된 기판 상에 퇴적한 후, 플라즈마를 일으키는 것을 멈추고, 기판 온도를 저하시켰다.
이와 같이 하여 얻어진 완충층 상에, 이하에 나타내는 감압 MOCVD법을 이용하여 III족 질화물 반도체층을 에피택셜 성장시켰다(에피택셜 공정).
우선, 스퍼터 성막 장치로부터 취출한 완충층까지 형성된 기판을, MOCVD법에 의한 III족 질화물 반도체층의 성장을 위한 반응로 내에 도입하고, 고주파(RF) 유도 가열식 히터로 성막 온도로 가열되는 반도체용 고순도 흑연제 서셉터(susceptor) 상에 장착시켰다. 그 후, 스테인리스강제 기상 성장 반응로 내에 질소 가스를 유통시키고, 반응로 내를 퍼지하였다.
또한, 기상 성장 반응로 내에 질소 가스를 8 분간에 걸쳐 유통시킨 후, 유도 가열식 히터를 작동시켜 사파이어 기판 온도를 약 10 분간에 실온 내지 500 ℃로 승온하였다. 그 후, 기판 온도를 500 ℃에서 NH3 가스 및 질소 가스를 반응로 내에 유통시켰다. 기상 성장 반응로 내의 압력을 95 kPa로 하였다. 계속해서, 기판 온도를 약 10 분간에 걸쳐 1000 ℃까지 승온시키고, 이 온도 및 압력하에서 10 분간 방치하여 기판 표면을 서멀 클리닝(thermal cleaning)하였다. 서멀 클리닝 종료 후, 기상 성장 반응로 내에의 질소 가스의 공급은 계속시켰다.
그 후, 암모니아 가스의 유통을 계속하면서 수소 분위기 중에서 기판 온도를 1120 ℃로 승온시켰다. 반응로 내의 압력을 60 kPa로 하였다. 기판 온도가 1120 ℃에서 안정된 것을 확인한 후, 트리메틸갈륨(TMG)의 기상 성장 반응로 내로의 공급을 개시하고, AlN 완충층 상에 비도핑 GaN층을 3 μm의 막 두께까지 에피택셜 성장시켰다. 이 때, 암모니아량은 V족(N)/III족(Ga)비가 600이 되도록 조절하였다. 또한, 3 μm의 GaN층으로 이루어지는 III족 질화물 반도체층을 성장 후, 반응로에의 원료 공급을 정지시키고, 기판 온도를 저하시켰다.
그 후, 반응로로부터 GaN층이 형성된 기판을 취출하여 GaN층의 표면 평탄성을 관찰하였다. 또한, GaN층의 X선 로킹 커브의 반값폭(XRC-FWHM)을 측정하였다. GaN층의 평탄성 및 XRC의 반값폭(XRC-FWHM)의 결과를 표 1에 나타내었다.
표 1에 나타낸 바와 같이, 비교예 1에서는 볼록부 표면에 C면이 있기 때문에, 실시예 1과 비교하여 결정성이 나빴다(XRC-FWHM이 (0002)면에서 150 arcsec 이상, (10-10)면에서 200 arcsec 이상). 또한, 비교예 1에서는 「인접하는 볼록부 사이의 간격」이 기부 폭의 0.5배 미만이기 때문에, 실시예 1과 비교하여 표면 평탄성도 나빴다(△).
또한, 비교예 2에서는, 실시예 1보다 양호하지 않지만, 실시예 1과 동일하게 볼록부 표면에 C면이 없기 때문에 결정성은 나쁘지 않았다(XRC-FWHM이 (0002)면에서 100 arcsec 이하, (10-10)면에서 200 arcsec 이하). 그러나, 비교예 2에서는 「인접하는 볼록부 사이의 간격」이 기부 폭의 0.5배보다 작기 때문에, 실시예 1과 비교하여 표면 평탄성이 나빴다(△).
또한, 비교예 3에서는 「인접하는 볼록부 사이의 간격」이 기부 폭의 0.5배 이상이기 때문에 표면 평탄성이 양호하였다(○). 그러나, 비교예 3에서는 볼록부 표면에 C면이 있기 때문에, 실시예 1과 비교하여 결정성이 나빴다(XRC-FWHM이 (0002)면에서 150 arcsec 이상 (10-10)면에서 200 arcsec 이상).
이에 대하여, 실시예 1에서는 「인접하는 볼록부 사이의 간격」이 기부 폭의 0.5배 이상이기 때문에 표면 평탄성이 양호하였다(○). 또한, 실시예 1에서는 볼록부 표면에 C면이 없기 때문에 결정성이 양호하였다(XRC-FWHM이 (0002)면에서 100 arcsec 이하, (10-10)면에서 200 arcsec 이하).
[실시예 2, 비교예 4]
실시예 1, 비교예 3과 동일한 방법으로 제조한 III족 질화물 반도체층 상에, 이하에 나타내는 방법으로 LED 구조의 n형층, 발광층, p형층이 되는 각 층을 적층하였다.
(n형층)
n형층으로서 n 컨택트층과 n 클래드층을 형성하였다. 우선, 실시예 1, 비교예 3과 동일한 방법으로 III족 질화물 반도체층을 성장시킨 후, V족(N)/III족(Ga)비가 450이 되도록 암모니아량을 조정하고, III족 질화물 반도체층 위에 비도핑 GaN층을 1 μm 성장시키고, 계속해서 동일한 조건하에서 도펀트 가스인 모노실란(SiH4) 가스를 이용하여 2 μm의 n형 GaN층으로 이루어지는 n 컨택트층을 형성하였다.
Si의 도핑량은 5×1018/cm3으로 하였다. n 컨택트층을 성장시킨 후, TMG의 밸브를 닫아 TMG의 반응로 내로의 공급을 정지하였다.
n 컨택트층을 성장시킨 후, 암모니아를 그대로 유통시키면서 캐리어 가스를 총 수소 가스로부터 총 질소로 전환하였다. 이어서, 기판 온도를 1100 ℃에서 760 ℃로 저하시키고, 반응로 내의 온도 변경을 대기하는 사이에 SiH4의 공급량을 설정하였다. 반응로 내에 유통시키는 SiH4의 양은 사전에 검토하고, Si 도핑 GaInN 클래드층의 전자 농도가 1×1018 cm-3이 되도록 조정하였다. 암모니아는 그대로의 유량으로 반응로 내에 계속 공급하였다.
그 후, 반응로 내의 상태가 안정되는 것을 대기하여 TMI와 TEG와 SiH4의 밸브를 동시에 전환하고, 이들 원료의 반응로 내로의 공급을 개시하였다. 소정의 시간만큼 반응로 내로의 공급을 계속하여, 20 nm의 막 두께를 갖는 Si 도핑 Ga0.99In0.01N으로 이루어지는 n 클래드층을 형성하였다. 그 후, TMI, TEG 및 SiH4의 밸브를 전환하고, 이들 원료의 공급을 정지하였다.
(발광층)
발광층으로서, 장벽층과 웰층으로 이루어지는 다중 양자 웰 구조를 형성하였다. 우선, n 클래드층을 형성한 후의 반응로 내에의 SiH4 공급량의 설정을 변경하였다. 반응로 내에 유통시키는 SiH4의 양은 사전에 검토하고, Si 도핑 GaN층으로 이루어지는 장벽층의 전자 농도가 3×1017 cm-3이 되도록 조정하였다. 또한, 기판 온도를 750 ℃로 하고, TEG와 SiH4의 반응로 내로의 공급을 개시하여, 소정 시간 Si를 도핑한 GaN층으로 이루어지는 박층의 장벽층 (A)를 형성하고, TEG와 SiH4의 공급을 정지하였다.
그 후, 성장을 중단한 상태에서 서셉터의 온도를 920 ℃로 승온하였다. 온도가 안정된 후, 기판 온도나 반응로 내의 압력, 암모니아 가스 및 캐리어 가스의 유량이나 종류는 그대로이며, TEG와 SiH4의 밸브를 전환하여 TEG와 SiH4의 반응로 내로의 공급을 재개하고, 기판 온도 930 ℃에서 규정 시간의 Si 도핑 GaN층으로 이루어지는 장벽층 (B)의 성장을 행하였다. 장벽층 (B)의 성장 후, TEG와 SiH4의 반응로 내로의 공급을 정지하였다.
계속해서, 서셉터 온도를 750 ℃로 내리고, TEG와 SiH4의 반응로 내로의 공급을 개시하여 Si 도핑 GaN층으로 이루어지는 장벽층 (C)의 성장을 행하였다. 그 후, 다시 밸브를 전환하여 TEG와 SiH4의 반응로 내로의 공급을 정지하여 장벽층 (C)의 성장을 종료하였다. 이에 의해, 장벽층 (A), 장벽층 (B) 및 장벽층 (C)로 이루어지는 3층 구조의 총 막 두께 20 nm의 Si 도핑 GaN층으로 이루어지는 장벽층을 형성하였다.
장벽층의 성장 종료 후, 30 초간에 걸쳐 TEG와 SiH4의 공급을 정지하고, TEG 공급량의 설정을 사전에 검토한 유량으로 변경한 후, 기판 온도나 반응로 내의 압력, 암모니아 가스 및 캐리어 가스의 유량이나 종류는 그대로이며, TEG와 TMI의 밸브를 전환하여 TEG와 TMI의 반응로 내로의 공급을 행하여 웰층을 형성하였다. 미리 결정된 시간 동안 TEG와 TMI의 공급을 행한 후, 다시 밸브를 전환하여 TEG와 TMI의 공급을 정지하여 Ga0.93In0.07N으로 이루어지는 웰층의 성장을 종료하였다. 이와 같이 하여, 웰층으로서 3 nm의 막 두께를 이루는 Ga0.93In0.07N층이 형성되었다. 웰층의 성장 종료 후, TEG 공급량의 설정을 변경하였다. 이어서, TEG 및 SiH4의 공급을 재개하여 2층째 장벽층의 형성에 들어갔다.
이러한 절차를 5회 반복하여, 5층의 Si 도핑 GaN층으로 이루어지는 장벽층과 5층의 Ga0.93In0.07N으로 이루어지는 웰층을 형성하였다. 이들 웰층, 장벽층의 제조 공정에 있어서 750 ℃에서 장벽층 (A)를 형성한 후, 장벽층 (B)를 형성하기 위해서 920 ℃로 승온하는 공정에서는, III족 원료의 공급을 정지시킴으로써 반도체층의 성장을 중단하였다.
또한, 5층째 웰층을 형성한 후, 이어서 6층째 장벽층의 형성을 행하였다.
6층째 장벽층의 형성에 있어서는, SiH4의 반응로 내로의 공급을 재개하여 Si 도핑 GaN으로 이루어지는 박층의 장벽층 (A)를 형성한 후, TEG와 SiH4의 반응로 내로의 공급을 계속한 채로 기판 온도를 930 ℃로 승온하고, 그대로 기판 온도 920 ℃에서 규정 시간 장벽층 (B)의 성장을 행하여 장벽층 (B)를 성장시킨 후, TEG와 SiH4의 로 내 공급을 정지하였다. 계속해서 기판 온도를 750 ℃로 내리고, TEG와 SiH4의 공급을 개시하여 장벽층 (C)의 성장을 행한 후, 다시 밸브를 전환하여 TEG와 SiH4의 공급을 정지하고, GaN 장벽층의 성장을 종료하였다. 이에 의해, 장벽층 (A), 장벽층 (B) 및 장벽층 (C)로 이루어지는 3층 구조의 총 막 두께 20 nm의 Si 도핑 GaN층으로 이루어지는 장벽층을 형성하였다.
이상의 절차로써, 두께가 불균일한 웰층(1 내지 4층째)과 두께가 균일한 웰층(5층째)을 포함한 다중 양자 웰 구조의 발광층을 형성하였다.
(p형층)
이와 같이 하여 얻어진 Si 도핑 GaN으로 이루어지는 장벽층으로 종료되는 발광층 상에, p 클래드층과 p 컨택트층으로 이루어지는 p형층을 형성하였다.
우선, 발광층 상에 Mg 도핑의 p형 Al0.08Ga0.92N으로 이루어지는 p 클래드층을 형성하였다. 발광층을 구성하는 Si 도핑 GaN으로 이루어지는 장벽층의 성장이 종료된 후, 기판 온도를 1050 ℃로 승온하고, 캐리어 가스의 종류를 수소로 전환하여 반응로 내의 압력을 15 kPa로 변경하였다. 반응로 내의 압력이 안정되는 것을 대기하여, TMG와 TMA와 Cp2Mg의 밸브를 전환하여 이들 원료의 반응로 내로의 공급을 개시하였다. 그 후, 약 3 분간에 걸쳐 Mg 도핑의 p형 Al0.08Ga0.92N으로 이루어지는 p 클래드층의 성장을 행하고, TMG와 TMA와 Cp2Mg의 공급을 정지하였다. 이에 의해, 12 nm의 막 두께를 갖는 Mg 도핑의 p형 Al0.08Ga0.92N으로 이루어지는 p 클래드층을 형성하였다.
이어서, 이 p 클래드층 상에 p 컨택트층을 형성하였다. 즉, p 클래드층의 성장이 종료된 후, 캐리어 가스와 로 내의 압력은 그대로이며, TMG, TMA, Cp2Mg의 공급량을 변경하였다. 그 후, 암모니아 가스의 반응로 내로의 공급을 계속한 상태에서, 또한 TMG와 TMA와 Cp2Mg의 밸브를 전환하여 이들 원료의 반응로 내로의 공급을 개시하였다. Cp2Mg를 유통시키는 양은 사전에 검토하고, Mg 도핑 p형 Al0.02Ga0.98N으로 이루어지는 p 컨택트층의 정공 농도가 8×1017 cm-3이 되도록 조정하였다. 그 후, 약 12 분간에 걸쳐 Mg 도핑 p형 Al0.02Ga0.98N으로 이루어지는 p 컨택트층의 성장을 행한 후, TMG와 TMA와 Cp2Mg의 공급을 정지하였다. 이에 의해, 약 0.2 μm의 막 두께를 이루는 Mg 도핑 p형 Al0.02Ga0.98N으로 이루어지는 p 컨택트층을 형성시켰다.
p 컨택트층의 기상 성장을 종료시킨 후, 즉시 기판을 가열하기 위해서 이용하였던 고주파 유도 가열식 히터에의 통전을 정지시킴과 동시에, 캐리어 가스를 수소로부터 질소로 전환하고, 암모니아의 유량을 저하시켰다. 구체적으로는 성장 중에는 전체 유통 가스량 중 부피로서 약 14 ％로 고정되어 있던 암모니아 가스를 0.2 ％까지 내렸다. 또한, 이 상태에서 45 초 유지한 후, 암모니아의 유통을 정지시켰다. 이 상태에서, 기판 온도가 실온까지 강온된 것을 확인하여, III족 질화물 반도체층이 적층된 기판을 대기 중에 취출하였다. 이와 같이 하여, 실시예 1, 비교예 3과 동일한 방법으로 제조한 III족 질화물 반도체층 상에, LED 구조의 n형층, 발광층, p형층이 되는 각 층의 형성을 종료하였다.
여기서 Mg 도핑 p형 Al0.02Ga0.98N으로 이루어지는 p 컨택트층은 p형 캐리어를 활성화하기 위한 어닐링 처리를 행하지 않아도 p형을 나타내었다.
이어서, 이와 같이 하여 얻어진 LED 구조가 되는 각 층이 형성된 기판을 이용하여, 이하에 나타낸 바와 같이 하여 반도체 발광 소자의 일종인 발광 다이오드를 제조하였다.
우선, 공지된 포토리소그래피 기술에 의해서 LED 구조가 되는 각 층이 형성된 기판의 p 컨택트층 상에, ITO로 이루어지는 투명 p 전극과, 투명 p 전극 상에 티탄, 알루미늄, 금을 순서대로 적층한 구조를 갖는 정극 본딩 패드를 형성하였다.
계속해서, 정극 본딩 패드가 형성된 기판에 건식 에칭을 행하여, 부극 본딩 패드를 형성하는 부분의 n형층을 노출시키고, 노출된 n형층 상에 Ni, Al, Ti 및 Au의 4층으로 이루어지는 부극 본딩 패드를 제조하였다.
이와 같이 하여 정극 본딩 패드 및 부극 본딩 패드가 형성된 기판의 이면을 연삭 및 연마하여 미러형의 면으로 하였다. 그 후, 그 기판을 350 μm변(角)의 정방형 칩으로 절단하고, 정극 본딩 패드 및 부극 본딩 패드가 위가 되도록, 리드 프레임 상에 장착시키고, 금선으로 리드 프레임에 연결하여 발광 소자로 하였다.
이와 같이 하여 얻어진 발광 소자에 대하여, 20 V의 역방향 전압을 인가하였을 때의 역방향 전류(누설 전류(IR))를 측정하였다. 그 결과를 표 2에 나타내었다. 또한, 표 2에 있어서, 실시예 2는 실시예 1과 동일한 방법으로 제조한 III족 질화물 반도체층까지 형성된 기판을 이용하여 얻어진 발광 소자이고, 비교예 4는 비교예 3과 동일한 방법으로 제조한 III족 질화물 반도체층까지 형성된 기판을 이용하여 얻어진 발광 소자였다.
Figure 112009035282384-pct00002
표 1 및 표 2로부터, 실시예 2에서는 실시예 1에서 제조한 III족 질화물 반도체층의 결정성이 양호하고, 평탄성도 양호하였기 때문에, 발광 소자의 역방향 전류는 3 μA 이하로 양호하였다.
한편, 비교예 4에서는, 비교예 3에서 제조한 III족 질화물 반도체층의 결정성이 양호하지 않았기 때문에, 역방향 전류는 5 μA 이상으로 불량하였다.
[실시예 3, 실시예 4, 비교예 5, 비교예 6]
「기부 폭」, 「높이」, 「기부 폭/4」, 「인접하는 볼록부 사이의 간격」, 「볼록부 표면 C면의 유무」를 표 3에 나타내는 것으로 한 것 이외에는, 실시예 1과 동일한 방법에 의해 III족 질화물 반도체층까지 형성하고, 실시예 2와 동일한 방법에 의해 발광 소자를 제조하였다.
또한, 실시예 3, 실시예 4, 비교예 6의 볼록부는 기부의 평면 형상이 원형이며 상부를 향해 점차적으로 외형이 작아지는 형상이고, 측면이 외측을 향해 만곡된 주발형 형상이었다. 또한, 실시예 3, 실시예 4, 비교예 6의 볼록부는 에칭 시간을 변경함으로써 볼록부의 높이를 변화시켜 얻어진 것이다.
또한, 얻어진 발광 소자에 순방향으로 20 mA의 전류를 인가하여 발광 출력(Po)을 측정하였다. 그 결과를 표 3에 나타내었다.
Figure 112009035282384-pct00003
표 3으로부터 볼록부가 없는 비교예 5와 볼록부 높이가 기부 폭의 1/4 미만인 비교예 6에서는, 발광 출력이 13 mW 이하로 낮았다.
이에 대하여, 볼록부 높이가 기부 폭의 1/4 이상인 실시예 3 및 실시예 4에서는, 발광 출력이 13 mW 이상으로 높았다.
[실시예 5]
실시예 5에 있어서는, 기판 표면을 세정할 때의 조건과 중간층을 성막하는 조건 이외에는, 실시예 1과 동일하게 하여 기판 상에 중간층 및 바탕층을 형성하였다.
즉, 이하에 나타낸 바와 같이, 실시예 1과 동일한 복수개의 볼록부가 형성된 기판의 상면에, RF 스퍼터법을 이용하여 기둥형 결정의 집합체(다결정)로 이루어지는 AlN으로 이루어지는 두께 50 nm 완충층을 형성하였다(완충층 형성 공정).
스퍼터 성막 장치로서는, 고주파식 전원을 가지고, 타겟 내에서 마그네트 위치를 움직일 수 있는 기구를 가지고 있는 것을 사용하였다. 우선, 복수개의 볼록부가 형성된 기판을 스퍼터 성막 장치의 챔버 내에 도입하여 750 ℃까지 가열하고, 챔버 내에 질소 가스만을 15 sccm의 유량으로 도입한 후, 챔버 내의 압력을 0.08 Pa로 유지하고, 기판측에 500 W의 고주파 바이어스를 인가하여 기판을 질소 플라즈마에 노출시킴으로써 기판 표면을 세정하였다(전처리).
계속해서, 챔버 내에 아르곤 및 질소 가스를 도입하고, 기판 온도를 500 ℃까지 저하시켰다. 그 후, 2000 W의 고주파 바이어스를 금속 Al 타겟측에 인가하고, 챔버 내의 압력을 0.5 Pa로 유지하며, Ar 가스를 15 sccm, 질소 가스를 5 sccm 유통시킨 조건(가스 전체에 대한 질소의 비는 25 ％)에서, 복수개의 볼록부가 형성된 기판 상에 AlN으로 이루어지는 완충층을 성막하였다. 성장율은 0.08 nm/s였다. 또한, 타겟 내의 마그네트는 기판 세정시에도 완충층 성막시에도 요동시켜 두었다.
또한, 미리 측정한 성막 속도에 따라서 규정된 시간 동안 성막을 행하고, 50 nm의 AlN층으로 이루어지는 완충층을 복수개의 볼록부가 형성된 기판 상에 퇴적한 후, 플라즈마를 일으키는 것을 멈추고, 기판 온도를 저하시켰다.
이와 같이 하여 얻어진 완충층 상에 실시예 1과 동일하게 하여 GaN층을 형성하고, 얻어진 GaN층의 표면 평탄성을 관찰하였다. 또한, GaN층의 X선 로킹 커브의 반값폭(XRC-FWHM)을 측정하였다. GaN층의 평탄성 및 XRC의 반값폭(XRC-FWHM)의 결과를 표 1에 나타내었다. 표 1에 나타낸 바와 같이, 실시예 5의 결과는 실시예 1과 동등하였다.
[실시예 6]
실시예 5와 동일한 방법으로 제조한 III족 질화물 반도체층 상에, 실시예 2와 동일한 방법에 의해 발광 소자를 제조하였다.
이와 같이 하여 얻어진 발광 소자에 대하여, 20 V의 역방향 전압을 인가하였을 때의 역방향 전류(누설 전류(IR))를 측정하였다. 그 결과를 표 2에 나타내었다.
표 1 및 표 2로부터, 실시예 6에서는 실시예 5에서 제조한 III족 질화물 반도체층의 결정성이 양호하고, 평탄성도 양호하기 때문에, 발광 소자의 역방향 전류는 3 μA 이하로 양호하였다.
[실시예 7, 실시예 8, 비교예 7, 비교예 8]
「기부 폭」, 「높이」, 「기부 폭/4」, 「인접하는 볼록부 사이의 간격」, 「볼록부 표면 C면의 유무」를 표 3에 나타내는 것으로 한 것 이외에는, 실시예 5와 동일한 방법에 의해 III족 질화물 반도체층까지 형성하고, 실시예 2와 동일한 방법에 의해 발광 소자를 제조하였다.
또한, 실시예 7, 실시예 8, 비교예 7의 볼록부는 기부의 평면 형상이 원형이며 상부를 향해 점차적으로 외형이 작아지는 형상이고, 측면이 외측을 향해 만곡한 주발형 형상였다. 또한, 실시예 7, 실시예 8, 비교예 7의 볼록부는 에칭 시간을 변경함으로써 볼록부의 높이를 변화시켜 얻어진 것이다.
또한, 얻어진 발광 소자에 순방향으로 20 mA의 전류를 인가하여 발광 출력(Po)을 측정하였다. 그 결과를 표 3에 나타내었다.
표 3으로부터, 볼록부가 없는 비교예 7과 볼록부 높이가 기부 폭의 1/4 미만인 비교예 8에서는, 발광 출력이 13 mW 이하로 낮았다.
이에 대하여, 볼록부 높이가 기부 폭의 1/4 이상인 실시예 7 및 실시예 8에서는, 발광 출력이 13 mW 이상으로 높았다.
[실시예 9]
다음에, 실시예 9로서 도 3(도 4도 참조)에 나타낸 바와 같은 발광 소자 (1)을 제조하고, 도 5에 나타낸 바와 같은 발광 소자 (1)이 이용되어 이루어지는 램프 (3)(발광 다이오드: LED)을 제조하였다.
본 예에 있어서는, 우선 사파이어로 이루어지는 기판 (101)의 C면 상에, 완충층 (102)로서 RF 스퍼터법을 이용하여 AlN으로 이루어지는 단결정층을 형성한 것 위에, 바탕층 (103)으로서 MOCVD법을 이용하여 GaN(III족 질화물 반도체)으로 이루어지는 층을 이하의 방법으로 형성한 후, 각 층을 적층하였다.
『완충층의 형성』
우선, 표면을 경면 연마한 직경 2 인치의 (0001)C면 사파이어로 이루어지는 기판 (101)을 챔버 중에 도입하였다. 이 때, 고주파식 스퍼터 장치를 이용하고, 타겟으로서는 금속 Al로 이루어지는 것을 이용하였다.
또한, 챔버 내에서 기판 (101)을 500 ℃까지 가열하고, 질소 가스를 도입한 후, 기판 (101)측에 고주파 바이어스를 인가하고, 질소 플라즈마에 노출시킴으로써 기판 (101) 표면을 세정하였다.
이어서, 기판 (101)의 온도는 그대로이며, 스퍼터 장치 내에 아르곤 및 질소 가스를 도입하였다. 또한, 고주파 바이어스를 금속 Al 타겟측에 인가하고, 로 내의 압력을 0.5 Pa로 유지하여 Ar 가스를 5 sccm, 질소 가스를 15 sccm 유통시킨 조건하에서, 사파이어로 이루어지는 기판 (101) 상에 AlN으로 이루어지는 단결정의 완충층 (102)를 성막하였다.
또한, 미리 측정한 성막 속도에 따라서 규정된 시간의 처리에 의해 40 nm의 AlN(완충층 (102))을 성막 후, 플라즈마 동작을 정지시키고, 기판 (101)의 온도를 저하시켰다.
또한, 기판 (101) 상에 형성된 완충층 (102)의 X선 로킹 커브(XRC)를 X선 측정 장치(스펙트리스사 제조, 형번: X'pert Pro MRD)를 이용하여 측정하였다. 이 측정은 CuKα선 X선 발생원을 광원으로서 이용하여 행하였다. 이 결과, 완충층 (102)의 XRC 반값폭은 0.1 °로 우수한 특성을 나타내었고, 완충층 (102)가 양호하게 배향되어 있는 것을 확인할 수 있었다.
『바탕층의 형성』
이어서, AlN(완충층 (102))이 성막된 기판 (101)을 스퍼터 장치 내에서 취출하여 MOCVD 장치 내에 반송시키고, 완충층 (102) 상에 이하의 절차로 GaN으로 이루어지는 바탕층 (103)을 성막하였다.
우선, 상기 기판 (101)을 반응로(MOCVD 장치) 내에 도입하였다. 이어서, 반응로 내에 질소 가스를 유통시킨 후, 히터를 작동시켜 기판 온도를 실온으로부터 500 ℃로 승온하였다. 또한, 기판 온도를 500 ℃로 유지한 채로, NH3 가스 및 질소 가스를 유통시키고, 기상 성장 반응로 내의 압력을 95 kPa(압력 단위: Pa)로 하였다. 계속해서, 기판 온도를 1000 ℃까지 승온시켜 기판 표면을 서멀 클리닝하였다. 또한, 서멀 클리닝의 종료 후에도 기상 성장 반응로 내에의 질소 가스의 공급을 계속시켰다.
그 후, 암모니아 가스의 유통을 계속하면서, 수소 분위기 중에서 기판 온도를 1100 ℃로 승온시킴과 동시에 반응로 내의 압력을 40 kPa로 하였다. 기판 온도가 1100 ℃로 안정되는 것을 확인한 후, 트리메틸갈륨(TMG)의 기상 성장 반응로 내로의 공급을 개시하고, 완충층 (102) 상에 바탕층 (103)을 구성하는 III족 질화물 반도체(GaN)를 성막하는 공정을 개시하였다. 이와 같이 하여 GaN을 성장시킨 후, TMG의 배관의 밸브를 전환하고, 원료의 반응로에의 공급을 종료하여 GaN의 성장을 정지시켰다.
이상의 공정에 의해, 기판 (101) 상에 성막된 단결정 조직의 AlN으로 이루어지는 완충층 (102) 위에, 비도핑으로 8 μm의 막 두께의 GaN으로 이루어지는 바탕층 (103)을 성막하였다.
『n 컨택트층의 형성』
바탕층 (103)의 형성에 이어서, 동일한 MOCVD 장치에 의해서 GaN으로 이루어지는 n 컨택트층 (104a)의 초기층을 형성하였다. 이 때, n 컨택트층 (104a)에는 Si를 도핑하였다. 결정 성장은 Si의 도펀트 원료로서 SiH4를 유통시킨 것 이외에는, 바탕층과 동일한 조건에 의해서 행하였다.
이상 설명한 것과 같은 공정에 의해, 표면에 역스퍼터를 실시한 사파이어로 이루어지는 기판 (101) 상에, 단결정 조직을 갖는 AlN의 완충층 (102)를 형성하고, 그 위에 비도핑으로 8 μm의 막 두께의 GaN층(n형 바탕층 (103))과, 5×1018 cm-3의 캐리어 농도를 갖는 2 μm의 Si 도핑 GaN층(n 컨택트층 (104a)를 이루는 초기층)을 형성하였다. 성막 후에 장치 내에서 취출한 기판은 무색 투명이고, GaN층(여기서는 n 컨택트층 (104a)를 하는 초기층)의 표면은 경면이었다.
상술한 바와 같이 하여 형성한 Si 도핑 GaN층의 X선 로킹 커브(XRC)를, X선 측정 장치(스펙트리스사 제조, 형번: X'pert Pro MRD)를 이용하여 측정하였다. 이 측정은 Cuβ선 X선 발생원을 광원으로서 이용하고, 대칭면인 (0002)면과 비대칭면인 (10-10)면에서 행하였다. 일반적으로 III족 질화물 화합물 반도체의 경우, (0002)면의 XRC 스펙트럼 반값폭은 결정의 평탄성(모자이시티(mosaicity))의 지표가 되고, (10-10)면의 XRC 스펙트럼 반값폭은 전위 밀도(트위스트(twist))의 지표가 된다. 이 측정의 결과, 본 발명의 제조 방법으로 제조한 Si 도핑 GaN층(n 컨택트층)은 (0002)면의 측정에서는 반값폭 46 arcsec, (10-10)면에서는 220 arcsec를 나타내었다.
『n 클래드층 및 발광층의 형성』
상기 절차로 제조한 n 컨택트층 (104a) 상에, MOCVD법에 의해 n 클래드층 (104b) 및 발광층 (105)를 적층하였다.
「n 클래드층 (104b)의 형성」
상기 절차로 n 컨택트층 (104a)를 성장시킨 기판을 MOCVD 장치에 도입한 후, 암모니아를 유통시키면서 캐리어 가스를 질소로 하고, 기판 온도를 760 ℃로 저하시켰다.
이 때, 로 내의 온도 변경을 대기하는 사이에 SiH4의 공급량을 설정하였다. 유통시키는 SiH4의 양에 대해서는 사전에 계산을 행하고, Si 도핑층의 전자 농도가 4×1018 cm-3이 되도록 조정하였다. 암모니아는 그대로의 유량으로 로 내에 계속 공급하였다.
이어서, 암모니아를 챔버 내에 유통시키면서 SiH4 가스와, 버블링에 의해서 발생시킨 TMI 및 TEG의 증기를 로 내에 유통시키고, Ga0.99In0.01N으로 이루어지는 층을 1.7 nm, GaN으로 이루어지는 층을 1.7 nm으로 각각 성막하였다. 이러한 성막 처리를 19 사이클 반복한 후, 마지막으로 Ga0.99In0.01N으로 이루어지는 층을 1.7 nm으로 재차 성장시켰다. 또한, 이 공정 처리를 행하고 있는 사이는, SiH4의 유통을 계속하였다. 이에 의해, Si 도핑의 Ga0.99In0.01N과 GaN의 초격자 구조로 이루어지는 n 클래드층 (104b)를 형성하였다.
「발광층의 형성」
발광층 (105)는 GaN으로 이루어지는 장벽층 (105a)와, Ga0.92In0.08N으로 이루어지는 웰층 (105b)로 구성되고, 다중 양자 웰 구조를 갖는다. 이 발광층 (105)의 형성시에는, Si 도핑의 GaInN과 GaN의 초격자 구조로 이루어지는 n 클래드층 (104c) 상에, 우선 장벽층 (105a)를 형성하고, 이 장벽층 (105a) 상에 In0.2Ga0.8N으로 이루어지는 웰층 (105b)를 형성하였다. 이러한 적층 절차를 6회 반복한 후, 6번째로 적층한 웰층 (105b) 상에 7번째 장벽층 (105a)를 형성하고, 다중 양자 웰 구조를 갖는 발광층 (105)의 양측에 장벽층 (105a)를 배치한 구조로 하였다.
우선, 기판 온도는 760 ℃ 그대로 TEGa와 SiH4의 로 내로의 공급을 개시하여, 소정 시간 Si를 도핑한 GaN으로 이루어지는 초기 장벽층을 0.8 nm 형성하고, TEGa와 SiH4의 공급을 정지하였다. 그 후, 서셉터의 온도를 920 ℃로 승온하였다. 또한, TEGa와 SiH4의 로 내로의 공급을 재개하고, 기판 온도 920 ℃ 그대로에서, 또한 1.7 nm의 중간 장벽층의 성장을 행한 후, TEGa와 SiH4의 로 내 공급을 정지하였다. 계속해서, 서셉터 온도를 760 ℃로 내리고, TEGa와 SiH4의 공급을 개시하고, 또한 3.5 nm의 최종 장벽층의 성장을 행한 후, 다시 TEGa와 SiH4의 공급을 정지하여 GaN 장벽층의 성장을 종료하였다. 상술한 바와 같은 3 단계의 성막 처리에 의해, 초기 장벽층, 중간 장벽층 및 최종 장벽층의 3층으로 이루어지고, 총 막 두께가 6 nm인 Si 도핑 GaN 장벽층(장벽층 (105a))을 형성하였다. SiH4의 양은 Si 농도가 1×1017 cm-3이 되도록 조정하였다.
상기 GaN 장벽층(장벽층 (105a))의 성장 종료 후, TEGa와 TMIn을 로 내에 공급하여 웰층의 성막 처리를 행하고, 3 nm의 막 두께를 이루는 Ga0.92In0.08N층(웰층 (105b))을 형성하였다.
또한, Ga0.92In0.08N으로 이루어지는 웰층 (105b)의 성장 종료 후, TEGa 공급량의 설정을 변경하였다. 이어서, TEGa 및 SiH4의 공급을 재개하여 2층째 장벽층 (105a)의 형성을 행하였다.
상술한 바와 같은 절차를 6회 반복함으로써, 6층의 Si 도핑 GaN으로 이루어지는 장벽층 (105a)와, 6층의 Ga0.92In0.08N으로 이루어지는 웰층 (105b)를 형성하였다.
또한, 6층째의 Ga0.92In0.08N으로 이루어지는 웰층 (105b)를 형성한 후, 이어서 7층째 장벽층의 형성을 행하였다. 7층째 장벽층의 형성 처리에 있어서는, 우선 SiH4의 공급을 정지하고, 비도핑 GaN으로 이루어지는 초기 장벽층을 형성한 후, TEGa의 로 내로의 공급을 계속한 채로 기판 온도를 920 ℃로 승온하고, 이 기판 온도 920 ℃에서 규정 시간 동안 중간 장벽층의 성장을 행한 후, TEGa의 로 내로의 공급을 정지하였다. 계속해서, 기판 온도를 760 ℃로 내리고, TEGa의 공급을 개시하여 최종 장벽층의 성장을 행한 후, 다시 TEGa의 공급을 정지하고, GaN 장벽층의 성장을 종료하였다. 이에 의해, 초기 장벽층, 중간 장벽층 및 최종 장벽층의 3층으로 이루어지고, 총 막 두께가 4 nm인 비도핑 GaN으로 이루어지는 장벽층을 형성하였다(도 4에 있어서의 발광층 (105) 중, 최상층의 장벽층 (105a)를 참조).
이상의 절차로써, 두께가 불균일한 웰층(도 4에 있어서의 n형층 (104)측에서 1 내지 5층째 웰층 (105b))와, 두께가 균일한 웰층(도 4에 있어서의 n형층 (104)측에서 6층째 웰층 (105b)를 참조)을 포함한 다중 양자 웰 구조의 발광층 (105)를 형성하였다.
『p형 반도체층의 형성』
상술한 각 공정에 이어서, 동일한 MOCVD 장치를 이용하여, 4층의 비도핑 Al0.06Ga0.94N과 3층의 Mg를 도핑한 GaN으로 이루어지는 초격자 구조를 갖는 p 클래드층 (106a)를 성막하고, 또한 그 위에 막 두께가 200 nm인 Mg 도핑 GaN으로 이루어지는 p 컨택트층 (106b)를 성막하여 p형 반도체층 (106)으로 하였다.
우선, NH3 가스를 공급하면서 기판 온도를 975 ℃로 승온한 후, 이 온도에서 캐리어 가스를 질소로부터 수소로 전환하였다. 이어서, 기판 온도를 1050 ℃로 변경하였다. 또한, 로 내에 TMGa와 TMAl을 공급함으로써, 비도핑 Al0.06Ga0.94N으로 이루어지는 층 2.5 nm를 성막하였다. 계속해서, 인터벌을 두지 않고, TMAl의 밸브를 폐쇄하고, Cp2Mg의 밸브를 열어 Mg를 도핑한 GaN층을 2.5 nm 성막하였다.
이상과 동일한 조작을 3회 반복하고, 마지막으로 비도핑 Al0.06Ga0.94N층을 형성함으로써 초격자 구조로 이루어지는 p 클래드층 (106a)를 형성하였다.
그 후, Cp2Mg와 TMGa만을 로 내에 공급하여 200 nm의 p형 GaN으로 이루어지는 p 컨택트층 (106b)를 형성하였다.
상술한 바와 같이 하여 제조한 LED용 에피택셜 웨이퍼는, C면을 갖는 사파이어로 이루어지는 기판 (101) 상에, 단결정 구조를 갖는 AlN층(완충층 (102))을 형성한 후, 기판 (101)측에서 순서대로 8 μm의 비도핑 GaN층(바탕층 (103)), 5×1018 cm-3의 전자 농도를 갖는 2 μm의 Si 도핑 GaN 초기층과 200 nm의 Si 도핑 GaN 재성장층으로 이루어지는 n 컨택트층 (104a), 4×1018 cm-3의 Si 농도를 가지고, 20층의 1.7 nm의 Ga0.99In0.01N과 19층의 1.7 nm의 GaN으로 이루어지는 초격자 구조를 갖는 클래드층(n 클래드층 (104b)), GaN 장벽층에서 시작하여 GaN 장벽층으로 끝나며, 층 두께가 6 nm인 6층의 Si 도핑의 GaN 장벽층(장벽층 (105a))과, 층 두께가 3 nm인 6층의 비도핑 Ga0.92In0.08N 웰층(웰층 (105b))와, 비도핑 GaN으로 이루어지는 최종 장벽층을 구비하는 최상위 장벽층(도 4에 있어서의 발광층 (105) 중, 최상층의 장벽층 (105a)를 참조)으로 이루어지는 다중 양자 웰 구조(발광층 (105)), 막 두께가 2.5 nm인 비도핑 Al0.06Ga0.94N으로 이루어지는 4개의 층과, 막 두께가 2.5 nm인 Mg 도핑 Al0.01Ga0.99N으로 이루어지며, 초격자 구조를 갖는 3개의 층으로 구성되는 p 클래드층 (106a), 및 막 두께가 200 nm인 Mg 도핑 GaN으로 이루어지는 p 컨택트층 (106b)로 구성되는 p형 반도체층 (106)을 적층한 구조를 갖는다.
[실시예 10]
상기 실시예 9에서 설명한 바와 같은 발광층 (105)를 형성하는 공정에서, 7층의 장벽층 (105a) 중, 마지막으로 형성되는 장벽층에 대해서는 비도핑으로 한 점을 제외하고, 실시예 9와 동일한 조작 절차에 의해 n형 반도체층 (104), 발광층 (105), p형 반도체층 (106)이 순차 적층되어 이루어지는 LED용 에피택셜 웨이퍼를 제조하였다.
[실시예 11]
상기 실시예 9 및 실시예 10에서 설명한 바와 같은, 발광층 (105) 상에 p형 반도체층 (106)을 형성하는 공정을 이하에 설명하는 것과 같은 절차로 한 점을 제외하고, 실시예 9와 동일한 조작 절차에 의해 LED용 에피택셜 웨이퍼를 제조하였다.
본 예에서는 발광층 (105) 위에, 상기 발광층 (105)의 형성에 이용한 것과 동일한 MOCVD 장치를 이용하여, 4층의 비도핑 Al0.06Ga0.94N과 3층의 Mg를 도핑한 Al0.01Ga0.99로 이루어지는 초격자 구조를 갖는 p형 클래드층 (106a)를, TMGa, TMAl 및 Cp2Mg의 공급량을 적절하게 조정하여 성막하고, 또한 그 위에 막 두께가 200 nm인 Mg 도핑 GaN으로 이루어지는 p형 컨택트층 (106b)를 성막하여 p형 반도체층 (106)으로 하였다.
[실시예 12]
이어서, 상기 각 실시예의 방법으로 얻어진 LED용 에피택셜 웨이퍼를 이용하여 LED를 제조하였다.
즉, 예를 들면 상기 에피택셜 웨이퍼의 Mg 도핑 GaN층(p 컨택트층 (106b))의 표면에, 공지된 포토리소그래피 기술에 의해서 IZO로 이루어지는 투광성 정극 (109)를 형성하고, 그 위에 크롬, 티탄 및 금을 순서대로 적층한 구조를 갖는 정극 본딩 패드 (107)(p 전극 본딩 패드)을 형성하여 p측 전극으로 하였다. 또한, 웨이퍼에 대하여 건식 에칭을 실시하고, n 컨택트층 (104b)의 n측 전극(부극)을 형성하는 영역을 노출시켜, 이 노출 영역에 Cr, Ti 및 Au의 3층이 순서대로 적층되어 이루어지는 부극 (108)(n측 전극)을 형성하였다. 이러한 절차에 의해, 웨이퍼 상에 도 3에 나타낸 바와 같은 형상을 갖는 각 전극을 형성하였다.
또한, 상술한 절차로 p측 및 n측의 각 전극이 형성된 웨이퍼에 대하여, 사파이어로 이루어지는 기판 (101)의 이면을 연삭 및 연마하여 미러형의 면으로 하였다. 또한, 이 웨이퍼를 350 μm변의 정방형 칩으로 절단하여, 도 3에 나타낸 바와 같은 발광 소자 (1)로 하였다. 또한, 각 전극이 위가 되도록 리드 프레임 상에 배치하고, 금선으로 리드 프레임에 연결하여 발광 다이오드(LED)로 하였다(도 5의 램프 (3)을 참조). 상술한 바와 같이 하여 제조한 발광 다이오드의 p측 및 n측의 전극 사이에 순방향 전류를 흐르게 한 결과, 전류 20 mA에서의 순방향 전압은 3.1 V였다. 또한, p측의 투광성 정극 (109)를 통해 발광 상태를 관찰한 결과, 발광 파장은 460 nm이고, 발광 출력은 20 mW를 나타내었다. 이러한 발광 다이오드의 특성은, 제조된 웨이퍼의 거의 전체면에서 제조된 발광 다이오드에 대하여 변동없이 얻어졌다.
본 발명의 III족 질화물 반도체층의 제조 방법은 발광 다이오드(LED) 등의 발광 소자의 제조 분야에서 이용 가능하기 때문에 산업상의 이용가능성을 갖는다. 또한, 본 발명의 III족 질화물 반도체 발광 소자 및 본 발명의 램프는, 전자 기기 등의 각종 범용 제품에 응용할 수 있는 점에서 높은 산업상의 이용 가능성을 갖는다.

Claims (18)

  1. 사파이어 기판 상에 단결정의 III족 질화물 반도체층을 형성하는 III족 질화물 반도체 발광 소자의 제조 방법에 있어서,
    기판의 (0001)C면 상에 마스크를 형성하여 건식 에칭을 실시하고, 다시 습식 에칭을 실시함으로써, 상기 기판 상에 상기 C면으로 이루어지는 평면과 측면을 구성하는 사면에 결정면이 노출된 복수의 볼록부로 이루어지는 상면을 형성하는 기판 가공 공정과,
    상기 기판 가공 공정 후, 상기 상면 상에 AlxGa1-xN(0≤x≤1)으로 이루어지는 완충층을 적층하는 완충층 형성 공정과,
    상기 완충층 상에 상기 III족 질화물 반도체층을 MOCVD법으로 에피택셜 성장시켜, 상기 볼록부를 상기 III족 질화물 반도체층으로 매립하는 에피택셜 공정을 구비하는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 기판 가공 공정이 상부를 향해 점차적으로 외형이 작아지는 형상이고, 기판의 C면에 비평행한 표면으로 이루어지는 볼록부를 형성하는 공정인 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  4. 제3항에 있어서, 상기 볼록부는, 기부(基部) 폭이 0.05 내지 5 μm, 높이가 0.05 내지 5 μm이면서 높이가 기부 폭의 1/4 이상인 것이며, 인접하는 상기 볼록부 사이의 간격이 상기 기부 폭의 0.5 내지 5배인 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  5. 삭제
  6. 제1항, 제3항 및 제4항 중 어느 한 항에 있어서, 상기 완충층 형성 공정이 두께 0.01 내지 0.5 μm의 완충층을 스퍼터법에 의해 적층하는 공정인 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
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