KR101067122B1 - Ⅲ족 질화물 반도체의 제조 방법, ⅲ족 질화물 반도체 발광 소자의 제조 방법 및 ⅲ족 질화물 반도체 발광 소자, 및 램프 - Google Patents

Ⅲ족 질화물 반도체의 제조 방법, ⅲ족 질화물 반도체 발광 소자의 제조 방법 및 ⅲ족 질화물 반도체 발광 소자, 및 램프 Download PDF

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Abstract

본 발명의 III족 질화물 반도체의 제조 방법은, 기판 및 Ga 원소를 함유하는 타깃이 배치된 챔버 내에 있어서, 상기 기판 상에 단결정의 III족 질화물 반도체를 반응성 스퍼터링법에 의해 형성하는 스퍼터링 공정을 갖고, 상기 스퍼터링 공정은, 상기 기판의 온도를 온도 T1로 하여 상기 III족 질화물 반도체를 성막하는 제1 스퍼터링 공정과, 상기 기판의 온도를 상기 온도 T1보다도 낮은 온도 T2로 강온하여 상기 III족 질화물 반도체의 성막을 계속하는 제2 스퍼터링 공정을 갖는다.

Description

Ⅲ족 질화물 반도체의 제조 방법, Ⅲ족 질화물 반도체 발광 소자의 제조 방법 및 Ⅲ족 질화물 반도체 발광 소자, 및 램프 {METHOD FOR MANUFACTURING III NITRIDE SEMICONDUCTOR, METHOD FOR MANUFACTURING III NITRIDE SEMICONDUCTOR LIGHT EMITTING ELEMENT, III NITRIDE SEMICONDUCTOR LIGHT EMITTING ELEMENT, AND LAMP}
본 발명은 발광 다이오드(LED), 레이저 다이오드(LD), 전자 디바이스 등에 적절하게 사용되고, 화학식 AlaGabIncN(0≤a≤1, 0≤b≤1, 0≤c≤1, a+b+c=1)으로 표시되는 III족 질화물 반도체의 제조 방법, III족 질화물 반도체 발광 소자의 제조 방법 및 III족 질화물 반도체 발광 소자, 및 램프에 관한 것이다.
본원은 2007년 11월 29일에 일본에 출원된 일본 특허 출원 제2007-308823호에 기초하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
III족 질화물 반도체는, 가시광으로부터 자외광 영역의 범위에 상당하는 에너지의 직접 전이형의 밴드 갭을 갖고, 발광 효율이 우수하기 때문에, 발광 다이오드(LED)나 레이저 다이오드(LD) 등의 반도체 발광 소자로서 제품화되어, 각종 용도로 사용되고 있다. 또한, 전자 디바이스에 사용한 경우에도, III족 질화물 반도체는, 종래의 III-V족 화합물 반도체를 사용한 경우에 비하여 우수한 특성이 얻어지는 포텐셜을 갖고 있다.
이러한 III족 질화물 반도체는, 일반적으로 트리메틸갈륨, 트리메틸알루미늄 및 암모니아를 원료로 하여, 유기 금속 화학 기상 성장(MOCVD)법에 의해 제조되고 있다. MOCVD법은 캐리어 가스에 원료의 증기를 포함시켜 기판 표면에 운반하고, 가열된 기판과의 반응에서 원료를 분해시킴으로써, 결정을 성장시키는 방법이다. 또한, 종래, III족 질화물 반도체의 단결정 웨이퍼는 시판되고 있지 않으며, III족 질화물 반도체로서는, 다른 재료의 단결정 웨이퍼 상에 결정을 성장시켜 얻는 방법이 일반적이다.
상술한 바와 같은 III족 질화물 반도체의 성장 방법으로서는, 유기 금속 화학 기상 성장(MOCVD)법에 의해, 사파이어 단결정 기판 혹은 SiC 단결정 기판 상에, III족 질화물 반도체 결정을 에피택셜 성장시킬 때, 우선, 기판 상에 질화알루미늄(AlN)이나 질화알루미늄갈륨(AlGaN)으로 이루어지는 저온 버퍼층이라고 불리는 층을 적층하고, 그 위에 고온에서 III족 질화물 반도체 결정을 에피택셜 성장시키는 방법이 제안되어 있으며, 일반적으로 행하여지고 있다(예를 들어, 특허문헌 1, 2).
또한, 상기 버퍼층을 MOCVD 이외의 방법에 의해 성막하는 기술도 제안되어 있으며, 예를 들어 고주파 스퍼터링에 의해 성막한 버퍼층 상에, MOCVD에 의해 동일한 조성의 결정을 성장시키는 방법이 제안되어 있다(예를 들어, 특허문헌 3).
또한, III족 질화물 반도체 결정을 스퍼터링법에 의해 제조하는 연구도 행하여지고 있으며, 예를 들어 고저항의 GaN을 적층하는 것을 목적으로 하여, 사파이어 기판 상에 스퍼터링법에 의해 GaN을 직접 성막하는 방법이 제안되어 있다(예를 들어, 특허문헌 4). 스퍼터링법을 이용하여 GaN을 성막하는 경우, 상기 특허문헌 1 내지 3에 기재된 바와 같은 MOCVD법을 이용한 방법에 비하여, 설비가 저렴하게 끝나는 것이나, 공정이 안정화하여, 생산 효율이 향상되는 등의 이점이 있다.
III족 질화물 반도체로 이루어지는 결정을 스퍼터링법에 의해 성막하는 경우에는, 성막시의 기판 온도가 중요한 파라미터가 된다. 그러나, 본 발명자들이 예의 검토한 바, 상기 특허문헌 4에 기재된 바와 같은 종래의 스퍼터링법을 이용하여 GaN을 성막하는 경우, 기판 온도를 높게 설정함으로써, 결정성이 양호한 GaN이 성막된다. 그러나, 막의 표면이 거칠어짐과 함께, 성막 속도가 극단적으로 낮아져 생산 효율이 저하된다. 또한, 기판 온도를 낮게 설정하여 성막을 행한 경우에는, 성막 속도는 향상된다. 그러나, 성막되는 GaN의 결정성이 저하하고, 특히 비대칭면에서의 X선 로킹 커브 반값폭이 커지는 것이 명확해졌다.
이로 인해, 스퍼터링법을 이용하여 III족 질화물 반도체를 형성할 때, 양호한 결정성을 갖는 막을 고효율로 안정되게 기판 상에 성막하는 것이 가능한 방법이 요구되고 있었다.
일본 특허 제3026087호 공보 일본 특허 공개 평4-297023호 공보 일본 특허 공고 평5-86646호 공보 일본 특허 공개 소60-039819호 공보
본 발명은 상기 문제를 감안하여 이루어진 것으로, 양호한 결정성을 갖는 III족 질화물 반도체의 결정을, 스퍼터링법을 이용하여 높은 성막 속도로 효율적으로 형성하는 것이 가능한 III족 질화물 반도체의 제조 방법을 제공하는 것을 목적으로 한다. 또한, 당해 III족 질화물 반도체의 제조 방법을 이용한 III족 질화물 반도체 발광 소자의 제조 방법을 제공하는 것을 목적으로 한다. 또한, 상기의 제조 방법에 의해 얻어지고, 발광 특성이 우수한 III족 질화물 반도체 발광 소자 및 램프를 제공하는 것을 목적으로 한다.
본 발명자들은 상기 문제를 해결하기 위해 예의 검토한 결과, 스퍼터링법에 의해 III족 질화물 반도체를 형성할 때, 우선, 기판 온도를 고온으로 하여 성막함으로써, 마이그레이션에 의해 초기의 전위의 루프화를 진행시켜 전위 밀도를 저감하고, 그 후, 기판 온도를 저온으로 하여 성막 속도를 상승시킴으로써, 결정성이 양호한 III족 질화물 반도체를 단시간만에 희망하는 막 두께까지 성막하는 것이 가능한 것을 발견하고, 본 발명을 완성하였다.
즉, 본 발명은 이하에 관한 것이다.
[1] 기판 및 Ga 원소를 함유하는 타깃이 배치된 챔버 내에 있어서, 상기 기판 상에 단결정의 III족 질화물 반도체를 반응성 스퍼터링법에 의해 형성하는 스퍼터링 공정을 갖는 III족 질화물 반도체의 제조 방법이며, 상기 스퍼터링 공정은, 상기 기판의 온도를 온도 T1로 하여 상기 III족 질화물 반도체를 성막하는 제1 스퍼터링 공정과, 상기 기판의 온도를 상기 온도 T1보다도 낮은 온도 T2로 강온하여 상기 III족 질화물 반도체의 성막을 계속하는 제2 스퍼터링 공정을 갖는 III족 질화물 반도체의 제조 방법.
[2] 상기 제1 스퍼터링 공정에 있어서, 상기 기판의 온도 T1이 800 내지 1100℃의 범위이고, 상기 제2 스퍼터링 공정에 있어서, 상기 기판의 온도 T2가 700 내지 1000℃의 범위인 상기 [1]에 기재된 III족 질화물 반도체의 제조 방법.
[3] 상기 기판의 온도 T1, T2가, 다음 식 {20℃≤(T1-T2)≤300℃}로 표시되는 관계를 만족하는 상기 [1] 또는 [2]에 기재된 III족 질화물 반도체의 제조 방법.
[4] 상기 기판의 온도 T1, T2가, 다음 식 {50℃≤(T1-T2)≤200℃}로 표시되는 관계를 만족하는 상기 [1] 또는 [2]에 기재된 III족 질화물 반도체의 제조 방법.
[5] 상기 제1 스퍼터링 공정은, 5 내지 100nm의 범위의 막 두께 t1을 갖는 상기 III족 질화물 반도체를 성막하고, 상기 제2 스퍼터링 공정은, 또한 10nm 이상의 막 두께 t2를 갖는 상기 III족 질화물 반도체를 성막하는 상기 [1] 내지 [4] 중 어느 한 항에 기재된 III족 질화물 반도체의 제조 방법.
[6] 상기 제1 스퍼터링 공정 및 상기 제2 스퍼터링 공정은, 질소 원자 함유 가스 및 불활성 가스를 함유하는 가스 분위기하에서 상기 III족 질화물 반도체를 성막하는 상기 [1] 내지 [5] 중 어느 한 항에 기재된 III족 질화물 반도체의 제조 방법.
[7] 상기 질소 원자 함유 가스가 질소 가스(N2)이고, 상기 불활성 가스가 아르곤 가스(Ar)인 상기 [6]에 기재된 III족 질화물 반도체의 제조 방법.
[8] 상기 챔버 내를 진공 상태로 함과 함께 상기 기판을 상기 온도 T1로 가열하는 진공 공정을 더 갖고, 상기 진공 공정에 이어서, 상기 제1 스퍼터링 공정과, 상기 제2 스퍼터링 공정이 이 순서대로 행하여지는 상기 [1] 내지 [7] 중 어느 한 항에 기재된 III족 질화물 반도체의 제조 방법.
[9] 상기 기판 상에 반응성 스퍼터링법에 의해 버퍼층을 형성하는 버퍼층 형성 공정을 더 갖고, 상기 버퍼층 형성 공정에 이어서, 상기 진공 공정과, 상기 제1 스퍼터링 공정과, 상기 제2 스퍼터링 공정이 이 순서대로 행하여지는 상기 [1] 내지 [7] 중 어느 한 항에 기재된 III족 질화물 반도체의 제조 방법.
[10] 상기 기판의 표면에 플라즈마 처리에 의해 전처리를 실시하는 전처리 공정을 더 갖고, 상기 전처리 공정에 이어서, 상기 버퍼층 형성 공정과, 상기 진공 공정과, 상기 제1 스퍼터링 공정과, 상기 제2 스퍼터링 공정이 이 순서대로 행하여지는 상기 [9]에 기재된 III족 질화물 반도체의 제조 방법.
[11] 기판 상에, 적어도 III족 질화물 반도체로 각각 이루어지는 n형 반도체층, 발광층 및 p형 반도체층을 이 순서대로 적층하는 공정을 갖는 III족 질화물 반도체 발광 소자의 제조 방법이며, 상기 n형 반도체층의 적어도 일부를, 상기 [1] 내지 [10] 중 어느 한 항에 기재된 III족 질화물 반도체의 제조 방법에 의해 형성하는 III족 질화물 반도체 발광 소자의 제조 방법.
[12] 상기 n형 반도체층이 적어도 하지층을 갖고, 상기 하지층을, 상기 [1] 내지 [10] 중 어느 한 항에 기재된 III족 질화물 반도체의 제조 방법에 의해 형성하는 상기 [11]에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[13] 상기 [11] 또는 [12]에 기재된 제조 방법에 의해 얻어지는 III족 질화물 반도체 발광 소자.
[14] 상기 [13]에 기재된 III족 질화물 반도체 발광 소자가 사용되어 이루어지는 램프.
본 발명의 III족 질화물 반도체의 제조 방법에 따르면, 우선, 기판 온도를 고온으로 함으로써 마이그레이션을 발생시킨다. 이에 의해, 초기의 전위의 루프화를 진행시켜 결정의 전위 밀도를 저감한다. 이 상태에서 성막 처리한 후, 기판 온도를 저온으로 하여 결정의 성막 속도를 상승시킨다. 이에 의해, 단시간만에 목적하는 막 두께로 성막할 수 있다. 그 결과, 양호한 결정성을 갖는 III족 질화물 반도체의 결정을, 높은 성막 속도로 효율적으로 형성하는 것이 가능해진다.
또한, 본 발명의 III족 질화물 반도체 발광 소자의 제조 방법에 따르면, n형 반도체층의 적어도 일부를, 상기 제조 방법에 의해 단결정의 III족 질화물 반도체로 형성하므로, 도전성이 제어된 결정성이 양호한 III족 질화물 반도체로 이루어지는 n형 반도체층을 구비하고, 우수한 발광 특성을 갖는 III족 질화물 반도체 발광 소자가 얻어진다.
도 1은, 본 발명에 관한 III족 질화물 반도체의 일례를 모식적으로 설명하는 도면이며, 적층 반도체의 단면 구조를 도시하는 개략도.
도 2는, 본 발명에 관한 III족 질화물 반도체의 일례를 모식적으로 설명하는 도면이며, III족 질화물 반도체에 의해 구성되는 발광 소자의 평면 구조를 도시하는 개략도.
도 3은, 본 발명에 관한 III족 질화물 반도체의 일례를 모식적으로 설명하는 도면이며, III족 질화물 반도체에 의해 구성되는 발광 소자의 단면 구조를 도시하는 개략도.
도 4는, 본 발명에 관한 III족 질화물 반도체 발광 소자를 사용하여 구성한 램프를 모식적으로 설명하는 개략도.
도 5는, 본 발명에 관한 III족 질화물 반도체의 제조 방법의 일례를 모식적으로 설명하는 도면이며, 스퍼터링 장치의 구조를 도시하는 개략도.
도 6은, 본 발명에 관한 III족 질화물 반도체의 제조 방법의 일례를 모식적으로 설명하는 도면이며, III족 질화물 반도체의 성막시의 온도 조건을 나타내는 그래프.
도 7은, 본 발명에 관한 III족 질화물 반도체의 제조 방법의 다른 예를 모식적으로 설명하는 도면이며, III족 질화물 반도체의 성막시의 온도 조건 및 분위기 조건을 나타내는 그래프.
이하에, 본 발명의 실시 형태인 III족 질화물 반도체의 제조 방법, III족 질화물 반도체 발광 소자의 제조 방법 및 III족 질화물 반도체 발광 소자, 및 램프의 일례에 대하여, 도 1 내지 도 7을 적절히 참조하면서 설명한다.
[III족 질화물 반도체의 제조 방법]
본 실시 형태의 III족 질화물 반도체의 제조 방법은, 기판(11)(도 1 내지 도 3, 도 5 참조) 및 Ga 원소를 함유하는 타깃(47)(도 5 참조)이 배치된 챔버(41)(도 5 참조) 내에 있어서, 적어도 기판(11) 상에 도너 불순물이 첨가된 단결정의 III족 질화물 반도체를 반응성 스퍼터링법에 의해 형성하는 스퍼터링 공정을 갖고, 상기 스퍼터링 공정은, 기판(11)의 온도를 온도 T1(도 6, 도 7의 그래프 참조)로 하여 III족 질화물 반도체를 성막하는 제1 스퍼터링 공정과, 기판(11)의 온도를 온도 T1보다도 낮은 온도 T2(도 6, 도 7의 그래프 참조)로 강온하여 III족 질화물 반도체의 성막을 계속하는 제2 스퍼터링 공정을 갖는다 .
<반도체의 적층 구조>
도 1은, 본 실시 형태의 III족 질화물 반도체의 제조 방법을 설명하기 위한 도면이며, 기판(11) 상에 III족 질화물 반도체가 형성된 적층 반도체의 일례를 도시하는 개략 단면도이다. 도 1에 도시하는 적층 반도체(10)는, 기판(11) 상에 III족 질화물 화합물로 이루어지는 버퍼층(12)이 적층되고, 상기 버퍼층(12) 상에 n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)이 순차적으로 적층되어 이루어지는 반도체층(20)이 형성되어 있다.
본 실시 형태의 n형 반도체층(14)은, 도너 불순물이 첨가된 단결정의 III족 질화물 반도체로 이루어지며, 상세한 것을 후술하는 제조 방법에 의해 형성되는 것이다.
이하, 본 실시 형태의 III족 질화물 반도체의 적층 구조에 대하여 상세하게 설명한다.
『기판』
본 실시 형태에서는, 기판(11)의 재료의 일례로서 사파이어를 사용한다.
본 실시 형태에 있어서, 기판(11)에 사용할 수 있는 재료로서는, III족 질화물 반도체 결정이 표면에 에피택셜 성장되는 기판 재료이면 특별히 한정되지 않고 각종 재료를 선택하여 사용할 수 있으며, 예를 들어 사파이어, SiC, 실리콘, 산화아연, 산화마그네슘, 산화망간, 산화지르코늄, 산화망간아연철, 산화마그네슘알루미늄, 붕화지르코늄, 산화갈륨, 산화인듐, 산화리튬갈륨, 산화리튬알루미늄, 산화네오디뮴갈륨, 산화란탄스트론튬알루미늄탄탈, 산화스트론튬티타늄, 산화티타늄, 하프늄, 텅스텐, 몰리브덴 등을 들 수 있다. 이 중에서도 사파이어, SiC 등의 육방정 구조를 갖는 재료를 기판에 사용하는 것이 결정성이 양호한 III족 질화물 반도체를 적층할 수 있는 점에서 바람직하며, 사파이어를 사용하는 것이 보다 바람직하다. 또한, 기판의 크기로서는, 통상은 직경 2인치 정도의 것이 사용되지만, 본 발명의 III족 질화물 반도체에서는, 직경 4 내지 6인치의 기판을 사용하는 것도 가능하다.
또한, 암모니아를 사용하지 않고 버퍼층을 성막함과 함께, 암모니아를 사용하는 방법에 의해 후술하는 n형 반도체층을 구성하는 하지층을 성막함으로써, 상기 기판 재료 중, 고온에서 암모니아에 접촉함으로써 화학적인 변성을 야기하는 것이 알려져 있는 산화물 기판이나 금속 기판 등을 사용한 경우에는, 본 실시 형태의 버퍼층이 코팅층으로서 작용하므로, 기판의 화학적인 변질을 방지하는 점에서 효과적이다. 또한, 일반적으로, 스퍼터링법은 기판의 온도를 낮게 억제하는 것이 가능하므로, 고온에서 분해하게 되는 성질을 갖는 재료로 이루어지는 기판을 사용한 경우에도, 기판(11)에 손상을 주지 않고 기판 상에의 각 층의 성막이 가능하다.
『버퍼층』
본 실시 형태의 적층 반도체(10)는, 기판(11) 상에, 반응성 스퍼터링법에 의해 금속 원료와 V족 원소를 포함한 가스가 플라즈마로 활성화되어 반응함으로써, III족 질화물 화합물로 이루어지는 버퍼층(12)이 성막되어 있다. 본 실시 형태와 같은 플라즈마화한 금속 원료를 사용한 방법에 의해 성막된 막은, 배향이 얻어지기 쉽다고 하는 작용이 있다.
이러한 버퍼층을 이루는 III족 질화물 화합물의 결정은, 육방정계의 결정 구조를 갖고, 성막 조건을 컨트롤함으로써 단결정막으로 할 수 있다. 또한, III족 질화물 화합물의 결정은, 상기 성막 조건을 컨트롤함으로써, 육각기둥을 기본으로 한 집합 조직으로 이루어지는 기둥 형상 결정으로 하는 것도 가능하다. 또한, 여기에서 설명하는 기둥 형상 결정이란, 인접하는 결정립과의 사이에 결정립계를 형성하여 이격되어 있고, 그 자체는 종단면 형상으로서 기둥 형상으로 되어 있는 결정을 말한다.
버퍼층(12)은, 단결정 구조인 것이 버퍼 기능면에서 바람직하다. 상술한 바와 같이, III족 질화물 화합물의 결정은, 육방정계의 결정을 갖고, 육각기둥을 기본으로 한 조직을 형성한다. III족 질화물 화합물의 결정은, 성막 등의 조건을 제어함으로써, 면내 방향으로도 성장한 결정을 성막하는 것이 가능해진다. 이러한 단결정 구조를 갖는 버퍼층(12)을 기판(11) 상에 성막한 경우, 버퍼층(12)의 버퍼 기능이 유효하게 작용하기 때문에, 그 위에 성막되는 III족 질화물 반도체의 층은 양호한 배향성 및 결정성을 갖는 결정막이 된다.
버퍼층(12)의 막 두께는 20 내지 80nm의 범위로 되어 있는 것이 바람직하다. 버퍼층(12)의 막 두께를 이 범위로 함으로써 양호한 배향성을 갖고, 또한 버퍼층(12) 상에 III족 질화물 반도체로 이루어지는 각 층을 성막할 때에 코팅층으로서 유효하게 기능하는 버퍼층(12)이 얻어진다.
버퍼층(12)의 막 두께가 20nm 미만이면, 상술한 코팅층으로서의 기능이 충분하지 않게 될 우려가 있다. 또한, 80nm를 초과하는 막 두께로 버퍼층(12)을 형성한 경우, 코팅층으로서의 기능에는 변화가 없음에도 불구하고 성막 처리 시간이 길어져 생산성이 저하될 우려가 있다.
버퍼층(12)의 조성에는 Al이 함유되어 있는 것이 바람직하다. 버퍼층(12)을 구성하는 재료로서는, 화학식 AlGaInN으로 표시되는 III족 질화물 반도체이면, 어떠한 재료라도 사용할 수 있다. 또한, V족으로서, As나 P가 함유되는 구성으로 하여도 된다. 또한, 버퍼층(12)을 Al을 포함한 조성으로 한 경우, 그 중에서도 GaAlN으로 하는 것이 바람직하며, 이 때 Al의 조성이 50％ 이상으로 되어 있는 것이 바람직하다. 또한, 버퍼층(12)은 AlN으로 이루어지는 구성으로 하는 것이 보다 바람직하다.
또한, 버퍼층(12)을 구성하는 재료로서는, III족 질화물 반도체와 동일한 결정 구조를 갖는 것이면, 어떠한 재료라도 사용할 수 있지만, 격자의 길이가 후술하는 하지층을 구성하는 III족 질화물 반도체에 가까운 것이 바람직하며, 특히 주기율표의 IIIa족 원소의 질화물이 적합하다.
『반도체층』
도 1에 도시한 바와 같이, 본 실시 형태의 적층 반도체(10)는, 기판(11) 상에, 상술한 바와 같은 버퍼층(12)을 개재하여, III족 질화물계 반도체로 이루어지고, n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)으로 구성되는 반도체층(20)이 적층되어 이루어진다. 또한, 도시예의 적층 반도체(10)는, n형 반도체층(14)에 구비된 하지층(14a)이 버퍼층(12) 상에 적층되어 있다.
III족 질화물 반도체로서는, 예를 들어 화학식 AlXGaYInZN1-AMA(0≤X≤1, 0≤Y≤1, 0≤Z≤1이고, 또한 X+Y+Z=1. 기호 M은 질소(N)와는 다른 제V족 원소를 나타내고, 0≤A<1임)로 표시되는 질화갈륨계 화합물 반도체가 다수 알려져 있으며, 본 발명에 있어서도 그들 주지의 질화갈륨계 화합물 반도체를 포함하여 화학식 AlXGaYInZN1-AMA(0≤X≤1, 0≤Y≤1, 0≤Z≤1이고, 또한 X+Y+Z=1. 기호 M은 질소(N)와는 다른 제V족 원소를 나타내고, 0≤A<1임)로 표시되는 질화갈륨계 화합물 반도체를 전혀 제한없이 사용할 수 있다.
질화갈륨계 화합물 반도체는, Al, Ga 및 In 이외에 다른 III족 원소를 함유할 수 있으며, 필요에 따라 Ge, Si, Mg, Ca, Zn, Be, P 및 As 등의 원소를 함유할 수도 있다. 또한, 의도적으로 첨가한 원소에 한하지 않고, 성막 조건 등에 의존하여 필연적으로 포함되는 불순물, 및 원료, 반응관 재질에 포함되는 미량 불순물을 포함하는 경우도 있다.
「n형 반도체층」
n형 반도체층(14)은, 통상, 상기 버퍼층(12) 상에 적층되고, 하지층(14a), n형 콘택트층(14b) 및 n형 클래드층(14c)으로 구성된다. 또한, n형 콘택트층은 하지층 및／또는 n형 클래드층을 겸하는 것이 가능하지만, 하지층이 n형 콘택트층을 겸하는 것도 가능하다.
{하지층}
본 실시 형태의 하지층(14a)은 III족 질화물 반도체로 이루어지고, 상세한 것을 후술하는 본 실시 형태의 III족 질화물 반도체의 제조 방법에서의 반응성 스퍼터링법에 의해 버퍼층(12) 상에 적층하여 성막된다.
하지층(14a)의 재료로서는, 반드시 기판(11) 상에 성막된 버퍼층(12)과 동일할 필요는 없으며, 다른 재료를 사용하여도 상관없지만, AlyGa1-yN층(0≤y≤1, 바람직하게는 0≤y≤0.5, 더욱 바람직하게는 0≤y≤0.1)으로 구성되는 것이 바람직하다.
본 발명에서는 버퍼층(12) 상에 단결정의 III족 질화물 반도체로 이루어지는 하지층(14a)을 미리 형성한다. 단결정의 하지층(14a) 상에는, 결정성이 양호한 III족 질화물 반도체의 단결정층을 용이하게 스퍼터링법에 의해 형성할 수 있기 때문에, 도펀트를 첨가하여 도전성을 제어한 III족 질화물 반도체가 얻어지기 쉬워진다.
하지층(14a)에 사용하는 재료로서는, Ga를 포함하는 III족 질화물 화합물, 즉 GaN계 화합물 반도체가 사용되며, 특히 AlGaN 또는 GaN을 적절하게 사용할 수 있다.
또한, 버퍼층(12)을, 예를 들어 AlN으로 이루어지는 기둥 형상 결정의 집합체로서 형성한 경우에는, 하지층(14a)이 버퍼층(12)의 결정성을 그대로 이어받지 않도록, 마이그레이션에 의해 전위를 루프화시킬 필요가 있는데, 이러한 재료로서도 상기 Ga를 포함하는 GaN계 화합물 반도체를 들 수 있고, 특히 AlGaN 또는 GaN이 적합하다.
하지층(14a)의 막 두께는, 0.1 내지 8㎛의 범위로 하는 것이 결정성이 양호한 하지층이 얻어지는 점에서 바람직하고, 0.1 내지 2㎛의 범위로 하는 것이 성막에 필요로 하는 공정 시간을 단축할 수 있고, 생산성이 향상되는 점에서 보다 바람직하다.
하지층(14a)은, 필요에 따라 도너 불순물(n형 불순물)이 1×1017 내지 1×1019개/cm3의 범위 내에서 도프된 구성으로 하여도 되지만, 언도프(<1×1017개/cm3)의 구성으로 할 수도 있다. 언도프로 한 경우에는, 양호한 결정성을 유지할 수 있는 점에서 바람직하다. 기판(11)이 도전성인 경우에는, 하지층(14a)에 도펀트를 도프하여 도전성으로 함으로써, 발광 소자의 상하에 전극을 형성할 수 있다. 한편, 기판(11)에 절연성의 재료를 사용하는 경우에는, 발광 소자의 동일한 면에 정극 및 부극의 각 전극이 설치된 칩 구조를 취하게 되므로, 기판(11) 바로 위의 층은 도프하지 않는 결정으로 하는 쪽이 결정성이 양호해지므로 바람직하다. n형 불순물로서는 특별히 한정되지 않지만, 예를 들어 Si, Ge 및 Sn 등을 들 수 있고, 바람직하게는 Si 및 Ge를 들 수 있다.
{n형 콘택트층}
본 실시 형태의 n형 콘택트층(14b)은 III족 질화물 반도체로 이루어지고, 반응성 스퍼터링법에 의해 하지층(14a) 상에 적층하여 성막된다.
n형 콘택트층(14b)으로서는, 하지층(14a)과 마찬가지로 AlXGa1-XN층(0≤x≤1, 바람직하게는 0≤x≤0.5, 더욱 바람직하게는 0≤x≤0.1)으로 구성되는 것이 바람직하다. 또한, n형 불순물이 도프되어 있는 것이 바람직하며, n형 불순물을 1×1017 내지 1×1019개/cm3, 바람직하게는 1×1018 내지 1×1019개/cm3의 농도로 함유하면, 부극과의 양호한 오믹 접촉의 유지, 균열 발생의 억제, 양호한 결정성의 유지면에서 바람직하다. n형 불순물로서는 특별히 한정되지 않지만, 예를 들어 Si, Ge 및 Sn 등을 들 수 있고, 바람직하게는 Si 및 Ge이다. 또한, 상술한 바와 같이, n형 콘택트층(14b)은 하지층을 겸한 구성으로 할 수도 있다.
하지층(14a) 및 n형 콘택트층(14b)을 구성하는 질화갈륨계 화합물 반도체는 동일 조성인 것이 바람직하며, 이들의 합계 막 두께를 0.1 내지 20㎛, 바람직하게는 0.5 내지 15㎛, 더욱 바람직하게는 1 내지 12㎛의 범위로 설정하는 것이 바람직하다. 막 두께가 이 범위이면, 반도체의 결정성이 양호하게 유지된다.
{n형 클래드층}
상술한 n형 콘택트층(14b)과 상세한 것을 후술하는 발광층(15)의 사이에는, n형 클래드층(14c)을 형성하는 것이 바람직하다. n형 클래드층(14c)을 형성함으로써, n형 콘택트층(14b)의 최표면에 발생한 평탄성의 악화를 개선할 수 있다. n형 클래드층(14c)은, 종래 공지된 MOCVD법을 이용하여 AlGaN, GaN, GaInN 등에 의해 성막하는 것이 가능하다. 또한, 이들 구조의 헤테로 접합이나 복수회 적층한 초격자 구조로 하여도 된다. GaInN으로 하는 경우에는, 발광층(15)의 GaInN의 밴드 갭보다도 크게 하는 것이 바람직한 것은 물론이다.
n형 클래드층(14c)의 막 두께는 특별히 한정되지 않지만, 바람직하게는 5 내지 500nm의 범위이고, 보다 바람직하게는 5 내지 100nm의 범위이다.
또한, n형 클래드층(14c)에서의 n형 불순물의 도펀트 농도는 1×1017 내지 1×1020개/cm3의 범위로 되어 있는 것이 바람직하고, 보다 바람직하게는 1×1018 내지 1×1019개/cm3의 범위이다. 도펀트 농도가 이 범위이면, 양호한 결정성의 유지 및 발광 소자의 동작 전압 저감의 점에서 바람직하다.
「발광층」
발광층(15)은, n형 반도체층(14) 상에 적층됨과 함께, 상세한 것을 후술하는 p형 반도체층(16)이 그 위에 적층되는 층이며, 종래 공지된 MOCVD법 등을 이용하여 성막할 수 있다. 또한, 발광층(15)은, 도 1에 도시한 바와 같이, 질화갈륨계 화합물 반도체로 이루어지는 장벽층(15a)과, 인듐을 함유하는 질화갈륨계 화합물 반도체로 이루어지는 웰층(15b)이 교대로 반복하여 적층되어 이루어지고, 도시예에서는 n형 반도체층(14)측 및 p형 반도체층(16)측에 장벽층(15a)이 배치되는 순서로 적층하여 형성되어 있다.
장벽층(15a)으로서는, 예를 들어 인듐을 함유한 질화갈륨계 화합물 반도체로 이루어지는 웰층(15b)보다도 밴드 갭 에너지가 큰 AlcGa1-cN(0≤c<0.3) 등의 질화갈륨계 화합물 반도체를 적절하게 사용할 수 있다.
또한, 웰층(15b)에는 인듐을 함유하는 질화갈륨계 화합물 반도체로서, 예를 들어 Ga1-sInsN(0<s<0.4) 등의 질화갈륨인듐을 사용할 수 있다.
또한, 발광층(15) 전체의 막 두께로서는 특별히 한정되지 않는다. 예를 들어, 발광층(15)의 막 두께는 1 내지 500nm의 범위인 것이 바람직하고, 1nm 이상 400nm 이하의 막 두께이면 보다 바람직하다. 막 두께가 상기 범위이면, 발광 출력의 향상에 기여한다.
「p형 반도체층」
p형 반도체층(16)은, 통상, p형 클래드층(16a) 및 p형 콘택트층(16b)으로 구성되며, 종래 공지된 MOCVD법 혹은 반응성 스퍼터링법을 이용하여 발광층(15) 상에 성막된다. 또한, p형 콘택트층이 p형 클래드층을 겸하는 구성으로 할 수도 있다.
본 실시 형태의 p형 반도체층(16)은, 도전성을 p형으로 제어하기 위한 도펀트로서 억셉터 불순물이 첨가되어 이루어진다. 억셉터 불순물로서는, 특별히 한정되지 않지만, 예를 들어 Mg를 사용하는 것이 바람직하고, 또한 마찬가지로 Be나 Zn을 사용하는 것도 가능하다.
{p형 클래드층}
p형 클래드층(16a)으로서는, 발광층(15)의 밴드 갭 에너지보다 커지는 조성이며, 발광층(15)에의 캐리어의 가두기가 가능한 것이면 특별히 한정되지 않지만, 바람직하게는 AldGa1-dN(0<d≤0.4, 바람직하게는 0.1≤d≤0.3)의 것을 들 수 있다. p형 클래드층(16a)이 이러한 AlGaN으로 이루어지면, 발광층(15)에의 캐리어의 가두기의 점에서 바람직하다.
p형 클래드층(16a)의 막 두께는 특별히 한정되지 않지만, 바람직하게는 1 내지 400nm이고, 보다 바람직하게는 5 내지 100nm이다.
p형 클래드층(16a)에 억셉터 불순물을 첨가함으로써 얻어지는 p형 도펀트 농도는, 1×1018 내지 1×1021개/cm3의 범위로 되어 있는 것이 바람직하고, 보다 바람직하게는 1×1019 내지 1×1020개/cm3이다. p형 도펀트 농도가 상기 범위이면, 결정성을 저하시키지 않고 양호한 p형 결정이 얻어진다.
{p형 콘택트층}
p형 콘택트층(16b)으로서는, 적어도 AleGa1-eN(0≤e<0.5, 바람직하게는 0≤e≤0.2, 보다 바람직하게는 0≤e≤0.1)을 포함하여 이루어지는 질화갈륨계 화합물 반도체층이다. Al 조성이 상기 범위이면, 양호한 결정성의 유지 및 p 오믹 전극(후술하는 투광성 전극(17)을 참조)과의 양호한 오믹 접촉의 점에서 바람직하다.
p형 콘택트층(16b)의 막 두께는 특별히 한정되지 않지만, 10 내지 500nm가 바람직하고, 보다 바람직하게는 50 내지 200nm이다. 막 두께가 이 범위이면, 발광 출력의 점에서 바람직하다.
또한, p형 콘택트층(16b)에 억셉터 불순물을 첨가함으로써 얻어지는 p형 도펀트 농도가 1×1018 내지 1×1021개/cm3의 범위로 되어 있으면, 양호한 오믹 접촉의 유지, 균열 발생의 방지, 양호한 결정성의 유지의 점에서 바람직하고, 보다 바람직하게는 5×1019 내지 5×1020/cm3의 범위이다.
<제조 방법>
본 실시 형태의 III족 질화물 반도체의 제조 방법은, 상술한 바와 같이 기판(11) 및 Ga 원소를 함유하는 타깃(47)이 배치된 챔버(41) 내에 있어서, 적어도 기판(11) 상에 도너 불순물이 첨가된 단결정의 III족 질화물 반도체를 반응성 스퍼터링법에 의해 형성하는 스퍼터링 공정을 갖고, 상기 스퍼터링 공정은, 기판(11)의 온도를 온도 T1로 하여 III족 질화물 반도체를 성막하는 제1 스퍼터링 공정과, 기판(11)의 온도를 온도 T1보다도 낮은 온도 T2로 강온하여 III족 질화물 반도체의 성막을 계속하는 제2 스퍼터링 공정을 갖는다.
본 실시 형태의 제조 방법에서는, 기판(11) 상에 III족 질화물 반도체 결정을 에피택셜 성장시켜, 도 1에 도시한 바와 같은 적층 반도체(10)를 형성할 때, 기판(11) 상에 버퍼층(12)을 성막하고, 그 위에 반도체층(20)을 형성한다. 본 실시 형태에서는 버퍼층(12)을 반응성 스퍼터링법에 의해 형성하고, 그 위에 n형 반도체층(14)의 하지층(14a) 및 n형 콘택트층(14b)을 반응성 스퍼터링법에 의해 형성한다. 그 후, n형 클래드층(14)을 종래 공지된 MOCVD법에 의해 형성하고, 그 위에 발광층(15)과, p형 반도체층(16)을 구성하는 p형 클래드층(16a) 및 p형 콘택트층(16b)의 각 층을 종래 공지된 MOCVD법에 의해 형성한다.
그리고, 본 실시 형태에서는 n형 반도체층(14)에 구비되고, 버퍼층(12) 상에 적층되는 하지층(14a)을, 상세한 것을 후술하는 제조 방법에서의 반응성 스퍼터링법에 의해 III족 질화물 반도체로부터 성막한다.
『스퍼터링 장치』
이하에, 본 실시 형태의 제조 방법에서 사용되고, 하지층(14a), n형 콘택트층(14b)의 각 층을 성막하는 스퍼터링 장치의 구성에 대하여, 도 5에 예시하는 스퍼터링 장치(40)를 사용하여 상세하게 설명한다.
도 5에 예시하는 스퍼터링 장치(40)는, RF 방전식의 마그네트론 스퍼터링 장치의 일례이다. 챔버(41)가 Ga 원소를 함유하여 이루어지는 타깃(47)이 전극(43) 상에 배치되어 있다. 전극(43)의 하방(도 5의 하방)에 마그네트(42)가 배치되고, 상기 마그네트(42)가 도시를 생략한 구동 장치에 의해 타깃(47)의 하방에서 요동한다. 챔버(41)에는 질소 가스 및 아르곤 가스가 공급되고, 히터(44)에 설치된 기판(11) 상에 각 층이 성막된다.
전극(43)은 매칭 박스(46)에 접속되어 있다. 또한, 히터 플레이트(44)에는 기판(11)이 설치됨과 함께 매칭 박스(45)가 접속되어 있다. 이러한 매칭 박스(46 및 45)는 각각 전원(48)에 접속되어 있다. 전극(43)에는 매칭 박스(46)를 통하여 전류가 공급되고, 히터 플레이트(44)에는 매칭 박스(45)를 통하여 전류가 공급된다. 이에 의해, 타깃(47)에는 파워가 인가되고, 기판(11)에는 바이어스가 인가된다. 상술한 매칭 박스(46 및 45)는, 스퍼터링 장치(40) 내부와, 고주파의 전원(48)과의 임피던스의 매칭을 취하기 위해 설치된다.
III족 질화물 반도체로 이루어지는 반도체층을 스퍼터링법에 의해 성막하는 경우, 일반적으로 III족 금속을 타깃으로 하여, 스퍼터링 장치의 챔버 내에 질소 원자 함유 가스(질소 가스: N2, 암모니아: NH3 등)를 도입하고, 기상 중에서 III족 금속과 질소를 반응시키는 반응성 스퍼터링법(반응성 리액티브 스퍼터링법)을 이용한다. 스퍼터링법으로서는 RF 스퍼터링 및 DC 스퍼터링이 있다. 본 발명의 제조 방법과 같이 반응성 스퍼터링법을 이용한 경우에는, 연속적으로 방전시키는 DC 스퍼터링에서는 대전이 격렬하여, 성막 속도의 컨트롤이 곤란해진다. 이로 인해, 본 발명의 제조 방법에서는 RF 스퍼터링법을 이용하는 것이 바람직하며, DC 스퍼터링법을 이용하는 경우에는, 펄스식으로 바이어스를 제공할 수 있는 펄스 DC 스퍼터링법이 채용된 스퍼터링 장치를 사용하는 것이 바람직하다.
또한, RF 스퍼터링을 사용한 경우에는, 대전을 피하는 방법으로서, 마그네트의 위치를 타깃 내에서 이동시키는 것이 바람직하다. 구체적인 운동의 방법은, 사용하는 스퍼터링 장치에 의해 선택할 수 있으며, 요동시키거나 회전 운동시키거나 할 수 있다.
도 5에 예시하는 스퍼터링 장치(40)에서는, 타깃(47)의 하방에 마그네트(42)가 구비되고, 이 마그네트(42)가 타깃(47)의 하방에서 회전 운동할 수 있는 구성으로 되어 있다.
또한, 스퍼터링에 의해 III족 질화물 반도체로 이루어지는 반도체층을 형성할 때에는, 보다 높은 에너지의 반응종을 기판에 공급하는 것이 바람직하다. 따라서, 스퍼터링 장치(40) 내에 있어서 기판(11)이 플라즈마 중에 위치하도록 구성하고, 또한 타깃(47)과 기판(11)이 대면하는 위치 관계로서 구성하는 것이 바람직하다. 또한, 기판(11)과 타깃(47) 사이의 거리를 10 내지 100mm의 범위로 하는 것이 바람직하다.
또한, 챔버(41) 내에는 가능한 한 불순물을 남기지 않는 것이 바람직하다. 따라서, 스퍼터링 장치(40)의 도달 진공도는 적어도 1.0×10-3Pa 이하인 것이 바람직하다.
또한, 도시를 생략하였지만, 스퍼터링 장치(40)의 챔버(41) 내에 도펀트 공급 수단을 배치함으로써, III족 질화물 반도체에 도너 불순물이나 억셉터 불순물 등의 도펀트를 첨가하여 각 층을 성막할 수 있다. 또한, 타깃에 미리 도펀트를 혼합하여 성막 처리를 행할 수도 있다. 그 외, 챔버의 외부로부터 챔버 내를 향하여 도펀트나 그의 화합물을 공급하는 구성으로 하는 것도 가능하다.
『적층 반도체의 형성』
본 실시 형태의 제조 방법을 이용하여, 도 1에 도시한 바와 같은 적층 반도체(10)를 형성할 때의 각 층의 성막 방법에 대하여 이하에 상세하게 설명한다.
「버퍼층의 형성」
본 실시 형태의 제조 방법은, 기판(11) 상에 반응성 스퍼터링법에 의해 버퍼층(12)을 형성하는 버퍼층 형성 공정을 갖는 것이 바람직하다.
또한, 기판(11)을 반응기(스퍼터링 장치) 내에 도입한 후, 버퍼층(12)을 형성하기 전에, 스퍼터링법 등의 방법을 이용하여 전처리를 행하는 전처리 공정을 갖는 것이 바람직하다.
전처리 공정은, 구체적으로는 기판(11)을 Ar이나 N2의 플라즈마 중에 노출시킴으로써 표면을 정돈할 수 있는 공정이다. 예를 들어, Ar 가스나 N2 가스 등의 플라즈마를 기판(11) 표면에 작용시킴으로써, 기판(11) 표면에 부착된 유기물이나 산화물을 제거할 수 있다. 이 경우, 기판(11)과 챔버 사이에 전압을 인가하면, 플라즈마 입자가 효율적으로 기판(11)에 작용한다. 이러한 전처리를 기판(11)에 실시함으로써, 기판(11)의 표면(11a) 전체면에 버퍼층(12)을 성막할 수 있고, 그 위에 성막되는 막의 결정성을 높이는 것이 가능해진다. 또한, 버퍼층(12)을 기판(11) 상에 성막할 때, 기판(11)에는 습식의 전처리를 행하여도 된다. 예를 들어, 실리콘으로 이루어지는 기판(11)에 대해서는, 잘 알려진 RCA 세정 방법 등을 행하여, 표면을 수소 종단시켜 둠으로써, 성막 프로세스가 안정된다.
본 실시 형태의 전처리 공정에 있어서는, 이온 성분과, 전하를 갖지 않는 라디칼 성분이 혼합된 분위기에서 행하여지는 플라즈마 처리에 의해, 기판(11)의 표면을 처리하는 방법을 이용한다.
여기서, 기판의 표면으로부터 오염물 등을 제거할 때, 예를 들어 이온 성분 등을 단독으로 기판 표면에 공급한 경우에는, 에너지가 지나치게 강하여 기판 표면에 손상을 주게 되어, 기판 상에 성장시키는 결정의 품질을 저하시키게 된다고 하는 문제가 있다.
본 실시 형태의 전처리 공정에 있어서는, 상술한 바와 같이 이온 성분과 라디칼 성분이 혼합된 분위기에서 행하여지는 플라즈마 처리를 이용하여, 기판(11)에 적당한 에너지를 갖는 반응종을 작용시킴으로써, 기판(11) 표면에 손상을 주지 않고 오염물 등의 제거를 행하는 것이 가능해진다. 이러한 효과가 얻어지는 메커니즘으로서는, 이온 성분의 비율이 적은 플라즈마를 사용함으로써 기판 표면에 제공하는 손상이 억제되는 것과, 기판 표면에 플라즈마를 작용시킴으로써 효과적으로 오염물을 제거할 수 있는 것 등이 생각된다.
전처리 공정에 있어서 기판(11) 표면의 전처리를 행한 후, 스퍼터링 장치 내에 아르곤 및 질소 가스를 도입하고, 기판(11)의 온도를 500℃ 정도로 한다. 그리고, 기판(11)측에 고주파 바이어스를 인가함과 함께, 금속 Al로 이루어지는 Al 타깃측에 파워를 인가하고, 노(爐) 내의 압력을 일정하게 유지하면서, 기판(11) 상에 AlN으로 이루어지는 버퍼층(12)을 성막한다.
버퍼층(12)을 기판(11) 상에 성막하는 방법으로서는, 스퍼터링법 외에, 예를 들어 MOCVD법, 펄스 레이저 퇴적(PLD)법, 펄스 전자선 퇴적(PED)법 등을 들 수 있으며, 적절하게 선택하여 이용할 수 있지만, 스퍼터링법이 가장 간편하고 대량 생산에도 적합하므로 적합한 방법이다. 또한, DC 스퍼터링을 이용하는 경우, 타깃 표면의 챠지 업을 초래하고, 성막 속도가 안정되지 않을 가능성이 있으므로, 펄스 DC 스퍼터링법으로 하거나, RF 스퍼터링법으로 하는 것이 바람직하다. 또한, 버퍼층(12)의 성막 처리에는 타깃이나 각 성막 조건을 변경함으로써, 상술한 바와 같은 스퍼터링 장치(40)를 사용하는 것도 가능하다.
「반도체층의 형성」
버퍼층(12) 상에는 n형 반도체층(14), 발광층(15), p형 반도체층(16)을 이 순서대로 적층함으로써, III족 질화물 반도체로 이루어지는 반도체층(20)을 형성한다. 본 실시 형태의 제조 방법에서는, 상술한 바와 같이 n형 반도체층(14)의 하지층(14a) 및 n형 콘택트층(14b)을 반응성 스퍼터링법에 의해 형성한다. 그 후, n형 클래드층(14c)을 종래 공지된 MOCVD법에 의해 형성하고, 그 위에 발광층(15)을 MOCVD법에 의해 형성한다. 그리고, p형 반도체층(16)을 구성하는 p형 클래드층(16a) 및 p형 콘택트층(16b)의 각 층을 MOCVD법에 의해 형성한다.
MOCVD법에서는, 캐리어 가스로서 수소(H2) 또는 질소(N2), III족 원료인 Ga원으로서 트리메틸갈륨(TMG) 또는 트리에틸갈륨(TEG), Al원으로서 트리메틸알루미늄(TMA) 또는 트리에틸알루미늄(TEA), In원으로서 트리메틸인듐(TMI) 또는 트리에틸인듐(TEI), V족 원료인 N원으로서 암모니아(NH3), 히드라진(N2H4) 등이 사용된다. 또한, 도펀트의 n형 불순물에는 Si 원료로서 모노실란(SiH4) 또는 디실란(Si2H6)을, Ge 원료로서 게르만 가스(GeH4)나, 테트라메틸게르마늄((CH3)4Ge)이나 테트라에틸게르마늄((C2H5)4Ge) 등의 유기 게르마늄 화합물을 이용할 수 있다. MBE법에서는 원소 형상의 게르마늄도 도핑원으로서 이용할 수 있다. 도펀트의 p형 불순물에는 Mg 원료로서는, 예를 들어 비스시클로펜타디에닐마그네슘(Cp2Mg) 또는 비스에틸시클로펜타디에닐마그네슘(EtCp2Mg)을 사용한다.
상술한 바와 같은 질화갈륨계 화합물 반도체는, Al, Ga 및 In 이외에 다른 III족 원소를 함유할 수 있고, 필요에 따라 Ge, Si, Mg, Ca, Zn, Be 등의 도펀트 원소를 함유할 수 있다. 또한, 의도적으로 첨가한 원소에 한하지 않고, 성막 조건 등에 의존하여 필연적으로 포함되는 불순물, 및 원료, 반응관 재질에 포함되는 미량 불순물을 포함하는 경우도 있다.
그리고, 상술한 바와 같은 스퍼터링 장치(40)를 사용하여 기판(11) 상에 반도체층을 성막할 때에는, 우선, 챔버(41) 내에, 예를 들어 아르곤 가스 및 질소 가스 등의 반응 가스를 공급한다. 계속해서, 히터 플레이트(44) 내에 설치된 도시를 생략한 가열 수단에 의해 히터 플레이트(44)를 발열시키고, 기판(11)을 소정의 온도, 즉 기판(11) 상에 성장되는 각 층의 성장 온도로 가온하여, 각 층의 성막 처리를 행한다.
{반응성 스퍼터링 성막 조건}
본 실시 형태에서는, 반도체층(20)의 각 층 중, n형 반도체층(14)에 구비되는 하지층(14a) 및 n형 콘택트층(14b)을 반응성 스퍼터링법을 이용하여 성막한다. 이러한 반응성 스퍼터링법을 이용한 반도체층의 성막은, 예를 들어 이하에 설명하는 바와 같은 성막 조건에서 행할 수 있다. 여기서, 반응성 스퍼터링법을 이용하여 III족 질화물 반도체로 이루어지는 반도체층을 형성하는 경우에 중요하게 되는 다른 파라미터로서는, 질소 원자 함유 가스의 분압, 성막 속도, 기판 온도, 바이어스 및 파워 등을 들 수 있다.
우선, 스퍼터링 장치(40)의 챔버(41) 내의 가스 분위기에는, 질소 원자 함유 가스(질소: N2 가스, NH3 가스 등)를 포함시킨다. 이러한 질소 원자 함유 가스는, 스퍼터링에 의해, 플라즈마화되어 질소 원자로 분해하여 결정 성장의 원료가 된다. 또한, 타깃(47)을 효율적으로 스퍼터링하기 위해, 또한 아르곤(Ar) 등의 중량이 크고 반응성이 낮은 불활성 가스를 혼입시킨다.
챔버(41) 내의 가스 분위기 중의 질소 원자 함유 가스의 비율, 예를 들어 질소 가스(N2)와 아르곤(Ar)의 전체 유량에서 차지하는 질소 가스 유량의 비는 20％ 내지 98％로 할 수 있다. 질소 가스의 유량비가 20％ 미만이면 스퍼터링 원료가 금속인 채로 부착될 우려가 있고, 질소 가스의 유량비가 98％ 초과이면 아르곤의 양이 지나치게 적어 스퍼터링 속도가 저하한다.
또한, 특히 결정성이 양호한 III족 질화물 반도체를 적층하기 위해서는, 챔버(41) 내의 분위기 중의 질소 원자 함유 가스의 비율을 20 내지 80％의 범위로 하고, 잔량부가 불활성 가스를 함유하는 가스로 되어 있는 것이 바람직하다.
또한, 불활성 가스를 함유하는 가스는, Ar 등의 불활성 가스 외에, 수소 가스(H2) 등을 함유하여도 된다.
또한, 반응성 스퍼터링법에 의해 III족 질화물 반도체로 이루어지는 반도체층을 형성할 때의 성막 속도는, 0.01 내지 10nm/초의 범위로 하는 것이 바람직하다. 성막 속도가 10nm/초를 초과하면 적층된 III족 질화물 반도체가 결정이 되지 않고 비정질이 된다. 0.01nm/초 미만이면 프로세스가 불필요하게 장시간이 되어, 공업 생산에 이용하는 것이 곤란해진다.
또한, III족 질화물 반도체로 이루어지는 반도체층을 형성할 때의 기판 온도에 대하여, 본 발명자들이 예의 실험한 바, 일반적으로 결정성이 양호한 III족 질화물 반도체로 이루어지는 반도체층을 스퍼터링법에 의해 형성하기 위해서는, 기판 온도를 600 내지 1200℃의 범위로 하는 것이 바람직한 것이 명확해졌다. 기판 온도가 600℃보다 낮으면, 기판면에서의 반응종의 마이그레이션이 억제되어, 결정성이 양호한 III족 질화물 반도체를 형성하는 것이 곤란해진다. 또한, 기판 온도가 1200℃를 초과하면, 형성된 III족 질화물 반도체가 재분해를 일으킬 우려가 있다.
또한, 도너 불순물이나 억셉터 불순물 등의 도펀트를 첨가하여 반도체층의 도전성을 용이하게 제어하기 위해서는, 기판 온도를 600℃ 내지 1050℃의 범위 내로 하는 것이 바람직하다. 기판 온도를 600℃ 내지 1050℃의 범위 내로 함으로써, 점 결함 등의 결함 밀도가 적고 결정성이 양호한 III족 질화물 반도체를 성장시킬 수 있다. 이에 의해, III족 질화물 반도체에 도펀트를 첨가하여 도전성을 용이하게 제어하는 것이 가능해진다.
또한, 본 실시 형태의 제조 방법은, 상술한 바와 같이 하지층(14a)의 성막 처리에 있어서, 기판(11)의 온도를 온도 T1로 하여 III족 질화물 반도체를 성막하는 제1 스퍼터링 공정과, 기판(11)의 온도를 온도 T1보다도 낮은 온도 T2로 강온하여 III족 질화물 반도체의 성막을 계속하는 제2 스퍼터링 공정을 갖는다. 이 때의 기판(11)의 온도 T1, T2는 상세한 것을 후술하지만, 온도 T1을 800 내지 1100℃의 범위, 온도 T2를 700 내지 1000℃의 범위로 하는 것이 보다 바람직하다.
또한, 결정 성장 중의 기판(11) 표면에서의 반응종의 마이그레이션을 활발하게 하기 위해서는, 기판(11)측에 인가되는 바이어스 및 타깃(47)측에 인가되는 파워는 큰 것이 바람직하다. 예를 들어, 성막시에 기판(11)에 인가하는 바이어스는 1.5W/cm2 이상이 바람직하고, 또한 성막시에 타깃(47)에 인가하는 파워를 1.5W/cm2 내지 5kW/cm2의 범위로 하는 것이 바람직하다.
또한, III족 질화물 반도체로 이루어지는 반도체층의 조성은, 타깃에 사용하는 III족 금속의 조성을 원하는 값으로 조정함으로써 컨트롤할 수 있다. 예를 들어, GaN으로 이루어지는 층을 형성하는 경우에는 타깃에 Ga 금속을 사용하고, AlGaN층을 형성하는 경우에는 타깃에 AlGa 합금을 사용하면 된다. 또한, InGaN을 형성하는 경우에는 InGa 합금을 사용하면 된다. III족 질화물 반도체의 조성은, 타깃(47)의 III족 금속의 조성에 따라 변화하므로, 타깃(47)의 조성을 실험적으로 구함으로써, 원하는 조성의 III족 질화물 반도체로 이루어지는 반도체층을 형성하는 것이 가능해진다.
혹은, AlGaN층을 적층하는 경우, 예를 들어 타깃으로서 Ga 메탈과 Al 메탈의 양쪽을 병치하여도 된다. 이 경우에는 Ga 메탈 타깃과 Al 메탈 타깃의 표면적의 비를 변화시킴으로써, 적층되는 AlGaN층의 조성을 제어하는 것이 가능해진다. 마찬가지로, InGaN층을 적층하는 경우에는, Ga 메탈 타깃과 In 메탈 타깃의 양쪽을 병치하는 것도 가능하다.
{반도체층의 성막 방법}
이하에, 반도체층(20)을 구성하는 n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)을 성막할 때의 수순에 대하여 설명한다.
(n형 반도체층의 형성)
우선, 기판(11) 상에 형성된 버퍼층(12) 상에, III족 질화물 반도체로 이루어지는 하지층(14a)을 형성한다.
기판(11) 상에 단결정의 III족 질화물 반도체로 이루어지는 하지층(14a)을 형성하는 방법으로서는, 본 실시 형태와 같이 반응성 스퍼터링법을 이용하여 AlyGa1-yN(0≤y≤1)으로 이루어지는 단결정의 버퍼층을 형성하고, 그 위에 반응성 스퍼터링법에 의해 단결정의 GaN층(하지층)을 형성하는 방법이 있다.
본 실시 형태와 같이, 하지층(14a)을 반응성 스퍼터링법에 의해 형성하는 경우, 스퍼터링법에 의해 형성하는 n형 콘택트층(14b)과 동일한 스퍼터링 장치(40)를 사용하여 성막 처리를 행할 수 있다. 이 경우, 하지층을, 챔버(41) 내에 도너 불순물(Si)을 포함하는 도펀트 원소를 공급하지 않고 언도프로 성막한다. 한편, n형 콘택트층(14b)과, MOCVD법에 의해 형성하는 n형 클래드층(14c)을, 반응로 내에 도너 불순물(Si)을 포함하는 도펀트 원소를 공급하여 성막함으로써, 도너 불순물이 첨가되어 도전성이 n형으로 제어된 GaN층이 얻어진다.
본 실시 형태는, 상술한 바와 같이 n형 반도체층(14)에 구비되는 하지층(14a)을, 기판(11)의 온도를 온도 T1로 하여 III족 질화물 반도체를 성막하는 제1 스퍼터링 공정과, 기판(11)의 온도를 온도 T1보다도 낮은 T2로 강온하여 III족 질화물 반도체의 성막을 계속하는 제2 스퍼터링 공정을 갖는다. 이와 같이 n형 반도체층(14)에 구비되고 III족 질화물 반도체로 이루어지는 하지층(14a)을, 기판(11)의 온도를 T1로서 성장을 개시시켜 소정 시간의 성막 처리를 행한 후, 기판(11)의 온도를 T2로 강온하여 또한 소정 시간의 성막 처리를 행하는 2단계 성장에 의해 성막함으로써, 높은 성막 속도 및 표면 모폴로지가 얻어짐과 함께, 양호한 결정성을 얻는 것이 가능해진다.
구체적으로는, 도 6의 그래프에 나타낸 바와 같이, 우선 제1 스퍼터링 공정에 있어서, 기판(11)의 온도를 고온의 T1(℃)로 하여, 버퍼층(12) 상으로의 III족 질화물 반도체(하지층(14a))의 성막을 개시한다. 이 T1(℃)에서 성막 처리를 행함으로써, 마이그레이션에 의해 초기의 전위의 루프화를 진행시켜, 일단 막의 전위 밀도를 저감시킨 상태로 한다. 그 후, 제2 스퍼터링 공정에 있어서, 기판(11)의 온도를 T1(℃)보다도 낮은 T2(℃)로 하고, 또한 III족 질화물 반도체의 성막 처리를 계속함으로써 성막 속도를 상승시킨다. 이에 의해, 단시간만에 목표 막 두께까지의 성막 처리를 행할 수 있다. 이와 같이 성막 처리시의 초기(제1 스퍼터링 공정)에서의 기판(11)의 온도를 고온의 T1(℃)로 함으로써, 성막되는 III족 질화물 반도체의 결정성이 향상된다. 그 후, 성막 처리시의 후기의 공정(제2 스퍼터링 공정)에 있어서, 기판(11)의 온도를 T1(℃)보다도 낮은 T2(℃)로 강온하여 성막을 계속함으로써, 높은 성막 속도와 표면 특성이 얻어진다. 따라서, 높은 생산 효율과, 우수한 소자 특성을 양립시키는 것이 가능해진다.
제1 스퍼터링 공정에서의 기판(11)의 온도 T1은 800 내지 1100℃의 범위인 것이 바람직하고, 제2 스퍼터링 공정에서의 기판(11)의 온도 T2는 700 내지 1000℃의 범위인 것이 바람직하다.
제1 스퍼터링 공정에서의 기판(11)의 온도 T1을 상기 범위로 함으로써, 성막 후의 하지층(14a)의 결정성을 향상시키는 것이 가능해진다. 또한, 제2 스퍼터링 공정에서의 기판(11)의 온도 T2를 상기 범위로 함으로써, 높은 성막 속도를 유지할 수 있다.
또한, 제1 스퍼터링 공정에서의 기판(11)의 온도 T1과, 제2 스퍼터링 공정에서의 기판(11)의 온도 T2는, 다음 식 {20℃≤(T1-T2)≤300℃}로 표시되는 관계를 만족하는 것이 바람직하고, 다음 식 {50℃≤(T1-T2)≤200℃}로 표시되는 관계를 만족하는 것이 보다 바람직하다.
본 실시 형태의 제조 방법에서는, 상술한 바와 같이 제2 스퍼터링 공정에서의 기판(11)의 온도 T2를, 제1 스퍼터링 공정에서의 기판(11)의 온도 T1보다도 낮은 온도로 규정하고 있다. 이들 기판(11)의 온도 T1과 T2의 관계를, 상기 각 식으로 표시되는 관계로 함으로써, 성막되는 하지층(14a)의 결정성이 보다 향상됨과 함께, 보다 높은 성막 속도를 실현할 수 있다.
또한, 본 실시 형태에서는, 제1 스퍼터링 공정에 있어서, 기판(11)의 온도를 온도 T1로 함과 함께, 5 내지 100nm의 범위의 막 두께 t1을 갖는 III족 질화물 반도체를 성막하고, 계속해서 제2 스퍼터링 공정에 있어서, 기판(11)의 온도를 온도 T2로 강온함과 함께, 막 두께 t2를 10nm 이상으로 하여 상기 III족 질화물 반도체를 성막하는 것이 바람직하다. 또한, 상기 막 두께 t1, t2를 합친 하지층(14a)의 전체 막 두께 t3은 15nm 이상인 것이 바람직하다.
제1 스퍼터링 공정에서 성막하는 III족 질화물 반도체의 막 두께 t1을 상기 범위로 함으로써, 성막 후의 하지층(14a)의 결정성을 보다 향상시킬 수 있다. 또한, 제2 스퍼터링 공정에서 성막하는 III족 질화물 반도체의 막 두께 t2를 상기 범위로 함으로써, 단시간의 공정으로 확실하게 목표 막 두께를 얻는 것이 가능해진다.
또한, 본 실시 형태의 제조 방법은, 도 7의 그래프에 나타낸 바와 같이, 상기 각 공정에 추가하여, 또한 챔버(41) 내를 진공 상태로 함과 함께 기판(11)을 온도 T1로 가열하는 진공 공정을 갖고, 상기 진공 공정에 이어서, 제1 스퍼터링 공정과, 제2 스퍼터링 공정이 이 순서대로 행하여지는 것이 보다 바람직하다. 본 실시 형태에서 설명하는 진공 공정이란, 도 7의 그래프 중에서 영역 A에 나타낸 바와 같은, 기판(11)의 온도가 온도 T2 이상인 온도 T1로 되어 성막(제1 스퍼터링 공정)이 개시되기 전의 단계에 있어서, 챔버(41) 내를 진공 상태로 함과 함께 기판(11)을 가열하는 공정을 말한다.
본 실시 형태의 진공 공정에 있어서는, 상술한 바와 같이, 우선, 챔버(41) 내를 진공 상태로 하고, 히터(44)를 승온시킴으로써 기판(11)을 온도 T1까지 가열한다(도 7의 그래프 중에 나타내는 영역 A). 이와 같이, III족 질화물 반도체의 성막 전에, 진공 분위기중에서 기판(11)을 가열함으로써, 예를 들어 대기 중에 노출되었을 때에 표면에 부착된 산소나, 챔버(41) 내의 산소가 버퍼층(12)의 표면에 흡착됨으로써 발생한 산소층 등을 미리 제거할 수 있다. 이에 의해, III족 질화물 반도체로 이루어지는 하지층(14a)을, 양호한 결정성을 갖는 반도체층으로서 버퍼층(12) 상에 성막하는 것이 가능해진다.
또한, 제1 스퍼터링 공정 전에 진공 공정이 구비됨으로써, 스퍼터링 장치(40)의 내벽이나 차폐 부재 등에 부착된 퇴적물 등을 미리 제거할 수 있다. 이에 의해, III족 질화물 반도체로부터 성막하는 하지층(14a) 중에 불순물 등이 혼입되는 것을 억제하는 것이 가능해진다.
그 후, 기판(11)이 온도 T1로 가열되고, 또한 챔버(41) 내가 질소 가스(N2) 및 아르곤 가스(Ar)를 함유하는 가스 분위기로 된 제1 스퍼터링 공정에 있어서, III족 질화물 반도체를 성막한다. 그리고, 기판이 온도 T2로 강온된 후, 챔버(41) 내가 상기 가스 분위기로 된 제2 스퍼터링 공정에 있어서, 또한 III족 질화물 반도체의 성막을 목표 막 두께까지 계속함으로써 하지층(14a)을 형성한다.
또한, 본 실시 형태에서는, 상술한 바와 같은 제1 스퍼터링 공정과 제2 스퍼터링 공정이 1사이클만 행하여지는 예를 설명하였지만, 본 발명은 이것에 한정되지 않는다. 예를 들어, 각 공정에서 성막하는 막 두께를 얇게 함으로써, 제1 스퍼터링 공정과 제2 스퍼터링 공정을 복수 사이클 반복하여 행하여도 된다. 이에 의해, III족 질화물 반도체의 결정성을 보다 향상시킬 수 있다.
또한, 본 실시 형태의 진공 공정에서는, 챔버(41) 내를 진공 상태로 함과 함께, 기판(11)의 가열만을 행하는 예를 설명하고 있지만, 본 발명은 이것에 한정되지 않는다. 예를 들어, 기판(11)의 가열과 동시에, 챔버(41) 내에 플라즈마를 발생시켜 처리함으로써, 기판 표면의 청정도를 더욱 향상시킬 수 있고, 기판 상에 형성하는 III족 질화물 반도체의 결정성을 보다 향상시킬 수 있다.
본 실시 형태의 제조 방법에 따르면, 상술한 바와 같은 각 공정에 있어서, 상기 각 조건에서 III족 질화물 반도체를 성막함으로써, 결정성이 우수한 하지층(14a)을 높은 성막 속도로 형성할 수 있다.
다음에, 상술한 방법에 의해 형성한 하지층(14a) 상에, 반응성 스퍼터링법을 이용하여 n형 콘택트층(14b)을 성막한다. 이 때, n형 콘택트층(14b)의 성막에 사용하는 스퍼터링 장치로서는, 각종 성막 조건을 변경함으로써, 하지층(14a)의 성막에 사용하는 것과 동일한 스퍼터링 장치(40)를 사용할 수 있다.
다음에, n형 콘택트층(14b) 상에, n형 클래드층(14c)을 종래 공지된 MOCVD법을 이용하여 성막한다.
또한, 본 실시 형태에서는, n형 콘택트층(14b) 및 n형 클래드층(14c)을 형성할 때, 도너 불순물을 첨가함으로써, 도전성이 n형으로 제어된 III족 질화물 반도체로 이루어지는 층을 성막할 수 있다. 이러한 도너 불순물로서는, 실리콘(Si) 원소를 사용하는 것이 바람직하지만, 상술한 바와 같이 Si 외에, Ge나 Sn 등을 사용하는 것이 가능하다.
(발광층의 형성)
n형 클래드층(14c) 상에는, 발광층(15)을 종래 공지된 MOCVD법에 의해 형성한다. 도 1에 예시한 바와 같은, 본 실시 형태에서 형성하는 발광층(15)은, GaN 장벽층에서 시작되어 GaN 장벽층에서 끝나는 적층 구조를 갖고 있으며, Si 도프의 GaN으로 이루어지는 6층의 장벽층(15a)과, 언도프의 In0.2Ga0.8N으로 이루어지는 5층의 웰층(15b)을 교대로 적층하여 형성한다.
(p형 반도체층의 형성)
발광층(15) 상, 즉 발광층(15)의 최상층이 되는 장벽층(15a) 상에는, p형 클래드층(16a) 및 p형 콘택트층(16b)으로 이루어지는 p형 반도체층(16)을, 종래 공지된 MOCVD법에 의해 성막한다. 또한, 본 실시 형태의 p형 반도체층(16)은, 반응성 스퍼터링법에 의해 성막하는 것도 가능하다.
본 실시 형태에서는, 우선, Mg를 도프한 Al0.1Ga0.9N으로 이루어지는 p형 클래드층(16a)을 발광층(15)(최상층의 장벽층(15a)) 상에 형성하고, 그 위에 Mg를 도프한 Al0.02Ga0.98N으로 이루어지는 p형 콘택트층(16b)을 형성한다. 이들 p형 클래드층(16a) 및 p형 콘택트층(16b)으로 이루어지는 p형 반도체층(16)의 성막 처리에 있어서는, 예를 들어 반응로 내에 억셉터 불순물로 이루어지는 도펀트 원소를 공급하여 성막을 행한다. 이에 의해, 억셉터 불순물이 첨가되어 도전성이 p형으로 제어된 GaN으로 이루어지는 p형 클래드층(16a) 및 p형 콘택트층(16b)이 얻어진다.
억셉터 불순물로서는, 마그네슘(Mg) 원소를 사용하는 것이 바람직하지만, Mg 외에 Be나 Zn 등을 사용하는 것이 가능하다.
도펀트 원소로서 상술한 바와 같은 억셉터 불순물을 사용함으로써, p형 클래드층(16a) 및 p형 콘택트층(16b)을, 도전성이 p형으로 제어되어 1 내지 4×1016개/cm3의 캐리어 농도를 갖는 p형 GaN 단결정으로부터 성막할 수 있다.
이상 설명한 바와 같은, 본 실시 형태의 III족 질화물 반도체의 제조 방법에 따르면, 우선, 기판(11)의 온도를 고온으로 함으로써 마이그레이션을 발생시킨다. 이에 의해, 초기의 전위의 루프화를 진행시켜 결정의 전위 밀도를 저감한다. 그 후, 기판(11)의 온도를 저온으로 하여 결정의 성막 속도를 상승시킨다. 이에 의해, 단시간만에 목적하는 막 두께로 성막할 수 있다. 그 결과, 양호한 결정성을 갖는 III족 질화물 반도체의 결정을 높은 성막 속도로 효율적으로 형성하는 것이 가능해진다.
따라서, 양호한 결정성을 갖는 III족 질화물 반도체로 이루어지는 하지층(14a)을 스퍼터링법을 이용하여 고효율로 안정되게 기판 상에 성막하는 것이 가능해진다.
또한, 본 실시 형태의 제조 방법은, 또한 챔버(41) 내를 진공 상태로 함과 함께 기판(11)을 온도 T1로 가열하는 진공 공정을 갖고, 상기 진공 공정에 이어서, 제1 스퍼터링 공정과, 제2 스퍼터링 공정이 이 순서대로 행하여져도 된다. 이에 의해, 진공 공정에 있어서, 챔버(41) 내의 산소가 버퍼층(12)의 표면에 흡착됨으로써 발생한 산소층 등을 미리 제거할 수 있다. 그 결과, 하지층(14a)을 양호한 결정성을 갖는 반도체층으로서 버퍼층(12) 상에 성막할 수 있고, 또한 이 위에 성막되는 각 층의 결정성을 향상시키는 것이 가능해진다.
또한, 제1 스퍼터링 공정 전에 진공 공정이 행하여짐으로써, 스퍼터링 장치(40)의 내벽이나 차폐 부재 등에 부착된 퇴적물 등을 미리 제거할 수 있다. 이에 의해, 하지층(14a) 중에 불순물 등이 혼입되는 것을 억제하는 것이 가능해진다.
또한, 본 실시 형태에서는, 상술한 바와 같은 제1 스퍼터링 공정, 제2 스퍼터링 공정 및 진공 공정을 갖는 제조 방법에 의해, n형 반도체층(14)에 구비되는 하지층(14a)을 성막하는 예를 설명하고 있지만, 본 발명은 이것에 한정되지 않는다. 예를 들어, 이들 각 공정을 구비하는 제조 방법에 의해, n형 반도체층(14)을 구성하는 각 층을 성막하는 것도 가능하고, 또한 p형 반도체층(16) 등, n형 반도체층(14) 이외의 층을 성막하여도 되며, 본 발명의 제조 방법은 적절히 채용하는 것이 가능하다.
본 실시 형태의 제조 방법에 의해 얻어지는 III족 질화물 반도체는, 상세한 것을 후술하는 발광 다이오드(LED)나 레이저 다이오드(LD)와 같은, 발광 소자나 수광 소자 등의 광 전기 변환 소자 외에, 헤테로 접합 바이폴러 트랜지스터(HBT)나 고전자 이동도 트랜지스터(HEMT) 등의 전자 디바이스에도 사용할 수 있다. 이들 반도체 소자는 각종 구조의 것이 다수 알려져 있으며, 본 발명에 관한 III족 질화물 반도체의 적층 구조체의 소자 구조는, 이들 주지의 소자 구조를 포함하며, 전혀 제한되지 않는다.
[III족 질화물 반도체 발광 소자의 제조 방법]
본 실시 형태의 III족 질화물 반도체 발광 소자의 제조 방법은, 도 3(도 1도 참조)에 예시한 바와 같은 III족 질화물 반도체로 각각 이루어지는 n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)이 순서대로 적층된 반도체층(20)을 구비하여 이루어지는 III족 질화물 반도체 발광 소자(이하, 발광 소자라고 약칭하기도 함)(1)를 제조할 때, n형 반도체층(14)의 적어도 일부를 상술한 바와 같은 III족 질화물 반도체의 제조 방법에 의해 형성한다.
<발광 소자의 적층 구조>
도 2 및 도 3은, 본 실시 형태의 발광 소자의 제조 방법의 일례를 설명하기 위한 도면이며, 기판 상에 III족 질화물 반도체로 이루어지는 각 층이 형성된 적층 반도체(10)(도 1 참조)를 사용하여 발광 소자(1)를 구성한 예를 도시하는 개략도이다. 도 2는 평면도, 도 3은 단면도이다.
본 실시 형태의 발광 소자(1)는, 상기 제조 방법에 의해 제조된 적층 반도체(10)의 p형 반도체층(16) 상에 투광성 정극(17)이 적층되고, 그 위에 정극 본딩 패드(18)가 형성됨과 함께, n형 반도체층(14)의 n형 콘택트층(14b)에 형성된 노출 영역(14d)에 부극(19)이 적층되어 개략적으로 구성된다.
그리고, 본 실시 형태의 n형 반도체층(14)에 구비되는 하지층(14a)은, 상기 본 실시 형태의 III족 질화물 반도체의 제조 방법에 의해 형성된다.
『투광성 정극』
투광성 정극(17)은, 상술한 적층 반도체(10)의 p형 반도체층(16)(p형 콘택트층(16b)) 상에 형성되는 투광성의 전극이다.
투광성 정극(17)의 재질로서는, 특별히 한정되지 않고 ITO(In2O3-SnO2), AZO(ZnO-Al2O3), IZO(In2O3-ZnO), GZO(ZnO-Ga2O3) 등의 재료를, 이 기술 분야에서 잘 알려진 관용의 수단으로 설치할 수 있다. 또한, 그 구조도 종래 공지된 구조를 포함하여 어떠한 구조의 것도 전혀 제한없이 사용할 수 있다.
또한, 투광성 정극(17)은, Mg가 도프된 p형 반도체층(16) 상의 거의 전체면을 덮도록 형성하여도 상관없고, 간극을 두고 격자 형상이나 가지 형상으로 형성하여도 된다.
『정극 본딩 패드 및 부극』
정극 본딩 패드(18)는, 상술한 투광성 정극(17) 상에 형성되는 전극이다.
정극 본딩 패드(18)의 재료로서는, Au, Al, Ni 및 Cu 등을 사용한 각종 구조가 주지이며, 이들 주지의 재료, 구조를 갖는 정극 본딩 패드(18)를 전혀 제한없이 사용할 수 있다.
정극 본딩 패드(18)의 두께는, 100 내지 1000nm의 범위 내인 것이 바람직하다. 또한, 본딩 패드의 특성상, 두께가 큰 쪽이 결합성이 높아지기 때문에, 정극 본딩 패드(18)의 두께는 300nm 이상으로 하는 것이 보다 바람직하다. 또한, 제조 비용의 관점에서 500nm 이하로 하는 것이 바람직하다.
부극(19)은, 기판(11) 상에 n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)이 순차적으로 적층된 반도체층에 있어서, n형 반도체층(14)의 n형 콘택트층(14b)에 접하도록 형성된다. 이로 인해, 부극(19)을 설치할 때에는, p형 반도체층(16), 발광층(15) 및 n형 반도체층(14)의 일부를 제거함으로써, n형 콘택트층(14b)의 노출 영역(14d)을 형성하고, 이 위에 부극(19)을 형성한다.
부극(19)의 재료로서는, 각종 조성 및 구조가 주지이며, 이들 주지의 조성 및 구조를 갖는 부극(19)을 전혀 제한없이 사용할 수 있다. 또한, 부극(19)은, 이 기술 분야에서 잘 알려진 관용의 수단으로 설치할 수 있다.
<발광 소자의 제조 방법>
이하에, 도 2 및 도 3에 도시한 바와 같은 발광 소자(1)의 제조 방법의 일례에 대하여 설명한다.
본 실시 형태의 발광 소자(1)의 제조 방법은, 상기 제조 방법에서 얻어진 적층 반도체(10)를 사용하여, 상기 적층 반도체(10)의 p형 반도체층(16) 상에 투광성 정극(17)을 적층하고, 그 위에 정극 본딩 패드(18)를 형성함과 함께, n형 반도체층(14)의 n형 콘택트층(14b)에 형성된 노출 영역(14d)에 부극(19)을 적층하는 방법이다.
『투광성 정극의 형성』
상술한 바와 같은 방법에 의해, 기판(11) 상에 버퍼층(12) 및 반도체층이 적층된 적층 반도체(10)의 p형 콘택트층(16b) 상에, ITO로 이루어지는 투광성 정극(17)을 형성한다. 투광성 정극(17)의 형성 방법으로서는, 특별히 한정되지 않고, 이 기술 분야에서 잘 알려진 관용의 수단으로 설치할 수 있다. 또한, 그 구조도 종래 공지된 구조를 포함하여 어떠한 구조의 것도 전혀 제한없이 사용할 수 있다.
또한, 상술한 바와 같이, 투광성 정극(17)의 재료는 ITO에 한정되지 않고, AZO, IZO, GZO 등의 재료를 사용하여 형성하는 것이 가능하다.
또한, 투광성 정극(17)을 형성한 후, 합금화나 투명화를 목적으로 한 열 어닐링을 실시하는 경우도 있지만, 실시하지 않아도 상관없다.
『정극 본딩 패드 및 부극의 형성』
적층 반도체(10) 상에 형성된 투광성 정극(17) 상에, 또한 정극 본딩 패드(18)를 형성한다. 이 정극 본딩 패드(18)는, 예를 들어 투광성 정극(17)의 표면측으로부터 순서대로 Ti, Al, Au의 각 재료를 종래 공지된 방법에 의해 적층함으로써 형성할 수 있다.
또한, 부극(19)을 형성할 때에는, 우선, 기판(11) 상에 형성된 발광층(15), p형 반도체층(16) 및 n형 반도체층(14)의 일부를 건식 에칭 등의 방법에 의해 제거함으로써, n형 콘택트층(14b)의 노출 영역(14d)을 형성한다(도 2 및 도 3 참조).
그리고, 이 노출 영역(14d) 상에, 예를 들어 노출 영역(14d) 표면측으로부터 순서대로 Ni, Al, Ti 및 Au의 각 재료를 종래 공지된 방법에 의해 적층함으로써, 4층 구조의 부극(19)을 형성할 수 있다.
그리고, 상술한 바와 같이 하여, 적층 반도체(10) 상에 투광성 정극(17), 정극 본딩 패드(18) 및 부극(19)을 설치한 웨이퍼를, 기판(11)의 이면을 연삭 및 연마하여 미러 형상의 면으로 한 후, 예를 들어 한변이 350㎛인 정사각형으로 절단함으로써, 발광 소자 칩(발광 소자(1))으로 할 수 있다.
이상 설명한 바와 같은, 본 실시 형태의 III족 질화물 반도체 발광 소자의 제조 방법에 따르면, n형 반도체층(14)에 구비되는 하지층(14a)을, 상기 제조 방법에 의해 단결정의 III족 질화물 반도체로 형성하고 있으므로, 도전성이 제어된 결정성이 양호한 III족 질화물 반도체로 이루어지는 n형 반도체층을 구비하고, 우수한 발광 특성을 갖는 III족 질화물 반도체 발광 소자가 얻어진다.
[램프]
이상 설명한 바와 같은, 본 발명에 관한 III족 질화물 반도체 발광 소자와 형광체를 조합함으로써, 당업자 주지의 수단에 의해 램프를 구성할 수 있다. 종래부터 발광 소자와 형광체를 조합함으로써 발광색을 바꾸는 기술이 알려져 있으며, 이러한 기술을 전혀 제한받지 않고 채용하는 것이 가능하다.
예를 들어, 형광체를 적정하게 선정함으로써, 발광 소자로부터 장파장의 발광을 얻는 것도 가능해지고, 또한 발광 소자 자체의 발광 파장과 형광체에 의해 변환된 파장을 섞음으로써, 백색 발광을 나타내는 램프로 할 수도 있다.
또한, 램프로서는, 일반 용도의 포탄형, 휴대의 백 라이트 용도의 사이드 뷰형, 표시기에 사용되는 톱 뷰형 등, 어떠한 용도로도 사용할 수 있다.
예를 들어, 도 4에 도시하는 예와 같이, 동일면 전극형의 III족 질화물 반도체 발광 소자(1)를 포탄형으로 실장하는 경우에는, 2개의 프레임 중의 한쪽(도 4에서는 프레임(31))에 발광 소자(1)를 접착하고, 또한 발광 소자(1)의 부극(도 3에 나타내는 도면 부호 19 참조)을 와이어(34)에 의해 프레임(32)에 접합하고, 발광 소자(1)의 정극 본딩 패드(도 3에 나타내는 도면 부호 18 참조)를 와이어(33)에 의해 프레임(31)에 접합한다. 그리고, 투명한 수지로 이루어지는 몰드(35)로 발광 소자(1)의 주변을 밀봉함으로써, 도 4에 도시한 바와 같은 포탄형의 램프(3)를 작성할 수 있다.
본 실시 형태의 램프(3)는, n형 반도체층(14)에 구비되는 하지층(14a)에, 상기 본 실시 형태의 제조 방법에 의해 형성된 발광 소자(1)가 사용되고 있으므로, 발광 특성이 우수한 것이 된다.
<실시예>
다음에, 본 발명의 III족 질화물 반도체의 제조 방법 및 III족 질화물 반도체 발광 소자의 제조 방법을 실시예에 의해 더욱 상세하게 설명하지만, 본 발명은 이들 실시예로만 한정되는 것이 아니다.
본 실시예에서는, 기판(11) 상에 각 층을 성막하고, 최종적으로 도 1에 도시하는 단면 모식도와 같은 III족 질화물 화합물 반도체 발광 소자의 적층 반도체(10)를 제작하였다. 이것에 각 전극을 형성함으로써 발광 소자(1)로 하였다. 이 때, 본 예에서는 사파이어로 이루어지는 기판(11)의 c면 상에, 버퍼층(12)으로서 RF 스퍼터링법을 이용하여 AlN으로 이루어지는 단결정층을 형성하고, 그 위에 n형 반도체층(14)으로서, 단결정의 GaN으로 이루어지는 하지층(14a)을 반응성 스퍼터링법에 의해 성막하였다. 이 하지층(14a) 상에, 도너 불순물이 도프된 n형 콘택트층(14b)을 반응성 스퍼터링법에 의해 성막한 후, 이 n형 콘택트층(14b) 상에 n형 클래드층(14c)을 MOCVD법에 의해 성막하였다. 그리고, 이 위에 MOCVD법에 의해 발광층(15)을 성막하고, 상기 발광층(15) 상에, p형 반도체층(16)으로서, p형 클래드층(16a) 및 p형 콘택트층(16b)의 각 층을 MOCVD법을 이용하여 이 순서대로 적층하고, 적층 반도체 샘플을 제작하였다.
[실시예 1]
실시예 1에서는, 이하의 수순에 의해, 기판(11) 상에 반응성 스퍼터링법을 이용하여 버퍼층(12)을 형성하고, 또한 그 위에 반응성 스퍼터링법에 의해 GaN층(하지층(14a))을 형성하였다.
『버퍼층의 형성』
우선, 표면을 경면 연마한 직경 2인치의 (0001) c면 사파이어로 이루어지는 기판(11)을, 불산 및 유기 용매에 의해 세정한 후, 스퍼터링 장치의 챔버 내에 도입하였다. 이 때, 스퍼터링 장치로서는, 고주파식의 전원부를 구비하고, 타깃 내에서 마그네트를 회전시킴으로써, 자장이 걸리는 위치를 움직일 수 있는 기구를 구비한 것을 사용하였다.
그리고, 스퍼터링 장치의 챔버 내에서 기판(11)을 500℃까지 가열하고, 질소 가스를 15sccm의 유량으로 도입한 후, 챔버 내의 압력을 1.0Pa로 유지하고, 기판(11)에 50W의 고주파 바이어스를 인가하면서 질소 플라즈마에 노출시킴으로써, 기판(11)의 표면을 세정하였다.
계속해서, 챔버 내에 아르곤 및 질소 가스를 도입한 후, 기판(11)의 온도를 500℃까지 저하시켰다. 그리고, 기판(11)측에 바이어스를 인가하지 않고, 2000W의 고주파 파워를 금속 Al 타깃측에 인가하고, 노 내의 압력을 0.5Pa로 유지하고, Ar 가스를 5sccm, 질소 가스를 15sccm의 유량으로 유통시킨 조건(가스 전체에 대한 질소의 비는 75％)에서, 사파이어로 이루어지는 기판(11) 상에 AlN으로 이루어지는 버퍼층(12)을 성막하였다. 이 때의 성장 속도는 0.12nm/s이었다.
또한, 타깃 내의 마그네트는, 기판(11)의 세정시 및 버퍼층(12)의 성막시의 어느 때에도 회전시켰다. 상술한 바와 같이 하여, 50nm의 AlN으로 이루어지는 버퍼층을 성막한 후, 플라즈마를 발생시키는 것을 정지하였다. 이상의 수순에 의해, 기판(11) 상에 50nm의 두께의 단결정의 AlN으로 이루어지는 버퍼층(12)을 형성하였다.
『하지층의 형성』
다음에, 버퍼층(12)이 형성된 기판(11)을, 반응성 스퍼터링법에 의해 GaN으로 이루어지는 하지층을 성장시키기 위해, 도 5에 도시한 바와 같은 스퍼터링 장치(40)의 챔버(41) 내로 반송하였다. 여기서, GaN의 성막에 사용하는 스퍼터링 장치(40)로서는, 고주파식의 전원부를 갖고, 사각형의 Ga 타깃 내를 마그네트가 스위프함으로써 자장이 걸리는 위치를 움직일 수 있는 기구를 구비한 것을 사용하였다. 이 때, Ga로 이루어지는 타깃(47) 내에는 냉매를 유통시키기 위한 배관을 설치하고, 20℃로 냉각한 냉매를 배관 내에 유통시켜, 열에 의한 Ga의 융해를 방지하였다. 그리고, 상기 방법에 의해 기판(11) 상에 성막된 버퍼층(12) 상에, 반응성 스퍼터링법에 의해 GaN층을 성막하였다. 이 때, 타깃(47) 하방의 마그네트(42)를 회전시키면서 성막 처리를 행하였다.
우선, 챔버(41) 내를 진공 상태로 하고, 히터(44)를 승온함으로써 기판(11)을 온도 T1=950℃까지 가열하였다. 이 때, 챔버(41) 내에 플라즈마는 발생시키지 않고, 5분간의 처리를 행하였다.
계속해서, 상기 온도 T1=950℃를 유지하면서, 챔버(41) 내에 아르곤(Ar) 가스 및 질소(N2) 가스를 도입하고, 1kW의 고주파 파워를 금속 Ga로 이루어지는 타깃(47)측에 인가함과 함께, 100W의 바이어스를 기판(11)측에 인가하였다. 그리고, 노 내의 압력을 0.5 내지 1Pa의 범위로 유지하면서, 기판(41)과 타깃(47) 사이의 거리 TS를 110mm, Ar 가스를 15sccm, 질소 가스를 5sccm의 유량으로 유통시킨 조건(가스 전체에 대한 질소의 비는 25％)하에서 5분간의 성막 처리를 행하여, 버퍼(12)층 상에 약 50nm의 막 두께의 GaN층을 성막하였다. 그 후, 히터(44)를 강온함으로써, 기판(11)을 온도 T2=800℃로 하고, 또한 25분간의 성막 처리를 계속하여, 약 1000nm의 막 두께의 GaN층을 성막하였다.
이와 같이 하여, 총 30분간의 GaN층의 성막 처리를 행하여, 합계 막 두께가 약 1㎛(1000nm)인 GaN으로 이루어지는 하지층(14a)을 성막한 후, 플라즈마를 세우는 것을 정지하였다. 성막 후에 챔버(41) 내로부터 취출한 기판은 무색 투명하고, GaN층(하지층)의 표면은 경면(鏡面)이었다.
『하지층의 X선 로킹 커브의 측정』
상기 수순으로 성막된 언도프 GaN층(하지층(14a))의 X선 로킹 커브(XRC)를, X선 측정기(파날리티컬사제; 4 결정 X선 측정 장치, 형식 번호: X'pert)를 사용하여 측정하였다. 이 측정은 Cuβ선 X선 발생원을 광원으로서 사용하여, 대칭면인 (0002)면과 비대칭면인 (10-10)면에서 행하였다. 일반적으로, III족 질화물 화합물 반도체의 경우, (0002)면의 XRC 스펙트럼 반값폭은 결정의 평탄성(모자이시티)의 지표가 되고, (10-10)면의 XRC 스펙트럼 반값폭은 전위 밀도(트위스트)의 지표가 된다.
성막된 하지층(14a)은, (0002)면의 X선 로킹 커브 반값폭이 약 40초, (0100)면의 X선 로킹 커브 반값폭이 약 400초이며, 결정성이 우수한 층인 것을 확인할 수 있었다.
[비교예 1]
비교예 1에서는, GaN으로 이루어지는 하지층의 성막 전체 공정에 있어서 강온 처리를 행하지 않고, 기판 온도를 950℃로 균일하게 한 점을 제외하고, 상기 실시예 1과 마찬가지의 수순으로 기판 상에 버퍼층을 성막하고, 그 위에 GaN으로 이루어지는 하지층을 형성하였다.
비교예 1에서는, 성막 후에 챔버 내로부터 취출한 기판은 무색 투명하고, GaN층(하지층)의 표면은 경면이었다. 또한, GaN으로 이루어지는 하지층의 (0002)면의 X선 로킹 커브 반값폭이 약 40초, (0100)면의 X선 로킹 커브 반값폭이 약 400초로서, 실시예 1과 거의 동등한 결정성이 얻어졌다. 그러나, 비교예 1에서는, GaN으로 이루어지는 하지층의 막 두께가 1㎛로 될 때까지 필요로 하는 성막 시간이 약 2시간으로서, 실시예 1과 비교하여 약 4배의 시간을 필요로 하였다.
[비교예 2]
비교예 2에서는, GaN으로 이루어지는 하지층의 성막 전체 공정에 있어서 강온 처리를 행하지 않고, 기판 온도를 800℃로 균일하게 한 점을 제외하고, 상기 실시예 1과 마찬가지의 수순으로 기판 상에 버퍼층을 성막하고, 그 위에 GaN으로 이루어지는 하지층을 형성하였다.
비교예 2에서는, GaN으로 이루어지는 하지층의 막 두께가 1㎛로 될 때까지 필요로 하는 성막 시간이 약 30분으로서, 실시예 1과 거의 동등한 성막 속도가 얻어졌다. 그러나, 비교예 2에서는, GaN으로 이루어지는 하지층의 (0002)면의 X선 로킹 커브 반값폭이 약 200초, (0100)면의 X선 로킹 커브 반값폭이 약 1500초로 되어, 실시예 1과 비교하여 결정성이 크게 떨어지는 것이 되었다.
[실시예 2]
실시예 2에서는, 도 5에 도시한 바와 같은 스퍼터링 장치(40)를 사용하여, 이하에 나타낸 바와 같은 수순으로 기판(11) 상에 버퍼층(12)을 성막하고, 그 위에 GaN으로 이루어지는 하지층(14a)을 성막하였다.
본 예에서는, 우선, 사파이어로 이루어지는 기판(11)의 c면 상에, 스퍼터링 장치(40)를 사용하여 단결정 구조를 갖는 AlN으로 이루어지는 버퍼층(12)을, 상기 실시예 1과 마찬가지의 수순으로 형성하였다. 그 위에 언도프의 GaN층으로 이루어지는 n형 반도체층(14)의 하지층(14a)을 형성하였다.
『하지층의 형성』
우선, 버퍼층(12)이 성막된 기판(11)을 스퍼터링 장치의 챔버 내로부터 취출하여, 도 5에 도시한 바와 같은 스퍼터링 장치(40)의 챔버(41) 내에 반송하였다. n형 반도체층(14)의 하지층(14a)을 성막하는 스퍼터링 장치(40)로서는, 타깃(47)이 금속 Ga로 이루어지고, 타깃(47) 내에 냉매를 유통시키기 위한 배관이 설치되어 있는 것을 사용하였다. 그리고, 하지층(14a)의 성막 중, 배관 내에 20℃로 냉각한 냉매를 유통시켜, 열에 의한 Ga의 융해를 방지하였다.
(전처리 공정)
하지층(14a)의 성막을 행하기 전에, 스퍼터링 장치(40)의 챔버(41) 내에서 기판(11)을 500℃까지 가열하고, 질소 가스를 15sccm의 유량으로 도입하였다. 그 후, 챔버 내의 압력을 1.0Pa로 유지하고, 기판(11)에 50W의 고주파 바이어스를 인가하면서 질소 플라즈마에 노출시킴으로써, 버퍼층(12)이 형성되어 있는 기판(11)의 표면을 세정하였다.
그리고, 상술한 바와 같은 전처리를 행한 후, 챔버(41) 내를 진공 상태로 하고, 기판(11)의 온도를 T1=950℃까지 상승시키고, 챔버(41) 내를 아르곤 가스 분위기로 하였다.
(1) 제1 플라즈마 발생 공정
계속해서, 기판(11)의 온도를 T1=950℃로 유지한 상태에서, 챔버(41) 내에 유량 5sccm으로 아르곤 가스를 도입하였다. 챔버(41) 내를 압력 0.5Pa의 아르곤 분위기로 유지하면서, Ga로 이루어지는 타깃(47)에 0.5W/cm2의 RF 파워를 인가함으로써, Ga 입자를 포함하는 제1 플라즈마를 발생시켰다. 이 조건하에서, 기판(11) 상에 Ga로 이루어지는 박막을 약 5초간의 처리 시간으로 성막하였다. 이와 같이 하여 얻어진 Ga 박막의 두께는 3.4nm이었다.
(2) 제1-제2 가스 교체 공정
상기 제1 플라즈마 발생 공정에 이어서, 타깃(47)으로의 RF 파워를 오프로 하였다. 챔버(41) 내로의 아르곤 가스의 공급을 정지함과 동시에, 기판(11)측에 대하여 100W의 RF 파워를 인가하고, 질소 가스의 공급을 개시하였다. 또한, 본 공정에 있어서는, 플라즈마가 소실되는 일이 없도록, 챔버(41) 내의 압력이 0.05Pa 이하로 되지 않도록 제어하면서 1초간 행하였다.
(3) 제2 플라즈마 발생 공정
상기 제1-제2 가스 교체 공정에 이어서, 챔버(41) 내의 압력을 1.0Pa로 하였다. 질소의 유량을 15sccm, 기판(11)측에 인가하는 RF 파워를 100W, 기판(11)의 온도를 T1=950℃로 유지하면서 5초간, 질소 원소를 포함하는 제2 플라즈마를 기판(11) 상에 공급하였다.
(4) 제2-제1 가스 교체 공정
계속해서, 챔버(41) 내로의 질소 가스의 공급을 정지함과 동시에, 아르곤 가스의 공급을 개시하였다. 또한, 본 공정은 플라즈마가 소실되는 일이 없도록, 기판(11)측에 대하여 RF 파워를 20W로 인가하면서, 기판(11)의 온도 T1=950℃, 챔버(41) 내 압력=0.2Pa의 조건하에서 1초간 행하였다.
(각 공정의 반복)
그리고, 상기 (1) 내지 (4)의 각 공정을 999회 반복한 후, 마지막 1회로서 상기 (1) 내지 (3)의 각 공정을 행함으로써, 기판(11) 상에 성막된 버퍼층(12) 상에 6㎛의 막 두께의 GaN으로 이루어지는 하지층(14a)을 성막하였다. 이 때, 상기 (1) 내지 (4)의 각 공정을 6회 반복한 단계(막 두께가 20nm가 된 단계)에서, 성막을 일단 정지하고, 기판(11)의 온도를 T1=950℃로부터 T2=850℃로 저하시켰다. 그리고, 하지층(14a)의 성막 후, 챔버(41) 내에서의 플라즈마 동작을 정지하고, 기판(11)의 온도를 실온까지 저하시켰다. 이와 같이, 제1 플라즈마 발생 공정과 제2 플라즈마 발생 공정을 반복하여 행함으로써 형성된 하지층(14a)의 성막 속도는 30nm/min이었다.
X선 로킹 커브(XRC) 측정의 결과, 실시예 2의 제조 방법에서 제작한 하지층(14a)은, (0002)면의 측정에서는 반값폭 30arcsec를 나타내고, (10-10)면에서는 반값폭 350arcsec를 나타내었다.
[실시예 3]
실시예 3에서는, 상기 실시예 2와 마찬가지의 수순으로 기판(11) 상에 버퍼층(12)을 성막하고, 그 위에 GaN으로 이루어지는 하지층(14a)을 성막하였다. 그리고, 또한 그 위에 이하의 수순을 이용하여 각 층을 성막함으로써, 도 1에 도시한 바와 같은 적층 반도체(10)를 제작하고, 이 적층 반도체(10)에 투광성 전극(17), 정극 본딩 패드(18) 및 부극(19)을 형성하였다. 이와 같이 하여, 도 2 및 도 3에 도시한 바와 같은 발광 소자(1)를 제작하였다.
『n형 콘택트층의 형성』
상기 실시예 2와 마찬가지의 수순으로, 버퍼층(12)과 하지층(14a)이 성막된 기판(11)을 스퍼터링 장치(40)로부터 반출하고, 동일한 구성의 스퍼터링 장치(40)의 챔버(41) 내에 반송하였다. 이러한 n형 콘택트층(14b)을 성막하는 스퍼터링 장치(40)로서는, 타깃(47)으로서 Ga 타깃 상에 Si 박편을 배치한 것을 사용한 점을 제외하고, 하지층(14a)을 성막한 스퍼터링 장치(40)와 동일한 것을 사용하였다.
또한, 하지층(14a)의 성막과 동일한 조건에서, 상기 (1) 내지 (4)의 각 공정과 마찬가지의 공정을 333회 반복한 후, 마지막 1회로서 상기 (1) 내지 (3)까지의 각 공정과 마찬가지의 공정을 반복하여 행하고, 이에 의해 기판(11) 상에 성막된 하지층(14a) 상에 1×1019cm-3의 도펀트 농도를 갖는 2㎛의 Si 도프 GaN층으로 이루어지는 n형 콘택트층(14b)을 성막하였다. n형 콘택트층(14b)의 성막 후, 챔버(41) 내에서의 플라즈마 동작을 정지하고, 기판(11)의 온도를 실온까지 저하시켰다. 이와 같이 제1 플라즈마 발생 공정과 제2 플라즈마 발생 공정을 반복하여 행함으로써 형성된 n형 콘택트층(14b)의 성막 속도는 30nm/min이었다.
이와 같이 하여 얻어진 n형 콘택트층(14b)까지 성막된 기판(11)은, 표면이 무색 투명한 미러 형상을 나타내었다.
『n형 클래드층의 형성』
계속해서, 상기 수순으로 n형 콘택트층(14b)을 형성한 기판(11)을 MOCVD 장치의 노 내에 반송하고, 상기 수순으로 제작한 샘플의 n형 콘택트층(14b) 상에, MOCVD법을 이용하여 1×1018cm-3의 도펀트 농도를 갖는 20nm의 In0.1Ga0.9N으로 이루어지는 n형 클래드층(14c)을 성막하였다.
『발광층의 형성』
계속해서, 상기 수순으로 제작한 샘플의 n형 클래드층(14c) 상에, MOCVD법을 이용하여 GaN으로 이루어지는 장벽층(15a)과, In0.2Ga0.8N으로 이루어지는 웰층(15b)으로 구성되고, 다중 양자 웰 구조를 갖는 발광층(15)을 형성하였다. 이 발광층(15)의 형성시에는, Si 도프 GaN으로 이루어지는 n형 클래드층(14c) 상에, 우선, 장벽층(15a)을 형성하고, 이 장벽층(15a) 상에 In0.2Ga0.8N으로 이루어지는 웰층(15b)을 형성하였다. 이러한 적층 수순을 5회 반복한 후, 5번째로 적층한 웰층(15b) 상에 6번째의 장벽층(15a)을 형성하고, 다중 양자 웰 구조를 갖는 발광층(15)의 양측에 장벽층(15a)을 배치한 구조로 하였다.
즉, 기판(11)의 온도를 750℃로 하고, 질소 가스 캐리어를 유통시키면서, 암모니아, TEG 및 모노실란을 노 내에 공급함으로써, 16nm의 막 두께를 갖는 GaN으로 이루어지는 장벽층(15a)을 형성하였다.
계속해서, 장벽층(15a)의 성장을 종료시킨 후, 기판(11)의 온도나 노 내의 압력, 캐리어 가스의 유량이나 종류는 그 상태로 하고, TEG 및 TMI의 밸브를 전환하여 TEG 및 TMI를 노 내에 공급하고, In0.2Ga0.8N으로 이루어지는 웰층(15b)을 성장시켰다. 이에 의해 3nm의 막 두께를 갖는 웰층(15b)을 형성하였다.
웰층(15b)의 성장을 종료시킨 후, 다시 장벽층(15a)을 성장시켰다. 그리고, 이러한 수순을 5회 반복함으로써, 5층의 장벽층(15a)과 5층의 웰층(15b)을 형성하였다. 또한, 마지막에 적층한 웰층(15b) 상에 장벽층(15a)을 형성하고, 발광층(15)으로 하였다.
『p형 클래드층 및 p형 콘택트층의 형성』
상술한 각 공정 처리에 의해 얻어진 웨이퍼 상에, MOCVD 장치를 사용하여 p형 클래드층(16a) 및 p형 콘택트층(16b)으로 이루어지는 p형 반도체층(16)을 성막하였다.
여기서, p형 반도체층(16)의 성막에 사용하는 MOCVD 장치로서는, 종래 공지된 장치를 사용하였다. 또한, 이 때, p형 반도체층(16)에는 Mg를 도프하였다.
그리고, 최종적으로 막 두께가 10nm인 Mg 도프 Al0.1Ga0.9N으로 이루어지는 p형 클래드층(16a)과, 막 두께가 200nm인 Mg 도프 Al0.02Ga0.98N으로 이루어지는 p형 콘택트층(16b)으로 구성되는 p형 반도체층(16)을 성막하였다.
또한, p형 반도체층(16)을 구성하는 Mg 도프 Al0.02Ga0.98N으로 이루어지는 p형 콘택트층(16b)은, p형 캐리어를 활성화하기 위한 어닐링 처리를 행하지 않아도 p형 특성을 나타내었다.
상술한 바와 같이 하여 제작한 LED용의 에피택셜 웨이퍼는, 도 1에 도시하는 적층 반도체(10)와 같이, c면을 갖는 사파이어로 이루어지는 기판(11); 단결정 구조를 갖는 AlN층(중간층(12)); 6nm의 언도프 GaN층(하지층(14a)); 5×1018cm-3의 전자 농도를 갖는 2㎛의 Si 도프 GaN층(n형 콘택트층(14b)); 1×1018cm-3의 도펀트 농도를 갖는 20nm의 InGaN 클래드층(n형 클래드층(14c)), GaN 장벽층에서 시작되어 GaN 장벽층에서 끝나고, 층 두께가 16nm로 된 6층의 GaN 장벽층(장벽층(15a))과, 층 두께가 3nm로 된 5층의 언도프의 In0.2Ga0.8N 웰층(웰층(15b))으로 이루어지는 다중 양자 웰 구조(발광층(15)); 막 두께가 10nm인 Mg 도프 Al0.1Ga0.9N으로 이루어지는 p형 클래드층(16a)과, 막 두께가 200nm인 Mg 도프 Al0.02Ga0.98N으로 이루어지는 p형 콘택트층(16b)으로 구성되는 Mg 도프 AlGaN층(p형 반도체층(16))을 적층한 구조를 갖는다.
『LED의 제작』
계속해서, 상기 에피택셜 웨이퍼(적층 반도체(10))를 사용하여 LED를 제작하였다.
즉, 상기 에피택셜 웨이퍼의 Mg 도프 AlGaN층(p형 반도체층(16b))의 표면에, 공지된 포토리소그래피 기술에 의해 ITO로 이루어지는 투광성 전극(17)을 형성하고, 그 위에 티타늄, 알루미늄 및 금을 순서대로 적층한 구조를 갖는 정극 본딩 패드(18)(p 전극 본딩 패드)를 형성하고, p측 전극으로 하였다. 또한, 웨이퍼에 대하여 건식 에칭을 실시하고, n형 콘택트층(14b)의 n측 전극(부극)을 형성하는 영역을 노출시키고, 이 노출 영역(14d)에 Ni, Al, Ti 및 Au의 4층이 순서대로 적층되어 이루어지는 부극(19)(n측 전극)을 형성하였다. 이러한 수순에 의해, 웨이퍼(도 1의 적층 반도체(10)를 참조) 상에 도 2에 도시한 바와 같은 형상을 갖는 각 전극을 형성하였다.
그리고, 상술한 수순으로 p측 및 n측의 각 전극이 형성된 웨이퍼에 대하여, 사파이어로 이루어지는 기판(11)의 이면을 연삭 및 연마하여 미러 형상의 면으로 하였다. 그리고, 이 웨이퍼를 한변이 350㎛인 정사각형의 칩으로 절단하고, 각 전극이 위로 되도록 리드 프레임 상에 배치하고, 금선으로 리드 프레임에 결선하여 발광 소자로 하였다(도 4의 램프(3)를 참조).
상술한 바와 같이 하여 제작한 발광 다이오드의 p측 및 n측의 전극간에 순방향 전류를 흘린 바, 전류 20mA에서의 순방향 전압은 3.1V이었다. 또한, p측의 투광성 전극(17)을 통하여 발광 상태를 관찰한 바, 발광 파장은 450nm이며, 발광 출력은 18mW를 나타내었다. 이러한 발광 다이오드의 특성은, 제작한 웨이퍼의 거의 전체면으로부터 제작된 발광 다이오드에 대하여 변동없이 얻어졌다.
이상의 결과에 의해, 본 발명에 관한 III족 질화물 반도체가 소자 특성이 우수하고, 또한 본 발명에 관한 III족 질화물 반도체 발광 소자가 우수한 발광 특성을 구비하고 있는 것이 명확하다.
<산업상 이용가능성>
본 발명의 III족 질화물 반도체의 제조 방법은, 반응성 스퍼터링법에 의해 결정성이 양호한 III족 질화물 반도체를 효율적으로 제작할 수 있기 때문에, 발광 다이오드(LED)나 레이저 다이오드(LD)의 n형 반도체층에 구비되는 하지층, 또한 FET와 같은 전자 디바이스 등의 다양한 반도체 소자의 제조에 적절하게 사용할 수 있다.
1: III족 질화물 반도체 발광 소자(발광 소자)
10: 적층 반도체(III족 질화물 반도체)
11: 기판
11a: 표면
12: 버퍼층
14: n형 반도체층
14a: 하지층(III족 질화물 반도체)
15: 발광층
16: p형 반도체층
16a: p형 클래드층
16b: p형 콘택트층
3: 램프
40: 스퍼터링 장치
41: 챔버
47: 타깃
T1, T2: 온도(기판)
t1, t2: 막 두께(III족 질화물 반도체)

Claims (14)

  1. 기판 및 Ga 원소를 함유하는 타깃이 배치된 챔버 내에서, 상기 기판 상에 단결정의 III족 질화물 반도체를 반응성 스퍼터링법에 의해 형성하는 스퍼터링 공정을 갖는 III족 질화물 반도체의 제조 방법이며,
    상기 스퍼터링 공정은, 상기 기판의 온도를 온도 T1로 하여 상기 III족 질화물 반도체를 성막하는 제1 스퍼터링 공정과, 상기 기판의 온도를 상기 온도 T1보다도 낮은 온도 T2로 강온하여 상기 III족 질화물 반도체의 성막을 계속하는 제2 스퍼터링 공정을 갖는 III족 질화물 반도체의 제조 방법.
  2. 제1항에 있어서, 상기 제1 스퍼터링 공정에서, 상기 기판의 온도 T1이 800 내지 1100℃의 범위이고, 상기 제2 스퍼터링 공정에서, 상기 기판의 온도 T2가 700 내지 1000℃의 범위인 III족 질화물 반도체의 제조 방법.
  3. 제1항에 있어서, 상기 기판의 온도 T1, T2가, 다음 식 {20℃≤(T1-T2)≤300℃}로 표시되는 관계를 만족하는 III족 질화물 반도체의 제조 방법.
  4. 제1항에 있어서, 상기 기판의 온도 T1, T2가, 다음 식 {50℃≤(T1-T2)≤200℃}로 표시되는 관계를 만족하는 III족 질화물 반도체의 제조 방법.
  5. 제1항에 있어서, 상기 제1 스퍼터링 공정은, 5 내지 100nm의 범위의 막 두께 t1을 갖는 상기 III족 질화물 반도체를 성막하고, 상기 제2 스퍼터링 공정은, 또한 10nm 이상의 막 두께 t2를 갖는 상기 III족 질화물 반도체를 성막하는 III족 질화물 반도체의 제조 방법.
  6. 제1항에 있어서, 상기 제1 스퍼터링 공정 및 상기 제2 스퍼터링 공정은, 질소 원자 함유 가스 및 불활성 가스를 함유하는 가스 분위기하에서 상기 III족 질화물 반도체를 성막하는 III족 질화물 반도체의 제조 방법.
  7. 제6항에 있어서, 상기 질소 원자 함유 가스가 질소 가스(N2)이고, 상기 불활성 가스가 아르곤 가스(Ar)인 III족 질화물 반도체의 제조 방법.
  8. 제1항에 있어서, 상기 챔버 내를 진공 상태로 함과 함께 상기 기판을 상기 온도 T1로 가열하는 진공 공정을 더 갖고, 상기 진공 공정에 이어서, 상기 제1 스퍼터링 공정과, 상기 제2 스퍼터링 공정이 이 순서대로 행하여지는 III족 질화물 반도체의 제조 방법.
  9. 제8항에 있어서, 상기 기판 상에 반응성 스퍼터링법에 의해 버퍼층을 형성하는 버퍼층 형성 공정을 더 갖고, 상기 버퍼층 형성 공정에 이어서, 상기 진공 공정과, 상기 제1 스퍼터링 공정과, 상기 제2 스퍼터링 공정이 이 순서대로 행하여지는 III족 질화물 반도체의 제조 방법.
  10. 제9항에 있어서, 상기 기판의 표면에 플라즈마 처리에 의해 전처리를 실시하는 전처리 공정을 더 갖고, 상기 전처리 공정에 이어서, 상기 버퍼층 형성 공정과, 상기 진공 공정과, 상기 제1 스퍼터링 공정과, 상기 제2 스퍼터링 공정이 이 순서대로 행하여지는 III족 질화물 반도체의 제조 방법.
  11. 기판 상에, 적어도 III족 질화물 반도체로 각각 이루어지는 n형 반도체층, 발광층 및 p형 반도체층을 이 순서대로 적층하는 공정을 갖는 III족 질화물 반도체 발광 소자의 제조 방법이며,
    상기 n형 반도체층의 적어도 일부를, 제1항에 기재된 III족 질화물 반도체의 제조 방법에 의해 형성하는 III족 질화물 반도체 발광 소자의 제조 방법.
  12. 기판 상에, 적어도 III족 질화물 반도체로 각각 이루어지는 n형 반도체층, 발광층 및 p형 반도체층을 이 순서대로 적층하는 공정을 갖는 III족 질화물 반도체 발광 소자의 제조 방법이며,
    상기 n형 반도체층이 적어도 하지층을 갖고, 상기 하지층을, 제1항에 기재된 III족 질화물 반도체의 제조 방법에 의해 형성하는 III족 질화물 반도체 발광 소자의 제조 방법.
  13. 제11항에 기재된 제조 방법에 의해 얻어지는 III족 질화물 반도체 발광 소자.
  14. 제13항에 기재된 III족 질화물 반도체 발광 소자가 사용되어 이루어지는 램프.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5049659B2 (ja) * 2007-06-11 2012-10-17 昭和電工株式会社 Ｉｉｉ族窒化物半導体の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
JP5262206B2 (ja) * 2008-03-12 2013-08-14 豊田合成株式会社 Ｉｉｉ族窒化物半導体層の製造方法及びｉｉｉ族窒化物半導体発光素子の製造方法
JP5709899B2 (ja) * 2010-01-05 2015-04-30 ソウル バイオシス カンパニー リミテッドＳｅｏｕｌ Ｖｉｏｓｙｓ Ｃｏ．，Ｌｔｄ． 発光ダイオード及びその製造方法
DK177554B1 (en) 2012-05-15 2013-10-07 Envision Energy Denmark Aps Method and equipment for turning a blade or a blade part for a wind turbine during production or installation
EP2862198A1 (en) 2012-06-15 2015-04-22 Oerlikon Advanced Technologies AG Method for depositing a group iii nitride semiconductor film
JP5781032B2 (ja) * 2012-07-30 2015-09-16 株式会社東芝 半導体発光素子
JP5383880B1 (ja) * 2012-08-13 2014-01-08 株式会社東芝 窒化物半導体層の製造方法及び半導体発光素子の製造方法
JP5362085B1 (ja) * 2012-09-05 2013-12-11 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
TW201501283A (zh) * 2013-06-25 2015-01-01 Hon Hai Prec Ind Co Ltd 發光顯示器
JP2015176936A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置
US11832521B2 (en) 2017-10-16 2023-11-28 Akoustis, Inc. Methods of forming group III-nitride single crystal piezoelectric thin films using ordered deposition and stress neutral template layers
US11411169B2 (en) 2017-10-16 2022-08-09 Akoustis, Inc. Methods of forming group III piezoelectric thin films via removal of portions of first sputtered material
US11411168B2 (en) * 2017-10-16 2022-08-09 Akoustis, Inc. Methods of forming group III piezoelectric thin films via sputtering
US11895920B2 (en) 2016-08-15 2024-02-06 Akoustis, Inc. Methods of forming group III piezoelectric thin films via removal of portions of first sputtered material
US11856858B2 (en) 2017-10-16 2023-12-26 Akoustis, Inc. Methods of forming doped crystalline piezoelectric thin films via MOCVD and related doped crystalline piezoelectric thin films
JP7157953B2 (ja) * 2017-12-21 2022-10-21 パナソニックＩｐマネジメント株式会社 窒化物系薄膜複合構造体及びその製造方法
JP7061478B2 (ja) * 2018-02-26 2022-04-28 株式会社アルバック 窒化ガリウム薄膜の製造方法
TWI825187B (zh) * 2018-10-09 2023-12-11 日商東京威力科創股份有限公司 氮化物半導體膜之形成方法
US20200135489A1 (en) * 2018-10-31 2020-04-30 Atomera Incorporated Method for making a semiconductor device including a superlattice having nitrogen diffused therein
CN110643934A (zh) * 2019-09-20 2020-01-03 深圳市晶相技术有限公司 一种半导体设备
US11618968B2 (en) 2020-02-07 2023-04-04 Akoustis, Inc. Apparatus including horizontal flow reactor with a central injector column having separate conduits for low-vapor pressure metalorganic precursors and other precursors for formation of piezoelectric layers on wafers

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030059299A (ko) * 2000-11-30 2003-07-07 노쓰 캐롤라이나 스테이트 유니버시티 Ｍ'ｎ 물의 제조 방법 및 장치

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6039819A (ja) 1983-08-12 1985-03-01 Nippon Telegr & Teleph Corp <Ntt> 化合物半導体薄膜の作製方法
JP2596421B2 (ja) * 1987-03-20 1997-04-02 東洋通信機株式会社 金属間化合物半導体薄膜の製造方法
US4874438A (en) * 1986-04-01 1989-10-17 Toyo Communication Equipment Co., Ltd. Intermetallic compound semiconductor thin film and method of manufacturing same
JPS6335492A (ja) * 1986-07-29 1988-02-16 Sharp Corp 化合物半導体結晶の成長方法
JPH01246817A (ja) * 1988-03-29 1989-10-02 Toshiba Corp 半導体薄膜結晶の成長方法
JP3026087B2 (ja) 1989-03-01 2000-03-27 豊田合成株式会社 窒化ガリウム系化合物半導体の気相成長方法
JPH088217B2 (ja) 1991-01-31 1996-01-29 日亜化学工業株式会社 窒化ガリウム系化合物半導体の結晶成長方法
JP3994623B2 (ja) 2000-04-21 2007-10-24 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP3963068B2 (ja) 2000-07-19 2007-08-22 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP2003077835A (ja) * 2001-09-06 2003-03-14 Ngk Insulators Ltd Ｉｉｉ族窒化物素子及びｉｉｉ族窒化物エピタキシャル基板
JP3768943B2 (ja) * 2001-09-28 2006-04-19 日本碍子株式会社 Ｉｉｉ族窒化物エピタキシャル基板、ｉｉｉ族窒化物素子用エピタキシャル基板及びｉｉｉ族窒化物素子
JP2004288757A (ja) * 2003-03-20 2004-10-14 Ngk Insulators Ltd 半導体発光素子
JP4396816B2 (ja) * 2003-10-17 2010-01-13 日立電線株式会社 Ｉｉｉ族窒化物半導体基板およびその製造方法
JP3929964B2 (ja) * 2003-11-14 2007-06-13 独立行政法人科学技術振興機構 薄膜積層構造体の製造方法
US8035113B2 (en) * 2004-04-15 2011-10-11 The Trustees Of Boston University Optical devices featuring textured semiconductor layers
US7061797B1 (en) * 2004-12-30 2006-06-13 Infineon Technologies Ag Hybrid memory cell for spin-polarized electron current induced switching and writing/reading process using such memory cell
JP4963816B2 (ja) 2005-04-21 2012-06-27 シャープ株式会社 窒化物系半導体素子の製造方法および発光素子
JP2007042944A (ja) * 2005-08-04 2007-02-15 Rohm Co Ltd 窒化物半導体素子の製法
JP2009519202A (ja) * 2005-12-12 2009-05-14 キーマ テクノロジーズ， インク． Ｉｉｉ族窒化物製品及び同製品の作製方法
JP5662001B2 (ja) * 2005-12-21 2015-01-28 クロメック リミテッド 半導体デバイス及びその製造方法
EP2009148A4 (en) * 2006-03-20 2011-05-25 Kanagawa Kagaku Gijutsu Akad GROUP III-V NITRIDE LAYER AND MANUFACTURING METHOD THEREFOR
JP5086646B2 (ja) 2006-03-23 2012-11-28 株式会社リコー 像担持体用保護剤及びその製造方法、並びに保護層形成装置、画像形成方法、画像形成装置、及びプロセスカートリッジ
JP2007258529A (ja) * 2006-03-24 2007-10-04 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子、ｉｉｉ族窒化物半導体発光素子の製造方法及びランプ
JPWO2007129773A1 (ja) * 2006-05-10 2009-09-17 昭和電工株式会社 Ｉｉｉ族窒化物化合物半導体積層構造体
WO2008020599A1 (en) * 2006-08-18 2008-02-21 Showa Denko K.K. Method for manufacturing group iii nitride compound semiconductor light-emitting device, group iii nitride compound semiconductor light-emitting device, and lamp
JP2008109084A (ja) * 2006-09-26 2008-05-08 Showa Denko Kk Ｉｉｉ族窒化物化合物半導体発光素子の製造方法、及びｉｉｉ族窒化物化合物半導体発光素子、並びにランプ
JP5272361B2 (ja) * 2006-10-20 2013-08-28 豊田合成株式会社 スパッタ成膜装置およびスパッタ成膜装置用のバッキングプレート
JP2007103955A (ja) 2006-10-30 2007-04-19 Rohm Co Ltd 窒化物半導体素子および窒化物半導体結晶層の成長方法
JP2008124060A (ja) * 2006-11-08 2008-05-29 Showa Denko Kk Ｉｉｉ族窒化物化合物半導体発光素子の製造方法、及びｉｉｉ族窒化物化合物半導体発光素子、並びにランプ
JP4912843B2 (ja) * 2006-11-22 2012-04-11 昭和電工株式会社 Ｉｉｉ族窒化物化合物半導体発光素子の製造方法
US20080121924A1 (en) * 2006-11-24 2008-05-29 Showa Denko K.K. Apparatus for manufacturing group iii nitride compound semiconductor light-emitting device, method of manufacturing group iii nitride compound semiconductor light-emitting device, group iii nitride compound semiconductor light-emitting device, and lamp
JP2008177525A (ja) * 2006-12-20 2008-07-31 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
JP2008153603A (ja) * 2006-12-20 2008-07-03 Showa Denko Kk Ｉｉｉ族窒化物化合物半導体発光素子の製造方法、及びｉｉｉ族窒化物化合物半導体発光素子、並びにランプ
JP2009123718A (ja) * 2007-01-16 2009-06-04 Showa Denko Kk Ｉｉｉ族窒化物化合物半導体素子及びその製造方法、ｉｉｉ族窒化物化合物半導体発光素子及びその製造方法、並びにランプ
JP2008235878A (ja) * 2007-02-19 2008-10-02 Showa Denko Kk 太陽電池及びその製造方法
JP5274785B2 (ja) * 2007-03-29 2013-08-28 日本碍子株式会社 ＡｌＧａＮ結晶層の形成方法
TWI377703B (en) * 2007-05-02 2012-11-21 Showa Denko Kk Production method of group iii nitride semiconductor light-emitting device
JP5049659B2 (ja) * 2007-06-11 2012-10-17 昭和電工株式会社 Ｉｉｉ族窒化物半導体の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
JP2009081406A (ja) * 2007-09-27 2009-04-16 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子及びその製造方法、並びにランプ
US8383439B2 (en) * 2007-10-25 2013-02-26 Showa Denko K.K. Apparatus for manufacturing group-III nitride semiconductor layer, method of manufacturing group-III nitride semiconductor layer, group-III nitride semiconductor light-emitting device, method of manufacturing group-III nitride semiconductor light-emitting device, and lamp
JP5520496B2 (ja) * 2008-02-19 2014-06-11 昭和電工株式会社 太陽電池の製造方法
JP5262206B2 (ja) * 2008-03-12 2013-08-14 豊田合成株式会社 Ｉｉｉ族窒化物半導体層の製造方法及びｉｉｉ族窒化物半導体発光素子の製造方法
EP2273536B1 (en) * 2008-03-13 2013-10-30 Toyoda Gosei Co., Ltd. Group iii nitride semiconductor device and method for manufacturing the same, group iii nitride semiconductor light-emitting device and method for manufacturing the same, and lamp
WO2009139376A1 (ja) * 2008-05-14 2009-11-19 昭和電工株式会社 Ｉｉｉ族窒化物半導体発光素子の製造方法及びｉｉｉ族窒化物半導体発光素子、並びにランプ
JP2009277882A (ja) * 2008-05-14 2009-11-26 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子の製造方法及びｉｉｉ族窒化物半導体発光素子、並びにランプ
JP2009283551A (ja) * 2008-05-20 2009-12-03 Showa Denko Kk 半導体発光素子及びその製造方法、ランプ
JP2009283785A (ja) * 2008-05-23 2009-12-03 Showa Denko Kk Ｉｉｉ族窒化物半導体積層構造体およびその製造方法
CN102124574B (zh) * 2008-06-16 2013-07-17 丰田合成株式会社 半导体发光元件、其电极及制造方法以及灯
JP2010003768A (ja) * 2008-06-18 2010-01-07 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子及びその製造方法、並びにランプ
TWI413279B (zh) * 2008-06-20 2013-10-21 Toyoda Gosei Kk Iii族氮化物半導體發光元件及其製造方法、以及燈
JP2010040867A (ja) * 2008-08-06 2010-02-18 Showa Denko Kk Ｉｉｉ族窒化物半導体積層構造体およびその製造方法
WO2010032423A1 (ja) * 2008-09-16 2010-03-25 昭和電工株式会社 Ｉｉｉ族窒化物半導体発光素子の製造方法、ｉｉｉ族窒化物半導体発光素子並びにランプ
JP5453768B2 (ja) * 2008-11-05 2014-03-26 豊田合成株式会社 化合物半導体製造装置、化合物半導体の製造方法、および化合物半導体製造用治具
US8680581B2 (en) * 2008-12-26 2014-03-25 Toyoda Gosei Co., Ltd. Method for producing group III nitride semiconductor and template substrate
JP2011097041A (ja) * 2009-10-02 2011-05-12 Showa Denko Kk 半導体素子の製造方法
US20120104556A1 (en) * 2010-10-27 2012-05-03 Sumitomo Electric Industries, Ltd. Power device and method for manufacturing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030059299A (ko) * 2000-11-30 2003-07-07 노쓰 캐롤라이나 스테이트 유니버시티 Ｍ'ｎ 물의 제조 방법 및 장치

Also Published As

Publication number Publication date
US8765507B2 (en) 2014-07-01
KR20100082379A (ko) 2010-07-16
CN101925979B (zh) 2012-08-29
JP5272390B2 (ja) 2013-08-28
CN101925979A (zh) 2010-12-22
JP2009135197A (ja) 2009-06-18
US20100301379A1 (en) 2010-12-02
WO2009069550A1 (ja) 2009-06-04

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