CN101925979B - Iii族氮化物半导体的制造方法、iii族氮化物半导体发光元件的制造方法 - Google Patents

Iii族氮化物半导体的制造方法、iii族氮化物半导体发光元件的制造方法 Download PDF

Info

Publication number
CN101925979B
CN101925979B CN2008801256925A CN200880125692A CN101925979B CN 101925979 B CN101925979 B CN 101925979B CN 2008801256925 A CN2008801256925 A CN 2008801256925A CN 200880125692 A CN200880125692 A CN 200880125692A CN 101925979 B CN101925979 B CN 101925979B
Authority
CN
China
Prior art keywords
nitride semiconductor
iii nitride
substrate
iii
iii group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2008801256925A
Other languages
English (en)
Other versions
CN101925979A (zh
Inventor
横山泰典
三木久幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyoda Gosei Co Ltd
Original Assignee
Showa Denko KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Showa Denko KK filed Critical Showa Denko KK
Publication of CN101925979A publication Critical patent/CN101925979A/zh
Application granted granted Critical
Publication of CN101925979B publication Critical patent/CN101925979B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H01L2924/30111—Impedance matching

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Led Devices (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Abstract

本发明的III族氮化物半导体的制造方法具有如下溅射工序：在配置有基板及含有Ga元素的靶材的腔室内，通过反应性溅射法在前述基板上形成单晶的III族氮化物半导体，所述溅射工序具有：第1溅射工序，使所述基板的温度为温度T1，进行前述III族氮化物半导体的成膜；第2溅射工序，将所述基板的温度降温至比前述温度T1低的温度T2，继续进行前述III族氮化物半导体的成膜。

Description

III族氮化物半导体的制造方法、III族氮化物半导体发光元件的制造方法
技术领域
本发明涉及适合用于发光二极管(LED)、激光二极管(LD)、电子器件等的通式AlaGabIncN(0≤a≤1、0≤b≤1、0≤c≤1、a+b+c＝1)所示的III族氮化物半导体的制造方法、III族氮化物半导体发光元件的制造方法、及III族氮化物半导体发光元件及灯。 
本申请要求2007年11月29日在日本申请的日本特愿2007-308823号的优先权，并将其内容援引于此。 
背景技术
III族氮化物半导体由于具有相当于可见光～紫外光区域范围的能量的直接过渡型的带隙，且发光效率优异，因此作为发光二极管(LED)、激光二极管(LD)等半导体发光元件而被产品化，并用于各种用途中。另外，即便用于电子器件时，III族氮化物半导体也具有可获得比使用以往的III-V族化合物半导体时更优异的特性的潜力。 
这种III族氮化物半导体通常以三甲基镓、三甲基铝及氨作为原料，并通过有机金属化学气相沉积(MOCVD)法来进行制造。MOCVD法是如下方法：使载气含有原料的蒸气并输送至基板表面，通过与已加热的基板反应将原料分解，从而使结晶沉积。另外，以往，III族氮化物半导体的单晶晶圆无法市售获得，作为III族氮化物半导体，一般的方法是在不同材料的单晶晶圆上使结晶沉积而获得。 
作为上述那样的III族氮化物半导体的沉积方法，提出了如下方法：通过有机金属化学气相沉积(MOCVD)法在蓝宝石单晶基板或SiC单晶基板上使III族氮化物半导体结晶外延沉积时，首先，在基板上层叠由氮化铝(AlN)、氮化铝镓(AlGaN)构成的被称为低温缓冲层的层，高温下在其上使III族氮化物半导体结晶外延沉积，通常是这样进行的(例如专利文献1、2)。 
另外，还提出了通过MOCVD以外的方法进行上述缓冲层的成膜的技术，例如提出了在利用高频溅射而成膜的缓冲层上通过MOCVD使相同组成的结晶沉积的方法(例如专利文献3)。 
另外，还进行了通过溅射法来制造III族氮化物半导体结晶的研究，例如提出为了层叠高电阻的GaN而在蓝宝石基板上通过溅射法使GaN直接成膜的方法(例如专利文献4)。利用溅射法进行GaN的成膜时，与使用上述专利文献1～3中记载的MOCVD法的方法相比，具有设备廉价即可、工艺稳定、生产效率提高等优点。 
通过溅射法使由III族氮化物半导体构成的结晶成膜时，成膜时的基板温度成为重要的参数。然而，本发明人等进行了深入研究，结果，采用上述专利文献4中记载的以往的溅射法进行GaN的成膜时，通过较高地设定基板温度，能够形成结晶性良好的GaN膜。然而，膜的表面粗糙，并且成膜速度变得极低，因而生产效率降低。另外，较低地设定基板温度来进行成膜时，成膜速度提高。然而，所形成的GaN膜的结晶性降低，特别是非对称面的X射线摇摆曲线半峰宽明显增大。 
因此，采用溅射法来形成III族氮化物半导体时，期望能够以高效率稳定地在基板上形成具有良好结晶性的膜的方法。 
专利文献1：日本专利第3026087号公报 
专利文献2：日本特开平4-297023号公报 
专利文献3：日本特公平5-86646号公报 
专利文献4：日本特开昭60-039819号公报 
发明内容
发明要解决的问题
本发明是鉴于上述问题而进行的，目的在于提供一种III族氮化物半导体的制造方法，其能够采用溅射法以高的成膜速度有效地形成具有良好结晶性的III族氮化物半导体的结晶。另外，目的还在于提供一种使用该III族氮化物半导体的制造方法的III族氮化物半导体发光元件的制造方法。进而，目的在于提供一种通过上述制造方法而获得的发光特性优异的III族氮化物半导体发光元件及灯。 
用于解决问题的方案
本发明人等为了解决上述问题而进行了深入研究，结果发现，通过溅射法来形成III族氮化物半导体时，首先，通过使基板温度为高温来进行成膜，利用迁移促进初期的位错的环化以降低位错密度，其后，使基板温度为低温来提升成膜速度，从而能够以较短时间形成所期望的膜厚的结晶性良好的III族氮化物半导体的膜，从而完成了本发明。 
即，本发明涉及以下内容。 
[1]一种III族氮化物半导体的制造方法，所述III族氮化物半导体的制造方法具有下述溅射工序：在配置有基板及含有Ga元素的靶材的腔室内，通过反应性溅射法在所述基板上形成单晶的III族氮化物半导体，所述溅射工序具有：第1溅射工序，使所述基板的温度为温度T1，进行所述III族氮化物半导体的成膜；第2溅射工序，使所述基板的温度降温至比所述温度T1低的温度T2，继续进行所述III族氮化物半导体的成膜。 
[2]根据上述[1]所述的III族氮化物半导体的制造方法，在所述第1溅射工序中，所述基板的温度T1在800～1100℃的范围，在所述第2溅射工序中，所述基板的温度T2在700～1000℃的范围。 
[3]根据上述[1]或[2]所述的III族氮化物半导体的制造方法，所述基板的温度T1、T2满足下式{20℃≤(T1-T2)≤300℃}所示的关系。 
[4]根据上述[1]或[2]所述的III族氮化物半导体的制造方法，所述基板的温度T1、T2满足下式{50℃≤(T1-T2)≤200℃}所示的关系。 
[5]根据上述[1]～[4]中任一项所述的III族氮化物半导体的制造方法，所述第1溅射工序进行具有5～100nm范围的膜厚t1的所述III族氮化物半导体的成膜，所述第2溅射工序进一步进行具有10nm以上的膜厚t2的所述III族氮化物半导体的膜。 
[6]根据上述[1]～[5]中任一项所述的III族氮化物半导体的制造方法，所述第1溅射工序及所述第2溅射工序在含有含氮原子的气体及惰性气体的气体氛围下进行所述III族氮化物半导体的成膜。 
[7]根据上述[6]所述的III族氮化物半导体的制造方法，所述含氮原子的气体为氮气(N2)，所述惰性气体为氩气(Ar)。 
[8]根据上述[1]～[7]中任一项所述的III族氮化物半导体的制造方法，其还具有使所述腔室内为真空状态并且将所述基板加热至所述温度T1的真空工序，接着该真空工序，依次进行所述第1溅射工序和所述第2溅射工序。 
[9]根据上述[1]～[7]中任一项所述的III族氮化物半导体的制造方法，其还具有通过反应性溅射法在所述基板上形成缓冲层的缓冲层形成工序，接着该缓冲层形成工序，依次进行所述 真空工序、所述第1溅射工序和所述第2溅射工序。 
[10]根据上述[9]所述的III族氮化物半导体的制造方法，其还具有通过等离子体处理对所述基板的表面实施前处理的前处理工序，接着该前处理工序，依次进行所述缓冲层形成工序、所述真空工序、所述第1溅射工序和所述第2溅射工序。 
[11]一种III族氮化物半导体发光元件的制造方法，所述III族氮化物半导体发光元件的制造方法具有在基板上至少依次层叠分别由III族氮化物半导体构成的n型半导体层、发光层及p型半导体层的工序，其中，由上述[1]～[10]中任一项所述的III族氮化物半导体的制造方法形成所述n型半导体层的至少一部分。 
[12]根据上述[11]所述的III族氮化物半导体发光元件的制造方法，所述n型半导体层至少具有基底层，并通过上述[1]～[10]中任一项所述的III族氮化物半导体的制造方法来形成该基底层。 
[13]一种III族氮化物半导体发光元件，其用上述[11]或[12]所述的制造方法而获得。 
[14]一种灯，其使用上述[13]所述的III族氮化物半导体发光元件而成。 
发明的效果
根据本发明的III族氮化物半导体的制造方法，首先，通过使基板温度为高温而发生迁移。由此，促进初期的位错的环化而降低结晶的位错密度。在该状态下进行成膜处理后，使基板温度为低温，提高结晶的成膜速度。由此，能够以较短时间成膜至目标膜厚。结果，能够以高的成膜速度有效地形成具有良好结晶性的III族氮化物半导体的结晶。 
另外，根据本发明的III族氮化物半导体发光元件的制造方法，通过上述制造方法由单晶的III族氮化物半导体形成n型半 导体层的至少一部分，因此能够获得具备由导电性被控制了的结晶性良好的III族氮化物半导体构成的n型半导体层、且具有优异的发光特性的III族氮化物半导体发光元件。 
附图说明
图1是示意性说明本发明的III族氮化物半导体的一个例子的图，是表示层叠半导体的截面结构的概略图。 
图2是示意性说明本发明的III族氮化物半导体的一个例子的图，是表示通过III族氮化物半导体构成的发光元件的平面结构的概略图。 
图3是示意性说明本发明的III族氮化物半导体的一个例子的图，是表示通过III族氮化物半导体构成的发光元件的截面结构的概略图。 
图4是示意性说明使用本发明的III族氮化物半导体发光元件而构成的灯的概略图。 
图5是示意性说明本发明的III族氮化物半导体的制造方法的一个例子的图，是表示溅射装置的结构的概略图。 
图6是示意性说明本发明的III族氮化物半导体的制造方法的一个例子的图，是表示III族氮化物半导体的成膜时的温度条件的图表。 
图7是示意性说明本发明的III族氮化物半导体的制造方法的其他例子的图，是表示III族氮化物半导体的成膜时的温度条件及氛围条件的图表。 
附图标记说明
1...III族氮化物半导体发光元件(发光元件)、10...层叠半导体(III族氮化物半导体)、11...基板、11a...表面、12...缓冲层、14...n型半导体层、14a...基底层(III族氮化物半导体)、15... 发光层、16...p型半导体层、16a...p型包层、16b...p型接触层、3...灯、40...溅射装置、41...腔室、47...靶材、T1、T2...温度(基板)、t1、t2...膜厚(III族氮化物半导体) 
具体实施方式
以下，适当参照图1～7对作为本发明的实施方式的III族氮化物半导体的制造方法、III族氮化物半导体发光元件的制造方法、及III族氮化物半导体发光元件、以及灯的一个例子进行说明。 
[III族氮化物半导体的制造方法] 
本实施方式的III族氮化物半导体的制造方法具有下述溅射工序：在配置有基板11(参照图1～3、5)及含有Ga元素的靶材47(参照图5)的腔室41(参照图5)内，至少在基板11上通过反应性溅射法形成添加有施主杂质的单晶的III族氮化物半导体，前述溅射工序具有：第1溅射工序，使基板11的温度为温度T1(参照图6、7的图表)，进行III族氮化物半导体的成膜；第2溅射工序，将基板11的温度降温至比温度T1低的温度T2(参照图6、7的图表)，继续进行III族氮化物半导体的成膜。 
<半导体的层叠结构> 
图1是用于说明本实施方式的III族氮化物半导体的制造方法的图，是表示基板11上形成有III族氮化物半导体的层叠半导体的一个例子的概略截面图。图1所示的层叠半导体10在基板11上层叠有由III族氮化物化合物构成的缓冲层12，在该缓冲层12上形成依次层叠有n型半导体层14、发光层15及p型半导体层16而成的半导体层20。 
本实施方式的n型半导体层14由添加有施主杂质的单晶的III族氮化物半导体构成，通过后面详细叙述的制造方法而形 成。 
以下，对本实施方式的III族氮化物半导体的层叠结构进行详细叙述。 
『基板』 
本实施方式中，作为基板11的材料的一个例子，使用蓝宝石。 
本实施方式中，作为可用于基板11的材料，只要是III族氮化物半导体结晶可在其表面外延沉积的基板材料，则没有特别限定，可选择使用各种材料，例如可列举出蓝宝石、SiC、硅、氧化锌、氧化镁、氧化锰、氧化锆、氧化锰锌铁、氧化镁铝、硼化锆、氧化镓、氧化铟、氧化锂镓、氧化锂铝、氧化钕镓、氧化镧锶铝钽、氧化锶钛、氧化钛、铪、钨、钼等。其中，将蓝宝石、SiC等具有六方晶系结构的材料用于基板，在能够层叠结晶性良好的III族氮化物半导体的方面是优选的，更优选使用蓝宝石。另外，作为基板的大小，通常使用直径2英寸左右的基板，本发明的III族氮化物半导体中，也可使用直径4～6英寸的基板。 
另外，不使用氨将缓冲层成膜，并通过使用氨的方法形成构成后述n型半导体层的基底层的膜，从而在使用上述基板材料内已知在高温下与氨接触而引起化学改性的氧化物基板、金属基板等时，本实施方式的缓冲层可起到涂层的作用，因此在防止基板的化学改性方面是有效的。另外，通常，由于溅射法能够将基板的温度抑制为较低，因此，即使在使用由具有在高温下会分解的性质的材料构成的基板时，也能够使基板上的各层成膜而不会损坏基板11。 
『缓冲层』 
本实施方式的层叠半导体10中，在基板11上通过反应性溅 射法使金属原料与含有V族元素的气体被等离子体活化而发生反应，从而使由III族氮化物化合物构成的缓冲层12成膜。如本实施方式那样的、通过使用了等离子体化的金属原料的方法而形成的膜具有易获得取向的作用。 
形成这种缓冲层的III族氮化物化合物的结晶具有六方晶系的晶体结构，通过控制成膜条件，能够形成单晶膜。另外，关于III族氮化物化合物的结晶，通过控制上述成膜条件，还能够形成由以六方柱为基本的结构构成的柱状结晶。另外，这里所说明的柱状结晶是指，相邻的晶粒之间形成晶界而被隔开，其自身的纵截面形状成为柱状的结晶。 
缓冲层12为单晶结构，从缓冲功能的方面出发是优选的。如上所述，III族氮化物化合物的结晶具有六方晶系的结晶，形成以六方柱为基本的组织。关于III族氮化物化合物的结晶，通过控制成膜等的条件，在面内方向也能够使沉积的结晶成膜。使具有这种单晶结构的缓冲层12在基板11上成膜时，缓冲层12的缓冲功能有效地发挥作用，因此在其上成膜的III族氮化物半导体的层成为具有良好的取向性及结晶性的结晶膜。 
缓冲层12的膜厚优选在20～80nm的范围。通过使缓冲层12的膜厚在该范围，从而具有良好的取向性，另外，在缓冲层12上使由III族氮化物半导体构成的各层成膜时，能够获得作为涂层而有效地发挥功能的缓冲层12。 
若缓冲层12的膜厚不到20nm，则上述作为涂层的功能可能不够充分。另外，若以超过80nm的膜厚形成缓冲层12时，尽管作为涂层的功能没有变化，但成膜处理时间变长，生产率可能降低。 
缓冲层12的组成中优选含有Al。作为构成缓冲层12的材料，只要是通式AlGaInN所示的III族氮化物半导体，则任何材料均 可使用。进而，也可以是含有作为V族的As、P的构成。另外，缓冲层12的组成中含有Al时，其中，优选为GaAlN，此时，Al的组成优选为50％以上。另外，缓冲层12更优选为由AlN构成。 
另外，作为构成缓冲层12的材料，只要具有与III族氮化物半导体相同的晶体结构，则任意材料均可使用，优选晶格的长度与构成后述的基底层的III族氮化物半导体接近的材料，特别优选周期表的IIIa族元素的氮化物。 
『半导体层』 
如图1所示，本实施方式的层叠半导体10是在基板11上隔着上述那样的缓冲层12层叠由III族氮化物系半导体形成的、由n型半导体层14、发光层15及p型半导体层16构成的半导体层20而成。另外，图示例的层叠半导体10中，n型半导体层14所具备的基底层14a层叠在缓冲层12上。 
作为III族氮化物半导体，已知有很多例如通式AlXGaYInZN1-AMA(0≤X≤1、0≤Y≤1、0≤Z≤1且X+Y+Z＝1。符号M表示与氮(N)不同的其他第V族元素，0≤A＜1。)所示的氮化镓系化合物半导体，本发明中，包括这些周知的氮化镓系化合物半导体在内，可以没有任何限制地使用通式AlXGaYInZN1-AMA(0≤X≤1、0≤Y≤1、0≤Z≤1且X+Y+Z＝1。符号M表示与氮(N)不同的其他第V族元素，0≤A＜1。)所示的氮化镓系化合物半导体。 
氮化镓系化合物半导体中，除Al、Ga及In以外，可含有其他III族元素，也可根据需要含有Ge、Si、Mg、Ca、Zn、Be、P及As等元素。进而，不限于有意添加的元素，有时还包含依赖于成膜条件等而必然含有的杂质、及原料、反应管材质中所含的微量杂质。 
“n型半导体层” 
n型半导体层14通常层叠在前述缓冲层12上，并由基底层14a、n型接触层14b及n型包层14c构成。另外，n型接触层可兼作基底层和/或n型包层，基底层也可兼作n型接触层。 
{基底层} 
本实施方式的基底层14a由III族氮化物半导体构成，通过后面详细叙述的本实施方式的III族氮化物半导体的制造方法中的反应性溅射法层叠在缓冲层12上而成膜。 
作为基底层14a的材料，未必需要与成膜在基板11上的缓冲层12相同，也可使用不同材料，优选由AlyGa1-yN层(0≤y≤1、优选0≤y≤0.5、更优选0≤y≤0.1)构成。 
本发明中，预先在缓冲层12上形成由单晶的III族氮化物半导体构成的基底层14a。由于能够在单晶的基底层14a上容易地通过溅射法形成结晶性良好的III族氮化物半导体的单晶层，因此容易获得添加掺杂剂而控制了导电性的III族氮化物半导体。 
作为用于基底层14a的材料，可使用含有Ga的III族氮化物化合物、即GaN系化合物半导体，特别是可优选使用AlGaN或GaN。 
另外，将缓冲层12形成为例如由AlN构成的柱状结晶的聚集体时，为了不让基底层14a直接延续缓冲层12的结晶性，需要利用迁移使位错环化，作为这种材料也可列举出上述含有Ga的GaN系化合物半导体，特别优选AlGaN或GaN。 
基底层14a的膜厚在0.1～8μm的范围，在获得结晶性良好的基底层的方面是优选的，在0.1～2μm的范围能够缩短成膜所需要的工序时间，在提高生产率的方面更优选。 
基底层14a也可以是根据需要在1×1017～1×1019个/cm3的范围内掺杂施主杂质(n型杂质)的构成，也可以是无掺杂(＜1×1017个/cm3)的构成。无掺杂时，在可维持良好的结晶性的方面是 优选的。基板11为导电性时，通过在基底层14a中掺杂掺杂剂而具有导电性，能够在发光元件的上下形成电极。另一方面，基板11使用绝缘性的材料时，在发光元件的相同面形成设置有正极及负极的各电极的芯片结构，因此，基板11正上面的层为无掺杂的结晶的一方，由于结晶性良好而优选。作为n型杂质，没有特别限定，可列举出例如Si、Ge及Sn等，可优选列举出Si及Ge。 
{n型接触层} 
本实施方式的n型接触层14b由III族氮化物半导体构成，通过反应性溅射法层叠在基底层14a上而成膜。 
作为n型接触层14b，优选与基底层14a同样地由AlXGa1-XN层(0≤x≤1、优选0≤x≤0.5、更优选0≤x≤0.1)构成。另外，优选掺杂n型杂质，若以1×1017～1×1019个/cm3、优选1×1018～1×1019个/cm3的浓度含有n型杂质，则在维持与负极的良好的欧姆接触、抑制裂纹的产生、维持良好的结晶性的方面是优选的。作为n型杂质，没有特别限定，例如可列举出Si、Ge及Sn等，优选为Si及Ge。另外，如上所述，n型接触层14b也可以是兼作基底层的构成。 
构成基底层14a及n型接触层14b的氮化镓系化合物半导体优选为相同组成，优选将它们的总膜厚设定为0.1～20μm、优选为0.5～15μm、更优选为1～12μm的范围。若膜厚在该范围，则能够良好地维持半导体的结晶性。 
{n型包层} 
在上述的n型接触层14b与后面详细叙述的发光层15之间，优选设置n型包层14c。通过设置n型包层14c，能够改善n型接触层14b的最表面产生的平坦性的恶化。n型包层14c可采用以往公知的MOCVD法利用AlGaN、GaN、GaInN等进行成膜。另外， 也可以是这些结构的异质结或这些结构数次层叠而成的超晶格结构。为GaInN时，不用说希望比发光层15的GaInN的带隙大。 
n型包层14c的膜厚没有特别限定，优选为5～500nm的范围，更优选为5～100nm的范围。 
另外，n型包层14c中的n型杂质的掺杂剂浓度优选为1×1017～1×1020个/cm3的范围，更优选为1×1018～1×1019个/cm3的范围。若掺杂剂浓度在该范围，则在维持良好的结晶性及降低发光元件的工作电压的方面是优选的。 
“发光层” 
发光层15是层叠在n型半导体层14上、且后面详细叙述的p型半导体层16层叠在其上的层，可采用以往公知的MOCVD法等进行成膜。另外，发光层15如图1所示，由氮化镓系化合物半导体构成的阻挡层15a和由含有铟的氮化镓系化合物半导体构成的阱层15b交替重复地层叠而成，图示例中，按照n型半导体层14侧及p型半导体层16侧配置阻挡层15a的顺序层叠而形成。 
作为阻挡层15a，可优选使用例如带隙能量大于由含有铟的氮化镓系化合物半导体构成的阱层15b的AlcGa1-cN(0≤c＜0.3)等氮化镓系化合物半导体。 
另外，阱层15b中，作为含有铟的氮化镓系化合物半导体，可以使用例如Ga1-sInsN(0＜s＜0.4)等氮化镓铟。 
另外，作为发光层15整体的膜厚，没有特别限定。例如，发光层15的膜厚优选为1～500nm的范围，若为1nm以上400nm以下的膜厚则更为优选。若膜厚在上述范围，则有助于发光功率的提高。 
“p型半导体层” 
p型半导体层16通常由p型包层16a及p型接触层16b构成，采用以往公知的MOCVD法、或反应性溅射法在发光层15上成膜。 另外，p型接触层也可以是兼作p型包层的结构。 
本实施方式的p型半导体层16中，作为用于将导电性控制为p型的掺杂剂，添加受主杂质而成。作为受主杂质，没有特别限定，例如优选使用Mg，另外，同样也可以使用Be、Zn。 
{p型包层} 
作为p型包层16a，只要是大于发光层15的带隙能量的组成、且能够将载流子约束在发光层15内，则没有特别限定，可优选列举出AldGa1-dN(0＜d≤0.4、优选0.1≤d≤0.3)。若p型包层16a由这种AlGaN构成，则在将载体封在发光层15内的方面是优选的。 
p型包层16a的膜厚没有特别限定，优选为1～400nm，更优选为5～100nm。 
通过在p型包层16a中添加受主杂质而得到的p型掺杂剂浓度优选为1×1018～1×1021个/cm3的范围，更优选为1×1019～1×1020个/cm3。若p型掺杂剂浓度在上述范围，则能够获得良好的p型结晶而不会降低结晶性。 
{p型接触层} 
作为p型接触层16b，是至少含有AleGa1-eN(0≤e＜0.5、优选0≤e≤0.2、更优选0≤e≤0.1)的氮化镓系化合物半导体层。若Al组成在上述范围，则在维持良好的结晶性及与p欧姆电极(参照后述的透光性电极17)良好的欧姆接触的方面是优选的。 
p型接触层16b的膜厚没有特别限定，优选为10～500nm，更优选为50～200nm。若膜厚在该范围，则在发光功率方面是优选的。 
另外，若通过在p型接触层16b中添加受主杂质而得到的p型掺杂剂浓度在1×1018～1×1021个/cm3的范围，则从维持良好的欧姆接触、防止裂纹的产生、维持良好的结晶性的方面是优选 的，更优选为5×1019～5×1020个/cm3的范围。 
<制造方法> 
本实施方式的III族氮化物半导体的制造方法如上所述，在配置有基板11及含有Ga元素的靶材47的腔室41内，至少具有下述溅射工序：通过反应性溅射法在基板11上形成添加有施主杂质的单晶的III族氮化物半导体。前述溅射工序具有：第1溅射工序，使基板11的温度为温度T1，进行III族氮化物半导体的成膜；第2溅射工序，使基板11的温度降温至比温度T1低的温度T2，继续进行III族氮化物半导体的成膜。 
本实施方式的制造方法中，在基板11上使III族氮化物半导体结晶外延沉积来形成图1所示的层叠半导体10时，在基板11上进行缓冲层12的成膜，并在其上形成半导体层20。本实施方式中，通过反应性溅射法形成缓冲层12，并在其上通过反应性溅射法形成n型半导体层14的基底层14a及n型接触层14b。其后，通过以往公知的MOCVD法形成n型包层14，在其上通过以往公知的MOCVD法形成发光层15和构成p型半导体层16的p型包层16a及p型接触层16b的各层。 
并且，在本实施方式中，通过后面详细叙述的制造方法中的反应性溅射法由III族氮化物半导体形成n型半导体层14中具备的、层叠在缓冲层12上的基底层14a的膜。 
『溅射装置』 
以下，用图5中例示的溅射装置40对本实施方式的制造方法中采用的、使基底层14a、n型接触层14b的各层成膜的溅射装置的构成进行详细叙述。 
图5中例示的溅射装置40是RF放电式的磁控溅射装置的一个例子。腔室41中含有Ga元素而成的靶材47配置在电极43上。在电极43的下方(图5的下方)配置磁体42，该磁体42通过图示 省略的驱动装置在靶材47的下方摇动。向腔室41中供给氮气及氩气，在安装于加热器44的基板11上使各层成膜。 
电极43与匹配器(matching box)46连接。另外，加热板44安装有基板11，同时与匹配器45连接。这样的匹配器46及45分别与电源48连接。隔着匹配器46向电极43供给电流，隔着匹配器45向加热板44供给电流。由此，对靶材47施加功率，对基板11施加偏压。上述的匹配器46及45是为了使溅射装置40内部与高频电源48的阻抗匹配而设置的。 
通过溅射法使由III族氮化物半导体构成的半导体层成膜时，通常，以III族金属为靶材，向溅射装置的腔室内导入含氮原子的气体(氮气：N2、氨：NH3等)，并采用在气相中使III族金属与氮反应的反应性溅射法(reactive sputtering method)。作为溅射法，有RF溅射及DC溅射。如本发明的制造方法那样使用反应性溅射法时，在连续放电的DC溅射中带电剧烈，难以控制成膜速度。因此，本发明的制造方法中，优选使用RF溅射法，使用DC溅射法时，优选使用采用了能够施加脉冲偏压的脉冲DC溅射法的溅射装置。 
另外，使用RF溅射时，作为避免带电的方法，优选使磁体的位置在靶材内移动。具体的运动方法可根据所使用的溅射装置进行选择，可使其摇动或旋转运动。 
图5中例示的溅射装置40为如下构成：在靶材47的下方配置磁体42，该磁体42可在靶材47的下方旋转运动。 
另外，通过溅射来形成由III族氮化物半导体构成的半导体层时，优选向基板供给更高能量的反应种。因此，优选按照在溅射装置40内基板11位于等离子体中的方式构成，另外，靶材47与基板11以相对的位置关系构成。另外，基板11与靶材47之间的距离优选为10～100mm的范围。 
另外，优选腔室41内尽可能不残存杂质。因此，溅射装置40的极限真空度优选至少为1.0×10-3Pa以下。 
另外，省略了图示，通过在溅射装置40的腔室41内配置掺杂剂供给单元，能够在III族氮化物半导体中添加施主杂质、受主杂质等掺杂剂而使各层成膜。另外，也可预先在靶材中混合掺杂剂来进行成膜处理。此外，也可以是从腔室的外部向腔室内供给掺杂剂和该化合物的构成。 
『层叠半导体的形成』 
以下对使用本实施方式的制造方法来形成图1所示的层叠半导体10时的各层的成膜方法进行详细叙述。 
“缓冲层的形成” 
本实施方式的制造方法优选具有在基板11上通过反应性溅射法形成缓冲层12的缓冲层形成工序。 
另外，在将基板11导入到反应器(溅射装置)中之后、形成缓冲层12之前，优选具有使用溅射法等方法来进行前处理的前处理工序。 
前处理工序，具体而言，是通过将基板11暴露于Ar、N2的等离子体中来整饰表面的工序。例如，通过使Ar气、N2气等的等离子体作用于基板11表面，能够将附着在基板11表面的有机物、氧化物除去。此时，若对基板11与腔室之间施加电压，则等离子体颗粒能够有效地作用于基板11。通过对基板11实施这种前处理，能够在基板11的表面11a整个面上使缓冲层12成膜，可提高在其上形成的膜的结晶性。另外，在基板11上进行缓冲层12的成膜时，也可对基板11进行湿式的前处理。例如，对于由硅构成的基板11，进行众所周知的RCA洗涤方法等，预先使表面氢封端，从而使成膜工艺稳定。 
本实施方式的前处理工序中，采用通过在离子成分和不带 电荷的自由基成分混合而成的氛围中进行的等离子体处理来对基板11的表面进行处理的方法。 
这里，从基板的表面将污垢等除去时，例如单独向基板表面供给离子成分等的情况下，存在如下问题：能量过强会给基板表面造成损伤，会降低基板上沉积的结晶的品质。 
本实施方式的前处理工序中，如上所述，通过采用在离子成分和自由基成分混合而成的氛围中进行的等离子体处理，使具有适度能量的反应种作用于基板11，从而能够在不给基板11表面造成损伤的前提下进行污垢等的除去。作为获得这种效果的机理，认为是通过使用离子成分的比例少的等离子体抑制对基板表面造成的损伤，并使等离子体作用于基板表面，从而能够有效地将污垢除去等。 
前处理工序中进行基板11表面的前处理后，向溅射装置内导入氩气及氮气，并使基板11的温度为500℃左右。然后，对基板11侧施加高频偏压，并且对由金属Al构成的Al靶材侧施加功率，边使炉内的压力保持恒定，边在基板11上使由AlN构成的缓冲层12成膜。 
作为在基板11上使缓冲层12成膜的方法，除溅射法以外，例如可列举出MOCVD法、脉冲激光沉积(PLD)法、脉冲电子束沉积(PED)法等，可适当选择使用，但溅射法由于最简便且适合于批量生产，因此是优选的方法。另外，使用DC溅射时，由于可能导致靶材表面的充电，且成膜速度不稳定，因此期望使用脉冲DC溅射法或RF溅射法。另外，缓冲层12的成膜处理，通过改变靶材、各成膜条件，也能够使用如上所述的溅射装置40。 
“半导体层的形成” 
通过在缓冲层12上按顺序层叠n型半导体层14、发光层15、 p型半导体层16，从而形成由III族氮化物半导体构成的半导体层20。本实施方式的制造方法中，如上所述，通过反应性溅射法来形成n型半导体层14的基底层14a及n型接触层14b。其后，通过以往公知的MOCVD法来形成n型包层14c，在其上通过MOCVD法形成发光层15。然后，通过MOCVD法来形成构成p型半导体层16的p型包层16a及p型接触层16b的各层。 
MOCVD法中，作为载气，使用氢气(H2)或氮气(N2)，作为III族原料即Ga源，使用三甲基镓(TMG)或三乙基镓(TEG)，作为Al源，使用三甲基铝(TMA)或三乙基铝(TEA)，作为In源，使用三甲基铟(TMI)或三乙基铟(TEI)，作为V族原料即N源，使用氨气(NH3)、肼(N2H4)等。另外，掺杂剂的n型杂质中，作为Si原料，可利用甲硅烷(SiH4)或乙硅烷(Si2H6)，作为Ge原料，可利用锗烷(GeH4)、四甲基锗((CH3) 4Ge)、四乙基锗((C2H5)4Ge)等有机锗化合物。MBE法中，元素态的锗也可作为掺杂源来利用。掺杂剂的p型杂质中，作为Mg原料，例如可使用双(环戊二烯基)镁(Cp2Mg)或双(乙基环戊二烯基)镁(EtCp2Mg)。 
上述那样的氮化镓系化合物半导体中，除Al、Ga及In以外，还可含有其他III族元素，可根据需要含有Ge、Si、Mg、Ca、Zn、Be等掺杂剂元素。进而，并不限定于有意添加的元素，有时还包含依赖于成膜条件等而必然含有的杂质、及原料、反应管材质中含有的微量杂质。 
并且，使用上述那样的溅射装置40在基板11上使半导体层的成膜时，首先，向腔室41内供给例如氩气及氮气等反应气体。接着，通过加热板44内设置的省略图示的加热单元使加热板44发热，将基板11加热至规定的温度，即加热至能使其在基板11上沉积的各层的沉积温度，并进行各层的成膜处理。 
{反应性溅射成膜条件} 
本实施方式中，在半导体层20的各层内使用反应性溅射法使n型半导体层14所具备的基底层14a及n型接触层14b成膜。这种使用了反应性溅射法的半导体层的成膜，例如可在以下说明的成膜条件下进行。这里，作为使用反应性溅射法来形成由III族氮化物半导体构成的半导体层时的重要的其他参数，可列举出含氮原子的气体的分压、成膜速度、基板温度、偏压及功率等。 
首先，使溅射装置40的腔室41内的气体氛围中含有含氮原子的气体(氮：N2气、NH3气等)。这种含氮原子的气体通过溅射而被等离子体化，分解成氮原子而成为结晶沉积的原料。另外，为了有效地溅射靶材47，进一步混入氩气(Ar)等重量大且反应性低的惰性气体。 
腔室41内的气体氛围中的含氮原子的气体的比例，例如氮气(N2)和氩气(Ar)的总流量中氮气流量所占的比例可为20％～98％。若氮气的流量比不到20％，则溅射原料可能以金属的形式直接附着，若氮气的流量比超过98％，则氩气的量过少，溅射速度降低。 
另外，特别是为了层叠结晶性良好的III族氮化物半导体，优选使腔室41内的氛围中的含氮原子的气体的比例为20～80％的范围，剩余部分为含有惰性气体的气体。 
另外，含有惰性气体的气体中，除Ar等惰性气体以外，还可含有氢气(H2)等。 
另外，通过反应性溅射法来形成由III族氮化物半导体构成的半导体层时的成膜速度优选为0.01～10nm/秒的范围。若成膜速度超过10nm/秒，则所层叠的III族氮化物半导体为非晶质而无法形成结晶。若不到0.01nm/秒，则工艺时间徒劳地变长，难 以利用于工业生产中。 
另外，关于形成由III族氮化物半导体构成的半导体层时的基板温度，本发明人等深入进行了实验，结果表明，通常，为了通过溅射法来形成由结晶性良好的III族氮化物半导体构成的半导体层，优选基板温度为600～1200℃的范围。若基板温度低于600℃，则基板面的反应种的迁移受到抑制，难以形成结晶性良好的III族氮化物半导体。另外，若基板温度超过1200℃，则所形成的III族氮化物半导体可能引起再分解。 
另外，为了添加施主杂质、受主杂质等掺杂剂而容易地控制半导体层的导电性，优选基板温度为600℃～1050℃的范围内。通过使基板温度在600℃～1050℃的范围内，能够使点缺陷等的缺陷密度少且结晶性良好的III族氮化物半导体沉积。由此，能够在III族氮化物半导体中添加掺杂剂而容易地控制导电性。 
另外，本实施方式的制造方法如上所述，在基底层14a的成膜处理中，具有：第1溅射工序，使基板11的温度为温度T1，进行III族氮化物半导体的成膜；和第2溅射工序，将基板11的温度降温至比温度T1低的温度T2，继续进行III族氮化物半导体的成膜。此时的基板11的温度T1、T2在下面进行详细叙述，更优选温度T1为800～1100℃的范围，温度T2为700～1000℃的范围。 
另外，为了激活结晶沉积中的基板11表面的反应种的迁移，对基板11侧施加的偏压及对靶材47侧施加的功率大者是优选的。例如，成膜时对基板11施加的偏压优选为1.5W/cm2以上，另外，成膜时对靶材47施加的功率优选为1.5W/cm2～5kW/cm2的范围。 
另外，由III族氮化物半导体构成的半导体层的组成，可通 过将用于靶材的III族金属的组成调节至所期望的值来进行控制。例如，形成由GaN构成的层时，靶材使用Ga金属即可，形成AlGaN层时，靶材使用AlGa合金即可。另外，形成InGaN时，使用InGa合金即可。III族氮化物半导体的组成根据靶材47的III族金属的组成而变化，因此通过实验求出靶材47的组成，从而能够形成由期望组成的III族氮化物半导体构成的半导体层。 
或者，层叠AlGaN层时，例如，作为靶材，也可以并设Ga金属和Al金属这两者。这种情况下，通过改变Ga金属靶材和Al金属靶材的表面积之比，能够控制所层叠的AlGaN层的组成。同样地，层叠InGaN层时，也可并设Ga金属靶材和In金属靶材这两者。 
{半导体层的成膜方法} 
以下，对使构成半导体层20的n型半导体层14、发光层15及p型半导体层16成膜时的步骤进行说明。 
(n型半导体层的形成) 
首先，在形成于基板11上的缓冲层12上形成由III族氮化物半导体构成的基底层14a。 
作为在基板11上形成由单晶的III族氮化物半导体构成的基底层14a的方法，有如本实施方式那样的方法：使用反应性溅射法来形成由AlyGa1-yN(0≤y≤1)构成的单晶的缓冲层，在其上通过反应性溅射法形成单晶的GaN层(基底层)。 
如本实施方式那样，通过反应性溅射法来形成基底层14a时，可以与通过溅射法形成的n型接触层14b使用相同的溅射装置40来进行成膜处理。此时，以无掺杂进行基底层的成膜而不向腔室41内供给含有施主杂质(Si)的掺杂剂元素。另一方面，通过向反应炉内供给含有施主杂质(Si)的掺杂剂元素而使n型接触层14b和通过MOCVD法形成的n型包层14c成膜，从而能 够获得添加有施主杂质且导电性被控制为n型的GaN层。 
本实施方式如上所述，通过下述工序形成n型半导体层14所具备的基底层14a：第1溅射工序，使基板11的温度为温度T1，进行III族氮化物半导体的成膜；和第2溅射工序，将基板11的温度降温至比温度T1低的T2，继续进行III族氮化物半导体的成膜。这样，将n型半导体层14所具备的由III族氮化物半导体构成的基底层14a，通过使基板11的温度为T1开始沉积进行规定时间的成膜处理后，将基板11的温度降温至T2进一步进行规定时间的成膜处理这两个阶段沉积进行成膜，从而能够获得高的成膜速度以及表面形态，同时还能够获得良好的结晶性。 
具体而言，如图6的图表所示，首先，在第1溅射工序中，使基板11的温度为高温的T1(℃)，开始III族氮化物半导体(基底层14a)在缓冲层12上的成膜。通过在该T1(℃)下进行成膜处理，从而利用迁移促进初期的位错的环化，暂时成为膜的位错密度降低的状态。然后，在第2溅射工序中，使基板11的温度为比T1(℃)低的T2(℃)，进而，通过继续III族氮化物半导体的成膜处理来提升成膜速度。由此，能够在短时间内进行至目标膜厚的成膜处理。这样，通过使成膜处理时的初期(第1溅射工序)的基板11的温度为高温T1(℃)，从而使成膜的III族氮化物半导体的结晶性提高。其后，在成膜处理时的后期的工序(第2溅射工序)中，通过将基板11的温度降温至比T1(℃)低的T2(℃)继续成膜，能够获得高的成膜速度和表面特性。因此，能够兼顾高的生产效率和优异的元件特性。 
第1溅射工序中的基板11的温度T1优选为800～1100℃的范围，第2溅射工序中的基板11的温度T2优选为700～1000℃的范围。 
通过使第1溅射工序中的基板11的温度T1在上述范围，能 够提高成膜后的基底层14a的结晶性。另外，通过使第2溅射工序中的基板11的温度T2在上述范围，能够维持高的成膜速度。 
另外，第1溅射工序中的基板11的温度T1和第2溅射工序中的基板11的温度T2优选满足下式{20℃≤(T1-T2)≤300℃}所示的关系，更优选满足下式{50℃≤(T1-T2)≤200℃}所示的关系。 
本实施方式的制造方法中，如上所述，将第2溅射工序中的基板11的温度T2设定为比第1溅射工序中的基板11的温度T1低的温度。通过使这些基板11的温度T1和T2的关系满足上述各式所示的关系，能够进一步提高成膜的基底层14a的结晶性，并且能够实现更高的成膜速度。 
另外，本实施方式中，优选的是，在第1溅射工序中，使基板11的温度为温度T1，并且进行具有5～100nm的范围的膜厚t1的III族氮化物半导体的成膜，接着，在第2溅射工序中，将基板11的温度降温至温度T2，并且进行膜厚t2为10nm以上的前述III族氮化物半导体的成膜。另外，总计上述膜厚t1、t2的基底层14a的整体膜厚t3优选为15nm以上。 
通过使第1溅射工序中成膜的III族氮化物半导体的膜厚t1在上述范围，能够进一步提高成膜后的基底层14a的结晶性。另外，通过使第2溅射工序中成膜的III族氮化物半导体的膜厚t2在上述范围，能够通过短时间的工序确实地获得目标膜厚。 
另外，本实施方式的制造方法，更优选的是，如图7的图表所示，除上述各工序以外，还具有使腔室41内为真空状态并将基板11加热至温度T1的真空工序，接着该真空工序，按顺序进行第1溅射工序和第2溅射工序。本实施方式中说明的真空工序是指，在图7的图表中区域A所示的、基板11的温度达到温度T2以上的温度即T1并开始成膜(第1溅射工序)之前的阶段，使 腔室41内成为真空状态并对基板11进行加热的工序。 
本实施方式的真空工序中，如上所述，首先，使腔室41内为真空状态，通过使加热器44升温，将基板11加热至温度T1(图7的图表中所示的区域A)。这样，在III族氮化物半导体的成膜前，在真空氛围中对基板11进行加热，从而，能够预先除去例如暴露于大气中时附着于表面的氧气、腔室41内的氧气吸附于缓冲层12的表面而产生的氧气层等。由此，能够使由III族氮化物半导体构成的基底层14a作为具有良好结晶性的半导体层在缓冲层12上成膜。 
另外，通过在第1溅射工序之前具备真空工序，能够预先除去附着于溅射装置40的内壁、屏蔽构件等的沉积等。由此，能够抑制由III族氮化物半导体成膜的基底层14a中混入杂质等。 
然后，将基板11加热至温度T1，另外，在腔室41内成为含有氮气(N2)及氩气(Ar)的气体氛围的第1溅射工序中，进行III族氮化物半导体的成膜。然后，将基板降温至温度T2后，在腔室41内已成为上述气体氛围的第2溅射工序中，进一步继续使III族氮化物半导体成膜至目标膜厚，从而形成基底层14a。 
另外，本实施方式中，说明了上述那样的第1溅射工序和第2溅射工序仅进行1个循环的例子，但本发明不限于此。例如，通过减小各工序中成膜的膜厚，也可以将第1溅射工序和第2溅射工序重复进行多个循环。由此，能够进一步提高III族氮化物半导体的结晶性。 
另外，本实施方式的真空工序中，说明了使腔室41内为真空状态并仅对基板11进行加热的例子，但本发明不限于此。例如，通过在加热基板11的同时使腔室41内产生等离子体而进行处理，从而能够进一步提高基板表面的清洁度，进而提高形成在基板上的III族氮化物半导体的结晶性。 
根据本实施方式的制造方法，通过在上述那样的各工序中，在上述各条件下进行III族氮化物半导体的成膜，能够以高的成膜速度形成结晶性优异的基底层14a。 
接着，在通过上述方法形成的基底层14a上，采用反应性溅射法进行n型接触层14b的成膜。此时，作为用于n型接触层14b的成膜的溅射装置，通过变更各种成膜条件，能够使用与用于基底层14a的成膜的装置相同的溅射装置40。 
接着，在n型接触层14b上采用以往公知的MOCVD法进行n型包层14c的成膜。 
另外，本实施方式中，通过在形成n型接触层14b及n型包层14c时添加施主杂质，能够使由导电性被控制为n型的III族氮化物半导体构成的层成膜。作为这样的施主杂质，优选使用硅(Si)元素，但如上所述，除Si以外，也可以使用Ge、Sn等。 
(发光层的形成) 
在n型包层14c上，通过以往公知的MOCVD法形成发光层15。图1中例示的、在本实施方式中形成的发光层15具有起始于GaN阻挡层并终止于GaN阻挡层的层叠结构，由掺杂Si的GaN构成的6层阻挡层15a与由无掺杂的In0.2Ga0.8N构成的5层阱层15b交替层叠而形成。 
(p型半导体层的形成) 
在发光层15上、即作为发光层15的最上层的阻挡层15a上，通过以往公知的MOCVD法使由p型包层16a及p型接触层16b构成的p型半导体层16成膜。另外，本实施方式的p型半导体层16也可通过反应性溅射法进行成膜。 
本实施方式中，首先，在发光层15(最上层的阻挡层15a)上形成由掺杂Mg的Al0.1Ga0.9N构成的p型包层16a，并在其上形成由掺杂Mg的Al0.02Ga0.98N构成的p型接触层16b。在由这些p型 包层16a及p型接触层16b构成的p型半导体层16的成膜处理中，例如，向反应炉内供给由受主杂质组成的掺杂元素进行成膜。由此，能够得到由添加有受主杂质而导电性被控制为p型的GaN构成的p型包层16a及p型接触层16b。 
作为受主杂质，优选使用镁(Mg)元素，除Mg以外，也可以使用Be、Zn等。 
通过使用上述那样的受主杂质作为掺杂元素，能够由导电性被控制为p型且具有1～4×1016个/cm3的载体浓度的p型GaN单晶形成p型包层16a及p型接触层16b的膜。 
根据以上所说明的本实施方式的III族氮化物半导体的制造方法，首先，使基板11的温度为高温而发生迁移。由此，促进初期的位错的环化以降低结晶的位错密度。其后，使基板11的温度为低温而提升结晶的成膜速度。由此，能够在短时间内成膜至目标膜厚。结果，能够以高的成膜速度有效地形成具有良好结晶性的III族氮化物半导体的结晶。 
因此，能够采用溅射法高效且稳定地在基板上使由具有良好结晶性的III族氮化物半导体构成的基底层14a成膜。 
另外，本实施方式的制造方法还可以具有使腔室41内为真空状态并将基板11加热至温度T1的真空工序，接着该真空工序，按顺序进行第1溅射工序和第2溅射工序。由此，在真空工序中，能够预先除去腔室41内的氧气吸附于缓冲层12的表面而产生的氧气层等。结果是，能够使基底层14a作为具有良好结晶性的半导体层在缓冲层12上成膜，进而，能够提高在其上成膜的各层的结晶性。 
另外，通过在第1溅射工序之前进行真空工序，能够预先除去附着在溅射装置40的内壁、屏蔽构件等的沉积等。由此，能够抑制基底层14a中混入杂质等。 
另外，本实施方式中，说明了通过上述那样的具有第1溅射工序、第2溅射工序及真空工序的制造方法进行n型半导体层14所具备的基底层14a的成膜的例子，但本发明不限于此。例如，通过具备以上各工序的制造方法，也能够使构成n型半导体层14的各层成膜，另外，也可以使除p型半导体层16等、n型半导体层14以外的层成膜，能够适当采用本发明的制造方法。 
通过本实施方式的制造方法得到的III族氮化物半导体，除了可用于后面详细叙述的发光二极管(LED)、激光二极管(LD)那样的发光元件、受光元件等光电转换元件以外，还可用于异质结双极性晶体管(HBT)、高电子迁移率晶体管(HEMT)等电子器件。这些半导体元件多已知为具有各种结构的元件，本发明所述的III族氮化物半导体的层叠结构体的元件结构不受任何限制，包括这些周知的元件结构。 
[III族氮化物半导体发光元件的制造方法] 
本实施方式的III族氮化物半导体发光元件的制造方法，在制造如图3(也参照图1)所例示的、具备依此层叠了分别由III族氮化物半导体构成的n型半导体层14、发光层15及p型半导体层16的半导体层20而成的III族氮化物半导体发光元件(以下，有时简称为发光元件)1时，通过上述那样的III族氮化物半导体的制造方法形成n型半导体层14的至少一部分。 
<发光元件的层叠结构> 
图2及图3是用于说明本实施方式的发光元件的制造方法的一个例子的图，是表示利用在基板上形成有由III族氮化物半导体构成的各层的层叠半导体10(参照图1)来构成发光元件1的例子的概略图。图2为平面图，图3为截面图。 
本实施方式的发光元件1大致如下构成：在通过上述制造方法制造的层叠半导体10的p型半导体层16上层叠透光性正极17， 并在其上形成正极焊盘18，并且在n型半导体层14的n型接触层14b所形成的露出区域14d层叠负极19。 
并且，本实施方式的n型半导体层14所具备的基底层14a通过上述本实施方式的III族氮化物半导体的制造方法而形成。 
『透光性正极』 
透光性正极17是在上述层叠半导体10的p型半导体层16(p型接触层16b)上形成的透光性的电极。 
作为透光性正极17的材质，没有特别限定，可通过该技术领域中公知的惯用的手段而设为ITO(In2O3-SnO2)、AZO(ZnO-Al2O3)、IZO(In2O3-ZnO)、GZO(ZnO-Ga2O3)等材料。另外，其结构也可以不受任何限制地采用包括以往公知的结构在内的任意结构。 
另外，透光性正极17也可以按照覆盖掺杂有Mg的p型半导体层16上的几乎整个面的方式形成，也可以空出间隙而形成为格子状、树状。 
『正极焊盘及负极』 
正极焊盘18是形成于上述透光性正极17上的电极。 
作为正极焊盘18的材料，周知的有使用Au、Al、Ni及Cu等的各种结构，可以没有任何限制地使用这些具有周知的材料、结构的正极焊盘18。 
正极焊盘18的厚度优选在100～1000nm的范围内。另外，在焊盘的特性上，厚度大者，接合性(bondability)增高，因而正极焊盘18的厚度更优选为300nm以上。进而，从制造成本的观点出发，优选为500nm以下。 
在基板11上依次层叠有n型半导体层14、发光层15及p型半导体层16的半导体层中，负极19按照与n型半导体层14的n型接触层14b接触的方式形成。因此，设置负极19时，通过除去p型 半导体层16、发光层15及n型半导体层14的一部分，从而形成n型接触层14b的露出区域14d，在其上形成负极19。 
作为负极19的材料，周知的有各种组成及结构，可以没有任何限制地使用这些具有周知的组成及结构的负极19。另外，负极19可通过该技术领域中周知惯用的手段来设置。 
<发光元件的制造方法> 
以下，对图2及图3所示的发光元件1的制造方法的一个例子进行说明。 
本实施方式的发光元件1的制造方法是如下方法：使用通过上述制造方法得到的层叠半导体10，在该层叠半导体10的p型半导体层16上层叠透光性正极17，在其上形成正极焊盘18，并且在n型半导体层14的n型接触层14b所形成的露出区域14d上层叠负极19。 
『透光性正极的形成』 
通过上述那样的方法，在基板11上层叠有缓冲层12及半导体层的层叠半导体10的p型接触层16b上形成由ITO构成的透光性正极17。作为透光性正极17的形成方法，没有特别限定，可通过该技术领域中周知惯用的手段来设置。另外，其结构也可没有任何限制地使用包括以往公知的结构在内的任何结构。 
另外，如上所述，透光性正极17的材料并不限定于ITO，也可使用AZO、IZO、GZO等材料来形成。 
另外，形成透光性正极17后，有时为了合金化、透明化而实施热退火，但也可不实施。 
『正极焊盘及负极的形成』 
在层叠半导体10上形成的透光性正极17上进一步形成正极焊盘18。该正极焊盘18例如可通过以往公知的方法从透光性正极17的表面侧依次层叠Ti、Al、Au的各材料来形成。 
另外，形成负极19时，首先，通过干蚀刻等方法除去在基板11上形成的发光层15、p型半导体层16及n型半导体层14的一部分，从而形成n型接触层14b的露出区域14d(参照图2及图3)。 
然后，在该露出区域14d上例如通过以往公知的方法从露出区域14d表面侧依次层叠Ni、Al、Ti及Au的各材料，从而形成4层结构的负极19。 
然后，在将基板11的背面磨削及研磨成镜状的面后，将如上所述在层叠半导体10上设置了透光性正极17、正极焊盘18及负极19的晶圆切断成例如350μm见方的正方形，从而制成发光元件芯片(发光元件1)。 
根据以上说明的、本实施方式的III族氮化物半导体发光元件的制造方法，由于通过上述制造方法由单晶的III族氮化物半导体来形成n型半导体层14所具备的基底层14a，因此能够得到具备由导电性被控制了的结晶性良好的III族氮化物半导体构成的n型半导体层、且具有优异的发光特性的III族氮化物半导体发光元件。 
[灯] 
通过将以上所说明的、本发明的III族氮化物半导体发光元件与荧光体组合，可利用本领域技术人员周知的手段构成灯。一直以来，已知的是通过将发光元件与荧光体组合来改变发光色的技术，可以没有任何限制地采用这样的技术。 
例如，通过适当选择荧光体，还能够得到比发光元件更长波长的发光，另外，通过将发光元件自身的发光波长与利用荧光体变换的波长混合，也能够制成呈现白色发光的灯。 
另外，作为灯，可用于一般用途的炮弹型、携带的背光用途的侧视型、显示器中使用的顶视型等任意用途中。 
例如，如图4所示的例子那样，将同一面电极型的III族氮 化物半导体发光元件1安装成炮弹型时，在2根框内的一根(图4中为框31)粘接发光元件1，另外，通过引线34将发光元件1的负极(参照图3所示的符号19)与框32接合，通过引线33将发光元件1的正极焊盘(参照图3所示的符号18)与框31接合。然后，通过用由透明树脂形成的模制件35将发光元件1的周边密封，从而制成图4所示的炮弹型的灯3。 
由于本实施方式的灯3使用了通过上述本实施方式的制造方法在n型半导体层14所具备的基底层14a上形成的发光元件1，因此发光特性优异。 
实施例
接下来，通过实施例对本发明的III族氮化物半导体的制造方法及III族氮化物半导体发光元件的制造方法进行更详细的说明，但本发明并不限定于这些实施例。 
本实施例中，在基板11上进行各层的成膜，最终，制作图1所示的剖面示意图那样的III族氮化物化合物半导体发光元件的层叠半导体10。通过在其上形成各电极，制成发光元件1。此时，本例中，采用RF溅射法在由蓝宝石构成的基板11的c面上形成由AlN构成的单晶层作为缓冲层12，并在其上通过反应性溅射法使由单晶的GaN构成的基底层14a成膜作为n型半导体层14。通过反应性溅射法在该基底层14a上使掺杂有施主杂质的n型接触层14b成膜后，通过MOCVD法在该n型接触层14b上进行n型包层14c的成膜。然后，在其上通过MOCVD法进行发光层15的成膜，在该发光层15上采用MOCVD法依次层叠p型包层16a及p型接触层16b的各层作为p型半导体层16，制作层叠半导体样品。 
[实施例1] 
实施例1中，通过以下的步骤，采用反应性溅射法在基板11 上形成缓冲层12，进一步在其上通过反应性溅射法形成GaN层(基底层14a)。 
『缓冲层的形成』 
首先，将由表面经镜面研磨的直径2英寸的(0001)c面蓝宝石构成的基板11用氟酸及有机溶剂洗涤后，导入到溅射装置的腔室中。此时，作为溅射装置，使用具备如下机构的装置：具备高频式的电源部，在靶材内使磁体旋转，从而使磁场所涉及的位置移动。 
然后，在溅射装置的腔室内将基板11加热至500℃，以15sccm的流量导入氮气后，将腔室内的压力保持在1.0Pa，对基板11施加50W的高频偏压，同时暴露于氮等离子体中，从而来洗涤基板11的表面。 
接着，向腔室内导入氩气及氮气后，使基板11的温度降低至500℃。然后，对金属Al靶材侧施加2000W的高频功率而不对基板11侧施加偏压，保持炉内的压力为0.5Pa，在以氩气5sccm、氮气15sccm的流量下流通的条件(氮气相对于气体整体的比为75％)下，在由蓝宝石构成的基板11上使由AlN构成的缓冲层12成膜。此时的沉积速度为0.12nm/s。 
另外，靶材内的磁体在基板11的洗涤时、及缓冲层12的成膜时的任一时候旋转。如上所述，使由50nm的AlN构成的缓冲层成膜后，停止产生等离子体。通过以上的步骤，在基板11上形成厚度为50nm的由单晶的AlN构成的缓冲层12。 
『基底层的形成』 
接着，为了通过反应性溅射法使由GaN构成的基底层沉积，将形成有缓冲层12的基板11输送至图5所示的溅射装置40的腔室41内。这里，作为用于GaN的成膜的溅射装置40，使用具备如下机构的装置：具有高频式的电源部，通过磁体对四边形的 Ga靶材内进行扫频，从而能够使磁场所涉及的位置移动。此时，配置用于使制冷剂在由Ga构成的靶材47内流通的配管，使冷却至20℃的制冷剂在配管内流通，防止因热导致Ga的熔解。然后，在通过上述方法在基板11上成膜的缓冲层12上，通过反应性溅射法进行GaN层的成膜。此时，边使靶材47下方的磁体42旋转边进行成膜处理。 
首先，使腔室41内为真空状态，将加热器44升温，从而将基板11加热至温度T1＝950℃。此时，不使腔室41内产生等离子体，进行5分钟的处理。 
接着，保持上述温度T1＝950℃，并向腔室41内导入氩(Ar)气及氮(N2)气，对由金属Ga构成的靶材47侧施加1kW的高频功率，对基板11侧施加100W的偏压。然后，保持炉内的压力在0.5～1Pa的范围，同时在基板41与靶材47间的距离TS为110mm、以Ar气15sccm、氮气5sccm的流量流通的条件(氮气相对于气体整体的比为25％)下进行5分钟的成膜处理，在缓冲层12上形成膜厚约为50nm的GaN层。其后，通过将加热器44降温，使基板11的温度T2＝800℃，进而，继续25分钟的成膜处理，形成膜厚约为1000nm的GaN层。 
这样，进行计30分钟的GaN层的成膜处理，形成总膜厚为约1μm(1000nm)的由GaN构成的基底层14a后，停止产生等离子体。成膜后从腔室41内取出的基板为无色透明的，GaN层(基底层)的表面为镜面。 
『基底层的X射线摇摆曲线的测定』 
使用X射线测定器(パナリテイカル公司制造；四结晶X射线测定装置，型号：X’pert)测定通过上述步骤成膜的无掺杂的GaN层(基底层14a)的X射线摇摆曲线(XRC)。该测定使用Cuβ射线X射线产生源作为光源，在作为对称面的(0002)面 与作为非对称面的(10-10)面内进行。通常，为III族氮化物化合物半导体时，(0002)面的XRC光谱半峰宽为结晶的平坦性(镶嵌度(mosaicity))的指标，(10-10)面的XRC光谱半峰宽为位错密度(螺旋状(twist))的指标。 
成膜的基底层14a的(0002)面的X射线摇摆曲线半峰宽为约40秒，(0100)面的X射线摇摆曲线半峰宽为约400秒，确认为结晶性优异的层。 
[比较例1] 
比较例1中，在由GaN构成的基底层的成膜全部工序中不进行降温处理，而将基板温度恒定在950℃，除此之外，通过与上述实施例1同样的步骤在基板上进行缓冲层的成膜，在其上形成由GaN构成的基底层。 
比较例1中，成膜后从腔室内取出的基板为无色透明的，GaN层(基底层)的表面为镜面。另外，由GaN构成的基底层的(0002)面的X射线摇摆曲线半峰宽为约40秒，(0100)面的X射线摇摆曲线半峰宽为约400秒，得到与实施例1几乎同等的结晶性。然而，比较例1中，由GaN构成的基底层的膜厚达到1μm所需要的成膜时间为约2小时，与实施例1相比需要约4倍的时间。 
[比较例2] 
比较例2中，在由GaN构成的基底层的成膜全部工序中不进行降温处理，而将基板温度恒定在800℃，除此之外，通过与上述实施例1同样的步骤在基板上进行缓冲层的成膜，在其上形成由GaN构成的基底层。 
比较例2中，由GaN构成的基底层的膜厚达到1μm所需要的成膜时间为约30分钟，得到与实施例1几乎同等的成膜速度。然而，比较例2中，由GaN构成的基底层的(0002)面的X射线摇 摆曲线半峰宽为约200秒，(0100)面的X射线摇摆曲线半峰宽为约1500秒，与实施例1相比结晶性大大降低。 
[实施例2] 
实施例2中，使用图5所示的溅射装置40，通过以下所示的步骤，在基板11上进行缓冲层12的成膜，在其上使由GaN构成的基底层14a成膜。 
本例中，首先，在由蓝宝石构成的基板11的c面上，使用溅射装置40通过与上述实施例1同样的步骤形成由具有单晶结构的AlN构成的缓冲层12。在其上形成由无掺杂的GaN层构成的n型半导体层14的基底层14a。 
『基底层的形成』 
首先，将成膜有缓冲层12的基板11从溅射装置的腔室内取出，输送至图5所示的溅射装置40的腔室41内。作为使n型半导体层14的基底层14a成膜的溅射装置40，使用如下装置：靶材47由金属Ga构成，配置有用于使制冷剂在靶材47内流通的配管。然后，在基底层14a的成膜中，使冷却至20℃的制冷剂在配管内流通，防止因热导致Ga的熔解。 
(前处理工序) 
在进行基底层14a的成膜之前，在溅射装置40的腔室41内将基板11加热至500℃，以15sccm的流量导入氮气。其后，保持腔室内的压力为1.0Pa，对基板11施加50W的高频偏压，同时暴露于氮等离子体中，从而对形成有缓冲层12的基板11的表面进行洗涤。 
并且，在进行上述那样的前处理后，使腔室41内为真空状态，将基板11的温度上升至T1＝950℃，使腔室41内为氩气氛围。 
(1)第1等离子体产生工序 
接着，在基板11的温度保持在T1＝950℃的状态下，以流量 5sccm向腔室41内导入氩气。保持腔室41内为压力0.5Pa的氩气氛围，对由Ga构成的靶材47施加0.5W/cm2的射频功率，从而产生含有Ga颗粒的第1等离子体。在该条件下，用约5秒钟的处理时间在基板11上使由Ga构成的薄膜成膜。这样得到的Ga薄膜的厚度为3.4nm。 
(2)第1-第2气体替换工序 
接着上述第1等离子体产生工序，关闭对靶材47施加的射频功率。停止向腔室41内供给氩气，同时对基板11侧施加100W的射频功率，开始氮气的供给。另外，本工序中，在控制41内的压力不为0.05Pa以下的状态下进行1秒钟，使得等离子体不会消失。 
(3)第2等离子体产生工序 
接着上述第1-第2气体替换工序，使腔室41内的压力为1.0Pa。在保持氮气的流量为15sccm、对基板11侧施加的射频功率为100W、基板11的温度为T1＝950℃的状态下向基板11上供给5秒钟含有氮元素的第2等离子体。 
(4)第2-第1气体替换工序 
接着，停止向腔室41内供给氮气，同时开始氩气的供给。另外，为了使等离子体不会消失，而边对基板11侧施加20W的射频功率，边在基板11的温度T1＝950℃、腔室41内压力＝0.2Pa的条件下进行1秒钟本工序。 
(各工序的重复) 
然后，将上述(1)～(4)的各工序重复999次后，进行最后1次的上述(1)～(3)的各工序，从而在成膜于基板11上的缓冲层12上进行膜厚为6μm的由GaN构成的基底层14a的成膜。此时，在将上述(1)～(4)的各工序重复6次的阶段(膜厚达到20nm的阶段)，暂时停止成膜，并使基板11的温度从T1＝950℃ 降低至T2＝850℃。并且，在基底层14a的成膜后，停止腔室41内的等离子体行为，将基板11的温度降低至室温。这样，通过重复进行第1等离子体产生工序和第2等离子体产生工序而形成的基底层14a的成膜速度为30nm/min。 
关于X射线摇摆曲线(XRC)测定的结果，通过实施例2的制造方法制作的基底层14a，在(0002)面的测定中显示半峰宽30arcsec，在(10-10)面显示半峰宽350arcsec。 
[实施例3] 
实施例3中，通过与上述实施例2同样的步骤在基板11上进行缓冲层12的成膜，在其上使由GaN构成的基底层14a成膜。然后，进一步在其上通过采用以下的步骤进行各层的成膜，从而制作图1所示的层叠半导体10，在该层叠半导体10上形成了透光性电极17、正极焊盘18及负极19。这样，制作图2及图3所示的发光元件1。 
『n型接触层的形成』 
通过与上述实施例2同样的步骤，将成膜有缓冲层12和基底层14a的基板11从溅射装置40搬出，搬运至相同构成的溅射装置40的腔室41内。作为这种进行n型接触层14b的成膜的溅射装置40，使用在作为靶材47的Ga靶材上配置Si片的装置，除此之外，使用与进行基底层14a的成膜的溅射装置40相同的装置。 
另外，在与基底层14a的成膜相同的条件下，重复333次与上述(1)～(4)的各工序同样的工序后，重复最后1次的与上述(1)～(3)的各工序同样的工序，由此，在成膜于基板11上的基底层14a上形成具有1×1019cm-3的掺杂剂浓度的2μm的由掺杂Si的GaN层构成的n型接触层14b的膜。n型接触层14b成膜后，停止腔室41内的等离子体行为，将基板11的温度降低至室温。这样，通过重复进行第1等离子体产生工序和第2等离子体 产生工序而形成的n型接触层14b的成膜速度为30nm/min。 
这样得到的成膜至n型接触层14b的基板11，其表面呈无色透明的镜面状。 
『n型包层的形成』 
接着，将通过上述步骤形成了n型接触层14b的基板11搬运至MOCVD装置的炉内，采用MOCVD法在通过上述步骤制作的样品的n型接触层14b上形成具有1×1018cm-3的掺杂剂浓度的20nm的由In0.1Ga0.9N构成的n型包层14c的膜。 
『发光层的形成』 
接着，采用MOCVD法在通过上述步骤制作的样品的n型包层14c上形成具有多量子阱结构的发光层15，所述发光层15由阻挡层15a和阱层15b构成，所述阻挡层15a由GaN构成，所述阱层15b由In0.2Ga0.8N构成。形成该发光层15时，首先在由掺杂Si的GaN构成的n型包层14c上形成阻挡层15a，在该阻挡层15a上形成由In0.2Ga0.8N构成的阱层15b。重复5次这样的层叠步骤后，在第5次层叠的阱层15b上形成第6层阻挡层15a，制成在具有多量子阱结构的发光层15的两侧配置了阻挡层15a的结构。 
即，在基板11的温度为750℃、氮气载体流通的状态下，向炉内供给氨、TEG及甲硅烷，从而形成具有16nm的膜厚的由GaN构成的阻挡层15a。 
接着，完成阻挡层15a的沉积后，保持基板11的温度、炉内的压力、载气的流量、种类，切换TEG及TMI的阀向炉内供给TEG及TMI，使由In0.2Ga0.8N构成的阱层15b沉积。由此，形成具有3nm的膜厚的阱层15b。 
完成阱层15b的沉积后，再次使阻挡层15a沉积。然后，重复5次这样的步骤，形成5层阻挡层15a和5层阱层15b。进而，在最后层叠的阱层15b上形成阻挡层15a，制成发光层15。 
『p型包层及p型接触层的形成』 
使用MOCVD装置在通过上述各工序处理得到的晶圆上形成由p型包层16a及p型接触层16b构成的p型半导体层16的膜。 
其中，作为用于p型半导体层16的成膜的MOCVD装置，使用以往公知的装置。另外，此时p型半导体层16掺杂了Mg。 
然后，形成最终由膜厚为10nm的p型包层16a和膜厚为200nm的p型接触层16b构成的p型半导体层16，所述p型包层16a由掺杂Mg的Al0.1Ga0.9N构成，所述p型接触层16b由掺杂Mg的Al0.02Ga0.98N构成。 
另外，构成p型半导体层16的由掺杂Mg的Al0.02Ga0.98N构成的p型接触层16b，即使不进行用于使p型载体活化的退火处理，也显示出p型特性。 
如上所述制作的LED用的外延晶圆具有如图1所示的层叠半导体10那样层叠以下各层而成的结构：由具有c面的蓝宝石构成的基板11；具有单晶结构的AlN层(中间层12)；6nm的无掺杂的GaN层(基底层14a)；具有5×1018cm-3的电子浓度的2μm的掺杂Si的GaN层(n型接触层14b)；具有1×1018cm-3的掺杂剂浓度的20nm的InGaN包层(n型包层14c)；始于GaN阻挡层且终止于GaN阻挡层的、由层厚为16nm的6层GaN阻挡层(阻挡层15a)和层厚为3nm的5层无掺杂的In0.2Ga0.8N阱层(阱层15b)构成的多量子阱结构(发光层15)；由膜厚为10nm的由掺杂Mg的Al0.1Ga0.9N构成的p型包层16a和膜厚为200nm的由掺杂Mg的Al0.02Ga0.98N构成的p型接触层16b构成的掺杂Mg的AlGaN层(p型半导体层16)。 
『LED的制作』 
接着，使用上述外延晶圆(层叠半导体10)来制作LED。 
即，通过公知的光刻技术在上述外延晶圆的掺杂Mg的 AlGaN层(p型半导体层16b)的表面形成由ITO构成的透光性电极17，并在其上形成具有依次层叠了钛、铝及金的结构的正极焊盘18(p电极焊盘)，作为p侧电极。进而，对晶圆实施干蚀刻，使n型接触层14b的形成n侧电极(负极)的区域露出，在该露出区域14d形成依次层叠Ni、Al、Ti及Au这4层而成的负极19(n侧电极)。通过这样的步骤，在晶圆(参照图1的层叠半导体10)上形成具有图2所示形状的各电极。 
然后，对于通过上述的步骤形成有p侧及n侧的各电极的晶圆，将由蓝宝石构成的基板11的背面进行磨削及研磨，制成镜状的面。然后，将该晶圆切成350μm见方的正方形的芯片，使各电极朝上配置在引线框上，用金丝连接至引线框，制成发光元件(参照图4的灯3)。 
在如上所述制作的发光二极管的p侧及n侧的电极间流通正向电流，结果电流20mA下的正向电压为3.1V。另外，通过p侧的透光性电极17观察发光状态，结果，发光波长为450nm，发光功率显示为18mW。这种发光二极管的特性，在由所制作的晶圆的几乎整个面制作出的发光二极管中，均可获得。 
由以上的结果可知，本发明的III族氮化物半导体的元件特性优异，另外，本发明的III族氮化物半导体发光元件具备优异的发光特性。 
产业上的可利用性
本发明的III族氮化物半导体的制造方法，由于能够通过反应性溅射法有效地制作结晶性良好的III族氮化物半导体，因此适合用于制造发光二极管(LED)、激光二极管(LD)的n型半导体层所具备的基底层、以及FET那样的电子器件等各种各样的半导体元件。 

Claims (12)

1.一种III族氮化物半导体的制造方法，所述III族氮化物半导体的制造方法具有如下溅射工序：在配置有基板及含有Ga元素的靶材的腔室内，通过反应性溅射法在所述基板上形成单晶的III族氮化物半导体，
所述溅射工序具有：第1溅射工序，使所述基板的温度为温度T1，进行所述III族氮化物半导体的成膜；第2溅射工序，将所述基板的温度降温至比所述温度T1低的温度T2，继续进行所述III族氮化物半导体的成膜。
2.根据权利要求1所述的III族氮化物半导体的制造方法，在所述第1溅射工序中，所述基板的温度T1在800～1100℃的范围，在所述第2溅射工序中，所述基板的温度T2在700～1000℃的范围。
3.根据权利要求1所述的III族氮化物半导体的制造方法，所述基板的温度T1、T2满足下式{20℃≤(T1-T2)≤300℃}所示的关系。
4.根据权利要求1所述的III族氮化物半导体的制造方法，所述基板的温度T1、T2满足下式{50℃≤(T1-T2)≤200℃}所示的关系。
5.根据权利要求1所述的III族氮化物半导体的制造方法，所述第1溅射工序进行具有5～100nm范围的膜厚t1的所述III族氮化物半导体的成膜，所述第2溅射工序进一步进行具有10nm以上的膜厚t2的所述III族氮化物半导体的成膜。
6.根据权利要求1所述的III族氮化物半导体的制造方法，所述第1溅射工序及所述第2溅射工序在含有含氮原子的气体及惰性气体的气体氛围下进行所述III族氮化物半导体的成膜。
7.根据权利要求6所述的III族氮化物半导体的制造方法，所述含氮原子的气体为氮气(N2)，所述惰性气体为氩气(Ar)。 
8.根据权利要求1所述的III族氮化物半导体的制造方法，其还具有使所述腔室内为真空状态并且将所述基板加热至所述温度T1的真空工序，接着该真空工序，依次进行所述第1溅射工序和所述第2溅射工序。
9.根据权利要求8所述的III族氮化物半导体的制造方法，其还具有通过反应性溅射法在所述基板上形成缓冲层的缓冲层形成工序，接着该缓冲层形成工序，依次进行所述真空工序、所述第1溅射工序和所述第2溅射工序。
10.根据权利要求9所述的III族氮化物半导体的制造方法，其还具有通过等离子体处理对所述基板的表面实施前处理的前处理工序，接着该前处理工序，依次进行所述缓冲层形成工序、所述真空工序、所述第1溅射工序和所述第2溅射工序。
11.一种III族氮化物半导体发光元件的制造方法，所述III族氮化物半导体发光元件的制造方法具有在基板上至少依次层叠分别由III族氮化物半导体构成的n型半导体层、发光层及p型半导体层的工序，
通过权利要求1所述的III族氮化物半导体的制造方法来形成所述n型半导体层的至少一部分。
12.一种III族氮化物半导体发光元件的制造方法，所述III族氮化物半导体发光元件的制造方法具有在基板上至少依次层叠分别由III族氮化物半导体构成的n型半导体层、发光层及p型半导体层的工序，
所述n型半导体层至少具有基底层，并通过权利要求1所述的III族氮化物半导体的制造方法来形成该基底层。 
CN2008801256925A 2007-11-29 2008-11-21 Iii族氮化物半导体的制造方法、iii族氮化物半导体发光元件的制造方法 Active CN101925979B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007-308823 2007-11-29
JP2007308823A JP5272390B2 (ja) 2007-11-29 2007-11-29 Ｉｉｉ族窒化物半導体の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
PCT/JP2008/071228 WO2009069550A1 (ja) 2007-11-29 2008-11-21 Ｉｉｉ族窒化物半導体の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ

Publications (2)

Publication Number Publication Date
CN101925979A CN101925979A (zh) 2010-12-22
CN101925979B true CN101925979B (zh) 2012-08-29

Family

ID=40678448

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008801256925A Active CN101925979B (zh) 2007-11-29 2008-11-21 Iii族氮化物半导体的制造方法、iii族氮化物半导体发光元件的制造方法

Country Status (5)

Country Link
US (1) US8765507B2 (zh)
JP (1) JP5272390B2 (zh)
KR (1) KR101067122B1 (zh)
CN (1) CN101925979B (zh)
WO (1) WO2009069550A1 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5049659B2 (ja) * 2007-06-11 2012-10-17 昭和電工株式会社 Ｉｉｉ族窒化物半導体の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
JP5262206B2 (ja) * 2008-03-12 2013-08-14 豊田合成株式会社 Ｉｉｉ族窒化物半導体層の製造方法及びｉｉｉ族窒化物半導体発光素子の製造方法
CN102782883B (zh) * 2010-01-05 2015-07-29 首尔伟傲世有限公司 发光二极管及其制造方法
DK177554B1 (en) 2012-05-15 2013-10-07 Envision Energy Denmark Aps Method and equipment for turning a blade or a blade part for a wind turbine during production or installation
WO2013186749A1 (en) * 2012-06-15 2013-12-19 Oc Oerlikon Balzers Ag Method for depositing a group iii nitride semiconductor film
JP5781032B2 (ja) * 2012-07-30 2015-09-16 株式会社東芝 半導体発光素子
JP5383880B1 (ja) * 2012-08-13 2014-01-08 株式会社東芝 窒化物半導体層の製造方法及び半導体発光素子の製造方法
JP5362085B1 (ja) * 2012-09-05 2013-12-11 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
TW201501283A (zh) * 2013-06-25 2015-01-01 Hon Hai Prec Ind Co Ltd 發光顯示器
JP2015176936A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置
US11832521B2 (en) 2017-10-16 2023-11-28 Akoustis, Inc. Methods of forming group III-nitride single crystal piezoelectric thin films using ordered deposition and stress neutral template layers
US11411168B2 (en) * 2017-10-16 2022-08-09 Akoustis, Inc. Methods of forming group III piezoelectric thin films via sputtering
US11411169B2 (en) 2017-10-16 2022-08-09 Akoustis, Inc. Methods of forming group III piezoelectric thin films via removal of portions of first sputtered material
US11895920B2 (en) 2016-08-15 2024-02-06 Akoustis, Inc. Methods of forming group III piezoelectric thin films via removal of portions of first sputtered material
US11856858B2 (en) 2017-10-16 2023-12-26 Akoustis, Inc. Methods of forming doped crystalline piezoelectric thin films via MOCVD and related doped crystalline piezoelectric thin films
JP7157953B2 (ja) * 2017-12-21 2022-10-21 パナソニックＩｐマネジメント株式会社 窒化物系薄膜複合構造体及びその製造方法
JP7061478B2 (ja) * 2018-02-26 2022-04-28 株式会社アルバック 窒化ガリウム薄膜の製造方法
TWI825187B (zh) * 2018-10-09 2023-12-11 日商東京威力科創股份有限公司 氮化物半導體膜之形成方法
US20200135489A1 (en) * 2018-10-31 2020-04-30 Atomera Incorporated Method for making a semiconductor device including a superlattice having nitrogen diffused therein
CN110643934A (zh) * 2019-09-20 2020-01-03 深圳市晶相技术有限公司 一种半导体设备
US11618968B2 (en) 2020-02-07 2023-04-04 Akoustis, Inc. Apparatus including horizontal flow reactor with a central injector column having separate conduits for low-vapor pressure metalorganic precursors and other precursors for formation of piezoelectric layers on wafers

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1425189A (zh) * 2000-04-21 2003-06-18 丰田合成株式会社 生产ⅲ族氮化物半导体装置的方法

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6039819A (ja) 1983-08-12 1985-03-01 Nippon Telegr & Teleph Corp <Ntt> 化合物半導体薄膜の作製方法
JP2596421B2 (ja) * 1987-03-20 1997-04-02 東洋通信機株式会社 金属間化合物半導体薄膜の製造方法
US4874438A (en) * 1986-04-01 1989-10-17 Toyo Communication Equipment Co., Ltd. Intermetallic compound semiconductor thin film and method of manufacturing same
JPS6335492A (ja) * 1986-07-29 1988-02-16 Sharp Corp 化合物半導体結晶の成長方法
JPH01246817A (ja) * 1988-03-29 1989-10-02 Toshiba Corp 半導体薄膜結晶の成長方法
JP3026087B2 (ja) 1989-03-01 2000-03-27 豊田合成株式会社 窒化ガリウム系化合物半導体の気相成長方法
JPH088217B2 (ja) 1991-01-31 1996-01-29 日亜化学工業株式会社 窒化ガリウム系化合物半導体の結晶成長方法
JP3963068B2 (ja) * 2000-07-19 2007-08-22 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子の製造方法
ATE528421T1 (de) * 2000-11-30 2011-10-15 Univ North Carolina State Verfahren zur herstellung von gruppe-iii- metallnitrid-materialien
JP2003077835A (ja) * 2001-09-06 2003-03-14 Ngk Insulators Ltd Ｉｉｉ族窒化物素子及びｉｉｉ族窒化物エピタキシャル基板
JP3768943B2 (ja) * 2001-09-28 2006-04-19 日本碍子株式会社 Ｉｉｉ族窒化物エピタキシャル基板、ｉｉｉ族窒化物素子用エピタキシャル基板及びｉｉｉ族窒化物素子
JP2004288757A (ja) * 2003-03-20 2004-10-14 Ngk Insulators Ltd 半導体発光素子
JP4396816B2 (ja) * 2003-10-17 2010-01-13 日立電線株式会社 Ｉｉｉ族窒化物半導体基板およびその製造方法
JP3929964B2 (ja) * 2003-11-14 2007-06-13 独立行政法人科学技術振興機構 薄膜積層構造体の製造方法
US8035113B2 (en) * 2004-04-15 2011-10-11 The Trustees Of Boston University Optical devices featuring textured semiconductor layers
US7061797B1 (en) * 2004-12-30 2006-06-13 Infineon Technologies Ag Hybrid memory cell for spin-polarized electron current induced switching and writing/reading process using such memory cell
JP4963816B2 (ja) * 2005-04-21 2012-06-27 シャープ株式会社 窒化物系半導体素子の製造方法および発光素子
JP2007042944A (ja) * 2005-08-04 2007-02-15 Rohm Co Ltd 窒化物半導体素子の製法
US8435879B2 (en) * 2005-12-12 2013-05-07 Kyma Technologies, Inc. Method for making group III nitride articles
JP5662001B2 (ja) * 2005-12-21 2015-01-28 クロメック リミテッド 半導体デバイス及びその製造方法
JPWO2007119433A1 (ja) * 2006-03-20 2009-08-27 財団法人神奈川科学技術アカデミー Ｉｉｉ−ｖ族窒化物層およびその製造方法
JP5086646B2 (ja) 2006-03-23 2012-11-28 株式会社リコー 像担持体用保護剤及びその製造方法、並びに保護層形成装置、画像形成方法、画像形成装置、及びプロセスカートリッジ
JP2007258529A (ja) * 2006-03-24 2007-10-04 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子、ｉｉｉ族窒化物半導体発光素子の製造方法及びランプ
WO2007129773A1 (ja) * 2006-05-10 2007-11-15 Showa Denko K.K. Iii族窒化物化合物半導体積層構造体
TWI408733B (zh) * 2006-08-18 2013-09-11 Toyoda Gosei Kk Ｉｉｉ族氮化物化合物半導體發光元件之製造方法、及ｉｉｉ族氮化物化合物半導體發光元件、以及燈
JP2008109084A (ja) * 2006-09-26 2008-05-08 Showa Denko Kk Ｉｉｉ族窒化物化合物半導体発光素子の製造方法、及びｉｉｉ族窒化物化合物半導体発光素子、並びにランプ
JP5272361B2 (ja) * 2006-10-20 2013-08-28 豊田合成株式会社 スパッタ成膜装置およびスパッタ成膜装置用のバッキングプレート
JP2007103955A (ja) * 2006-10-30 2007-04-19 Rohm Co Ltd 窒化物半導体素子および窒化物半導体結晶層の成長方法
JP2008124060A (ja) * 2006-11-08 2008-05-29 Showa Denko Kk Ｉｉｉ族窒化物化合物半導体発光素子の製造方法、及びｉｉｉ族窒化物化合物半導体発光素子、並びにランプ
JP4912843B2 (ja) * 2006-11-22 2012-04-11 昭和電工株式会社 Ｉｉｉ族窒化物化合物半導体発光素子の製造方法
US20080121924A1 (en) * 2006-11-24 2008-05-29 Showa Denko K.K. Apparatus for manufacturing group iii nitride compound semiconductor light-emitting device, method of manufacturing group iii nitride compound semiconductor light-emitting device, group iii nitride compound semiconductor light-emitting device, and lamp
JP2008153603A (ja) * 2006-12-20 2008-07-03 Showa Denko Kk Ｉｉｉ族窒化物化合物半導体発光素子の製造方法、及びｉｉｉ族窒化物化合物半導体発光素子、並びにランプ
JP2008177525A (ja) * 2006-12-20 2008-07-31 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
JP2009123718A (ja) * 2007-01-16 2009-06-04 Showa Denko Kk Ｉｉｉ族窒化物化合物半導体素子及びその製造方法、ｉｉｉ族窒化物化合物半導体発光素子及びその製造方法、並びにランプ
US20080223434A1 (en) * 2007-02-19 2008-09-18 Showa Denko K.K. Solar cell and process for producing the same
JP5274785B2 (ja) * 2007-03-29 2013-08-28 日本碍子株式会社 ＡｌＧａＮ結晶層の形成方法
WO2008136504A1 (ja) * 2007-05-02 2008-11-13 Showa Denko K.K. Ｉｉｉ族窒化物半導体発光素子の製造方法
JP5049659B2 (ja) * 2007-06-11 2012-10-17 昭和電工株式会社 Ｉｉｉ族窒化物半導体の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
JP2009081406A (ja) * 2007-09-27 2009-04-16 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子及びその製造方法、並びにランプ
US8383439B2 (en) * 2007-10-25 2013-02-26 Showa Denko K.K. Apparatus for manufacturing group-III nitride semiconductor layer, method of manufacturing group-III nitride semiconductor layer, group-III nitride semiconductor light-emitting device, method of manufacturing group-III nitride semiconductor light-emitting device, and lamp
JP5520496B2 (ja) * 2008-02-19 2014-06-11 昭和電工株式会社 太陽電池の製造方法
JP5262206B2 (ja) * 2008-03-12 2013-08-14 豊田合成株式会社 Ｉｉｉ族窒化物半導体層の製造方法及びｉｉｉ族窒化物半導体発光素子の製造方法
WO2009113458A1 (ja) * 2008-03-13 2009-09-17 昭和電工株式会社 Ｉｉｉ族窒化物半導体素子及びその製造方法、ｉｉｉ族窒化物半導体発光素子及びその製造方法、並びにランプ
US8927348B2 (en) * 2008-05-14 2015-01-06 Toyoda Gosei Co., Ltd. Method of manufacturing group-III nitride semiconductor light-emitting device, and group-III nitride semiconductor light-emitting device, and lamp
JP2009277882A (ja) * 2008-05-14 2009-11-26 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子の製造方法及びｉｉｉ族窒化物半導体発光素子、並びにランプ
JP2009283551A (ja) * 2008-05-20 2009-12-03 Showa Denko Kk 半導体発光素子及びその製造方法、ランプ
JP2009283785A (ja) * 2008-05-23 2009-12-03 Showa Denko Kk Ｉｉｉ族窒化物半導体積層構造体およびその製造方法
CN102124574B (zh) * 2008-06-16 2013-07-17 丰田合成株式会社 半导体发光元件、其电极及制造方法以及灯
JP2010003768A (ja) * 2008-06-18 2010-01-07 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子及びその製造方法、並びにランプ
TWI413279B (zh) * 2008-06-20 2013-10-21 Toyoda Gosei Kk Iii族氮化物半導體發光元件及其製造方法、以及燈
JP2010040867A (ja) * 2008-08-06 2010-02-18 Showa Denko Kk Ｉｉｉ族窒化物半導体積層構造体およびその製造方法
JPWO2010032423A1 (ja) * 2008-09-16 2012-02-02 昭和電工株式会社 Ｉｉｉ族窒化物半導体発光素子の製造方法、ｉｉｉ族窒化物半導体発光素子並びにランプ、ｉｉｉ族窒化物半導体発光素子ウエーハの発光波長分布のばらつき低減方法
JP5453768B2 (ja) * 2008-11-05 2014-03-26 豊田合成株式会社 化合物半導体製造装置、化合物半導体の製造方法、および化合物半導体製造用治具
US8680581B2 (en) * 2008-12-26 2014-03-25 Toyoda Gosei Co., Ltd. Method for producing group III nitride semiconductor and template substrate
JP2011097041A (ja) * 2009-10-02 2011-05-12 Showa Denko Kk 半導体素子の製造方法
US20120104556A1 (en) * 2010-10-27 2012-05-03 Sumitomo Electric Industries, Ltd. Power device and method for manufacturing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1425189A (zh) * 2000-04-21 2003-06-18 丰田合成株式会社 生产ⅲ族氮化物半导体装置的方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2007-42944A 2007.02.15

Also Published As

Publication number Publication date
CN101925979A (zh) 2010-12-22
KR101067122B1 (ko) 2011-09-22
WO2009069550A1 (ja) 2009-06-04
JP2009135197A (ja) 2009-06-18
US20100301379A1 (en) 2010-12-02
US8765507B2 (en) 2014-07-01
KR20100082379A (ko) 2010-07-16
JP5272390B2 (ja) 2013-08-28

Similar Documents

Publication Publication Date Title
CN101925979B (zh) Iii族氮化物半导体的制造方法、iii族氮化物半导体发光元件的制造方法
TWI413279B (zh) Iii族氮化物半導體發光元件及其製造方法、以及燈
CN102017082B (zh) Ⅲ族氮化物半导体元件及其制造方法、ⅲ族氮化物半导体发光元件及其制造方法和灯
JP5471440B2 (ja) Ｉｉｉ族窒化物半導体発光素子の製造方法
CN101438429B (zh) Ⅲ族氮化物化合物半导体叠层结构体
TWI491064B (zh) Iii族氮化物半導體發光元件及該製造方法、以及燈
US8097482B2 (en) Method for manufacturing group III nitride semiconductor, method for manufacturing group III nitride semiconductor light-emitting device, group III nitride semiconductor light-emitting device, and lamp
CN101506946B (zh) Ⅲ族氮化物化合物半导体发光元件的制造方法、ⅲ族氮化物化合物半导体发光元件和灯
CN101874306A (zh) Ⅲ族氮化物半导体发光元件及其制造方法以及灯
CN101522942B (zh) Ⅲ族氮化物化合物半导体叠层结构体的成膜方法
TW200901513A (en) Method for producing group III nitride semiconductor light emitting device, group III nitride semiconductor light emitting device, and lamp
CN102113140A (zh) Ⅲ族氮化物半导体发光元件的制造方法、ⅲ族氮化物半导体发光元件和灯
KR20090074092A (ko) Ⅲ족 질화물 반도체 발광 소자의 제조 방법, 및 ⅲ족 질화물 반도체 발광 소자, 및 램프
US7585690B2 (en) Process for producing group III nitride compound semiconductor light emitting device, group III nitride compound semiconductor light emitting device and lamp
CN101517759B (zh) Ⅲ族氮化物化合物半导体发光元件的制造方法
JP2008115463A (ja) Ｉｉｉ族窒化物半導体の積層構造及びその製造方法と半導体発光素子とランプ
JP2008135463A (ja) Ｉｉｉ族窒化物半導体の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
JP2008226868A (ja) Ｉｉｉ族窒化物化合物半導体積層構造体
JP2010147497A (ja) Ｉｉｉ族窒化物半導体の積層構造の製造方法及びｉｉｉ族窒化物半導体発光素子の製造方法
JP2008198705A (ja) Ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
JP2008159954A (ja) Ｉｉｉ族窒化物半導体の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
JP2008159958A (ja) Ｉｉｉ族窒化物半導体の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
JP2008306113A (ja) Ｉｉｉ族窒化物半導体の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
CN101542756A (zh) Ⅲ族氮化物半导体发光元件的制造方法、ⅲ族氮化物半导体发光元件和灯
JP2009049234A (ja) Ｉｉｉ族窒化物半導体の製造方法及びｉｉｉ族窒化物半導体製造装置、ｉｉｉ族窒化物半導体発光素子の製造方法及びｉｉｉ族窒化物半導体発光素子、並びにランプ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: TOYODA GOSEI CO., LTD.

Free format text: FORMER OWNER: SHOWA DENKO K.K.

Effective date: 20130306

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20130306

Address after: Aichi

Patentee after: Toyoda Gosei Co., Ltd.

Address before: Tokyo, Japan, Japan

Patentee before: Showa Denko K. K.