JP2010147497A - Iii族窒化物半導体の積層構造の製造方法及びiii族窒化物半導体発光素子の製造方法 - Google Patents
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Abstract
【課題】均一性の良好なバッファ層としての結晶層を得ることができ、その上にIII族窒化物半導体結晶構造を作製する際、良好な結晶性の膜を得ることが出来るIII族窒化物半導体の積層構造の製造方法を提供する。
【解決手段】サファイア基板9上に、スパッタ法によってIII族窒化物よりなる第1の層8を成膜し、該第1の層8の上に、MOCVD法によってIII族窒化物からなる第2の層7を成膜する際に、第1の層8を、スパッタ装置のチャンバの到達真空度が3.5×10−5Pa以下の条件で成膜する。
【選択図】図1
【解決手段】サファイア基板9上に、スパッタ法によってIII族窒化物よりなる第1の層8を成膜し、該第1の層8の上に、MOCVD法によってIII族窒化物からなる第2の層7を成膜する際に、第1の層8を、スパッタ装置のチャンバの到達真空度が3.5×10−5Pa以下の条件で成膜する。
【選択図】図1
Description
本発明は、発光ダイオード(LED)、レーザダイオード(LD)、電子デバイス等の作製に用いられる結晶性の良好なIII族窒化物半導体(以下、必要に応じてIII族窒化物半導体をInGaAlNで表す)の製造方法に関し、特に結晶性の良好なIII族窒化物半導体結晶をサファイア基板上にエピタキシャル成長させるために好適な技術に関する。
III族窒化物半導体は、可視光から紫外光領域に相当するエネルギーの直接遷移型のバンドギャップを持ち、高効率な発光が可能であるため、LEDやLDとしての製品化が成されている。また、電子デバイスとしても従来のIII−V族化合物半導体では得られない特性が得られるポテンシャルを持っている。
III−V族化合物半導体の単結晶ウェーハはいまだ市販されておらず、異なる材料の単結晶ウェーハ上に結晶を成長させる方法が一般的である。このような異種基板と、その上にエピタキシャル成長させるIII族窒化物半導体結晶の間には大きな格子不整合が存在する。例えば、サファイア(Al2O3)と窒化ガリウム(GaN)の間には16%、SiCと窒化ガリウムの間には6%の格子不整合が存在する。一般にこのような大きな格子不整合の存在する場合には、基板上に結晶を直接エピタキシャル成長させることが困難であり、成長させても結晶性の良好な結晶は得られない。そこで、有機金属化学気相成長(MOCVD)法によりサファイア単結晶基板やSiC単結晶基板の上にIII族窒化物半導体結晶をエピタキシャル成長する場合、以下の特許文献1あるいは特許文献2に示されているように、窒化アルミニウム(AlN)やAlGaNで構成される低温バッファ層と呼ばれる層を基板の上にまず堆積し、その上に高温でIII族窒化物半導体結晶をエピタキシャル成長させる方法が一般に行われてきた。
一方、前記のバッファ層をMOCVD以外の方法で成膜する技術に関しても、いくつか報告がある。たとえば、以下の特許文献3には高周波スパッタで成膜したバッファ層上に、MOCVDで同じ組成の結晶を成長させる技術が記載されている。しかし、以下の特許文献4、特許文献5のなかで、この文献に記載されている技術だけでは安定して良好な結晶を得ることができない旨が記載されている。安定して良好な結晶を得るために、以下の特許文献4ではバッファ層成長後にアンモニアと水素からなる混合ガス中でアニールすることが、以下の特許文献5ではバッファ層を400℃以上の温度でDCスパッタにより成膜することが重要であるとされている。
しかしながら前記先行技術では、どのような成膜条件のチャンバを用いて第1の層であるバッファ層を成膜することが望ましいかの記載は見られない。実際、本発明者らがIII族窒化物半導体結晶の製造方法について鋭意研究を行った結果によると、前記登録特許に係る特許文献に記載されている条件だけでは、安定して良好な結晶であるIII族窒化物半導体結晶を得ることができず、良好な結晶構造のIII族窒化物半導体結晶を得るためには、成膜時のチャンバの到達真空度が重要な因子であることが判明した。
本発明は、前記の事情に鑑みてなされたもので、以下の目的を達成しようとするものである。
本発明の目的は、均一性の良好な結晶層を短時間で得ることができる技術であるスパッタ法により成膜したバッファ層を用い、その上にIII族窒化物半導体結晶構造を作製する際に、安定して良好な結晶性の膜を得ることにある。
本発明の目的は、均一性の良好な結晶層を短時間で得ることができる技術であるスパッタ法により成膜したバッファ層を用い、その上にIII族窒化物半導体結晶構造を作製する際に、安定して良好な結晶性の膜を得ることにある。
本発明は以下の手段を提供する。すなわち、
(1) 本発明のIII族窒化物半導体の積層構造の製造方法は、サファイア基板上に、スパッタ法によってIII族窒化物よりなる第1の層を成膜し、該第1の層の上に、MOCVD法によってIII族窒化物からなる第2の層を成膜するIII族窒化物半導体の積層構造の製造方法において、前記第1の層を、スパッタ装置のチャンバの到達真空度が3.5×10−5Pa以下の条件で成膜することを特徴とする。
(2) 本発明のIII族窒化物半導体の積層構造の製造方法は、前記第1の層がAlNであり、前記第2の層がGaNであることを特徴とする。
(3) 本発明のIII族窒化物半導体発光素子の製造方法は、上記(1)又は(2)に記載の方法で成膜した第2の層の上に、MOCVD法によって半導体発光素子用のエピタキシャル構造を積層することを特徴とする。
(1) 本発明のIII族窒化物半導体の積層構造の製造方法は、サファイア基板上に、スパッタ法によってIII族窒化物よりなる第1の層を成膜し、該第1の層の上に、MOCVD法によってIII族窒化物からなる第2の層を成膜するIII族窒化物半導体の積層構造の製造方法において、前記第1の層を、スパッタ装置のチャンバの到達真空度が3.5×10−5Pa以下の条件で成膜することを特徴とする。
(2) 本発明のIII族窒化物半導体の積層構造の製造方法は、前記第1の層がAlNであり、前記第2の層がGaNであることを特徴とする。
(3) 本発明のIII族窒化物半導体発光素子の製造方法は、上記(1)又は(2)に記載の方法で成膜した第2の層の上に、MOCVD法によって半導体発光素子用のエピタキシャル構造を積層することを特徴とする。
本発明のIII族窒化物半導体の積層構造の製造方法によれば、III族窒化物の第1の層と第2の層を備えた積層構造を製造する際、第1の層を到達真空度、1.0×10−3Pa以下のチャンバで形成するので、半導体特性に有害となる水分と酸素分を一般的な減圧状態のチャンバで製造する場合よりも削減でき、結果としてIII族窒化物の第1の層あるいは第2の層の結晶性が向上する。また、これに伴い、III族窒化物の第1の層あるいは第2の層を備えた積層構造が本来具備する優れた半導体特性を得ることが可能となる。
前述の到達真空度により第1の層あるいは第2の層に含まれる酸素分と水分を極めて微量の範囲、例えば、H2O分圧を2.5×10−4Pa以下の範囲とするか、O2分圧を2.0×10−5Pa以下の範囲とすることにより、第1の層は結晶性の良好な柱状晶として成長し、その上に生成される第2の層の膜質も良好とされるので、III族窒化物の第1の層と第2の層を備えた積層構造が本来具備する優れた半導体特性を得ることができる。
更に、成膜時のチャンバの到達真空度を更に向上させると酸素分と水分を更に削減できるので、特性の良好なIII族窒化物半導体の積層構造が得られる。
以上の製造方法によって得られるIII族窒化物半導体の積層構造に、さらに、多重量子井戸構造と正電極と負電極を設けることで半導体発光素子を構成した場合には、III族窒化物の第1の層と第2の層を備えた積層構造と多重量子井戸構造が具備する発光特性において優れたものが得られる。
前述の到達真空度により第1の層あるいは第2の層に含まれる酸素分と水分を極めて微量の範囲、例えば、H2O分圧を2.5×10−4Pa以下の範囲とするか、O2分圧を2.0×10−5Pa以下の範囲とすることにより、第1の層は結晶性の良好な柱状晶として成長し、その上に生成される第2の層の膜質も良好とされるので、III族窒化物の第1の層と第2の層を備えた積層構造が本来具備する優れた半導体特性を得ることができる。
更に、成膜時のチャンバの到達真空度を更に向上させると酸素分と水分を更に削減できるので、特性の良好なIII族窒化物半導体の積層構造が得られる。
以上の製造方法によって得られるIII族窒化物半導体の積層構造に、さらに、多重量子井戸構造と正電極と負電極を設けることで半導体発光素子を構成した場合には、III族窒化物の第1の層と第2の層を備えた積層構造と多重量子井戸構造が具備する発光特性において優れたものが得られる。
以下に本願発明について実施形態を基に説明するが、本願発明が以下の実施の形態により制限されるものではない。
図1は、本発明に係るIII族窒化物半導体の積層構造の製造方法によって得られる一例として、III族窒化物半導体の積層構造の断面構造を示すものである。
この形態の積層構造Aは、サファイア基板9の上に、柱状結晶の集合体としての膜構造を有するIII族窒化物としてのAlNなどからなる第1の層(バッファ層)8と、その上に積層されたIII族窒化物としてのGaNなどからなる第2の層(n型半導体層)7と、その上に積層されているGeなどの原子ドープ型のIII族窒化物としてのGaNなどからなるドープ型III族窒化物層(n型半導体層)6と、クラッド層5と、該クラッド層5上に障壁層3と井戸層4とを交互に積層形成した多重量子井戸層20と、その上に積層された拡散防止層2と、III族窒化物としてのP型半導体層1とを主体とした構造とされている。
図1は、本発明に係るIII族窒化物半導体の積層構造の製造方法によって得られる一例として、III族窒化物半導体の積層構造の断面構造を示すものである。
この形態の積層構造Aは、サファイア基板9の上に、柱状結晶の集合体としての膜構造を有するIII族窒化物としてのAlNなどからなる第1の層(バッファ層)8と、その上に積層されたIII族窒化物としてのGaNなどからなる第2の層(n型半導体層)7と、その上に積層されているGeなどの原子ドープ型のIII族窒化物としてのGaNなどからなるドープ型III族窒化物層(n型半導体層)6と、クラッド層5と、該クラッド層5上に障壁層3と井戸層4とを交互に積層形成した多重量子井戸層20と、その上に積層された拡散防止層2と、III族窒化物としてのP型半導体層1とを主体とした構造とされている。
図1に示す積層構造Aは、例えば、図2と図3に示す構造のIII族窒化物半導体発光素子(以下、半導体発光素子あるいは発光素子と略称することがある)に応用される。この形態の半導体発光素子Bは、基本的に図1に示す積層構造Aを具備し、P型半導体層1の上に透光性の正極13が形成され、その上に正極ボンディングパッド12が設けられ、n型半導体層6の一部を露出させた部分に負極ボンディングパッド10が形成された素子構造とされている。
これらの積層構造Aと半導体発光素子Bを例にとって、以下に本発明を更に詳しく説明する。
これらの積層構造Aと半導体発光素子Bを例にとって、以下に本発明を更に詳しく説明する。
本発明の開示する技術とは、サファイア基板9へのIII族窒化物半導体結晶のエピタキシャル成長において、スパッタ法によって成膜した第1の層8をバッファ層として結晶成長をさせるに際し、少なくとも第1の層8を、到達真空度1.0×10−3Pa以下とした、図示略のスパッタ装置のチャンバを用いて成膜することである。このチャンバ内の到達真空度において、更に望ましくは到達真空度3.5×10−5Pa以下であり、最も望ましいのは到達真空度6.0×10−6Pa以下である。本発明において到達真空度は低ければ低いほど良いが、現在の成膜装置関連の技術を用いて得ることが可能な1×10−9Pa以下のような極めて高真空度の到達真空度を達成することは非常に時間と手間を要するし、そのレベルまで真空度を高めても成膜されるバッファ層の結晶性に大きな違いは生じ難いと思われるため、1×10−9Pa以下までの高真空度とする必要はないと考えられる。このため、到達真空度を1.0×10−3Pa以下とするか、好ましくは到達真空度3.5×10−5Pa以下とするか、より好ましくは到達真空度6.0×10−6Pa以下とする。到達真空度の悪いチャンバを用いて成膜すると、成膜した第1の層の結晶性の向上が図れない。この種のIII族窒化物半導体結晶のエピタキシャル成長において、結晶性はX線ロッキングカーブの半値幅などで議論することが一般的であるが、到達真空度の悪いチャンバを用いて成膜した場合には、X線ロッキングカーブの測定を行ってもピークが現れないことがある。
到達真空度の悪いチャンバにおいて、成膜した第1の層8の結晶性を低下させる要因となるのは、残留ガスの大部分を占める水分および酸素である。これらは、成膜のためにチャンバ内に発生させたプラズマにより活性化される。一般に、III族窒化物半導体結晶を構成するIII族金属は安定な酸化物を形成する。そのため、窒化物結晶中に酸素原子が不純物として微量でも取り込まれると、あるいは酸化物結晶の偏析が生じると、窒化物半導体の結晶性の低下を引き起こす。
到達真空度の悪いチャンバにおいて、成膜した第1の層8の結晶性を低下させる要因となるのは、残留ガスの大部分を占める水分および酸素である。これらは、成膜のためにチャンバ内に発生させたプラズマにより活性化される。一般に、III族窒化物半導体結晶を構成するIII族金属は安定な酸化物を形成する。そのため、窒化物結晶中に酸素原子が不純物として微量でも取り込まれると、あるいは酸化物結晶の偏析が生じると、窒化物半導体の結晶性の低下を引き起こす。
チャンバにおける到達真空度を上げるための要因は、1つには部材の接合部からのリークの防止であり、もう1つには、チャンバ内壁に付着した有機物、水分、酸素などの分子の脱離防止である。
更に、チャンバの到達真空度を上げるためには、ポンプの選択が重要である。オイルポンプを用いるよりは、ドライポンプを用いたほうが良く、特にクライオポンプ、分子ターボポンプなどを用いることが好適である。
チャンバにおける到達真空度を良好にするための方法としては、前述の様にチャンバのリークを無くすることである。そのためには、チャンバの設計の段階で形状を工夫したり、シール材を工夫したり、組上げ時の締め付け方法を工夫したりすれば良い。特に、第1の層の成膜時に基板温度を上昇させる必要がある場合、シール材として有機物や樹脂製のOリングを用いるよりは、メタルシールや溶接とする必要がある。
また、一度チャンバを空気中に開放してしまうと、空気中の水分や酸素を内壁に吸着させてしまうので、これを除去するための工程を実施する必要がある。たとえば、長時間の真空引きや、サイクルパージ、ヒータを用いての昇温、などが用いられる。また、スパッタ装置の場合、プラズマを立てることで炉内の昇温を図る事ができ、スパッタされた金属の粒子も内壁に付着した分子を除去するのに役立つ。つまり、スパッタチャンバにおいてダミー成膜を行うことでも、到達真空度を向上させることが可能である。
更に、チャンバの到達真空度を上げるためには、ポンプの選択が重要である。オイルポンプを用いるよりは、ドライポンプを用いたほうが良く、特にクライオポンプ、分子ターボポンプなどを用いることが好適である。
チャンバにおける到達真空度を良好にするための方法としては、前述の様にチャンバのリークを無くすることである。そのためには、チャンバの設計の段階で形状を工夫したり、シール材を工夫したり、組上げ時の締め付け方法を工夫したりすれば良い。特に、第1の層の成膜時に基板温度を上昇させる必要がある場合、シール材として有機物や樹脂製のOリングを用いるよりは、メタルシールや溶接とする必要がある。
また、一度チャンバを空気中に開放してしまうと、空気中の水分や酸素を内壁に吸着させてしまうので、これを除去するための工程を実施する必要がある。たとえば、長時間の真空引きや、サイクルパージ、ヒータを用いての昇温、などが用いられる。また、スパッタ装置の場合、プラズマを立てることで炉内の昇温を図る事ができ、スパッタされた金属の粒子も内壁に付着した分子を除去するのに役立つ。つまり、スパッタチャンバにおいてダミー成膜を行うことでも、到達真空度を向上させることが可能である。
チャンバ内の到達真空度を測るための手段の一つとして、チャンバから排出される気体中に含有される水分や酸素分を管理する方法がある。例えば、排気系の後段に四重極マススペクトロメータを設置し、これによりチャンバ内に残った水分、酸素分を知ることができる。チャンバ内のH2O分圧としては、2.5×10−4Pa以下である必要がある。O2分圧としては、2.0×10−5Pa以下である必要がある。
第1の層8の成膜に用いるスパッタ装置としては、RFスパッタ装置であることが望ましい。DCスパッタ装置ではターゲット表面のチャージアップを招き、成膜速度が安定しない可能性が高い。
スパッタ法では磁場内にプラズマを閉じ込めることによって効率を上げるのが一般的に実用されており、チャージアップを回避する方法として、マグネットの位置をターゲット内で移動させることが望ましい。具体的な運動の方法は装置により選択することができ、揺動させたり、回転運動させたりすることができる。
スパッタ法では磁場内にプラズマを閉じ込めることによって効率を上げるのが一般的に実用されており、チャージアップを回避する方法として、マグネットの位置をターゲット内で移動させることが望ましい。具体的な運動の方法は装置により選択することができ、揺動させたり、回転運動させたりすることができる。
また、スパッタを用いて第1の層8を成膜する場合、重要なパラメータは、基板温度以外では、チャンバ内の圧力や窒素分圧である。チャンバ内の圧力は、0.3Pa以上であることが望ましい。これ以下の圧力では、窒素の存在量が小さく、スパッタされた金属が窒化物とならずに付着する。圧力の上限は特に定めるものではないが、プラズマを発生させることができる程度の低圧が必要なことは言うまでもない。窒素とArの流量に対する窒素流量の比は、N2が20%以上80%以下であることが望ましい。これ以下の流量比では、スパッタ金属が金属のまま付着するし、これ以上の流量比ではArの量が少なくスパッタレートが低下する。特に望ましくは、25%以上50%以下の分圧である。
第1の層8を成膜する場合の成膜レートは、0.01nm/sから10nm/sの範囲とすることが望ましい。これ以上の成膜レートでは膜が結晶体とならずに非晶質となる。この範囲以下の成膜レートでは、第1の層8を構成するべき膜は層とならずに島状に成長してしまい、サファイア基板9の全表面を覆うことができない。
第1の層8を成膜する場合の成膜レートは、0.01nm/sから10nm/sの範囲とすることが望ましい。これ以上の成膜レートでは膜が結晶体とならずに非晶質となる。この範囲以下の成膜レートでは、第1の層8を構成するべき膜は層とならずに島状に成長してしまい、サファイア基板9の全表面を覆うことができない。
本発明で用いるサファイア基板9は、湿式の前処理を行うことが望ましい。例えばシリコン基板に対しては、よく知られたRCA洗浄方法などを行い、表面を水素終端させておくことで安定したプロセスとなる。
一方、サファイア基板9をチャンバの中に導入後に、スパッタなどの方法を用いて前処理を行うことができる。具体的には、基板をArやN2のプラズマ中に曝す事によって基板表面を整えることができる。
例えば、ArガスやN2ガスなどのプラズマを基板表面に作用させることで、基板表面に付着した有機物や酸化物を除去することが可能である。この場合は基板とチャンバ間に電圧をかけることにより、プラズマ粒子を効率的に基板に作用させることができる。
一方、サファイア基板9をチャンバの中に導入後に、スパッタなどの方法を用いて前処理を行うことができる。具体的には、基板をArやN2のプラズマ中に曝す事によって基板表面を整えることができる。
例えば、ArガスやN2ガスなどのプラズマを基板表面に作用させることで、基板表面に付着した有機物や酸化物を除去することが可能である。この場合は基板とチャンバ間に電圧をかけることにより、プラズマ粒子を効率的に基板に作用させることができる。
また、基板11への前処理は、上述のような、イオン成分と、電荷を持たないラジカル成分とが混合された雰囲気で行なわれるプラズマ処理で行なうことが好ましい。
ここで、基板の表面から有機物や酸化物等のコンタミを除去する際、例えば、イオン成分等を単独で基板表面に供給した場合には、エネルギーが強すぎて基板表面にダメージを与えてしまい、基板上に成長させる結晶の品質を低下させてしまうという問題がある。
本発明においては、基板11への前処理を、上述のようなイオン成分とラジカル成分とが混合された雰囲気で行なわれるプラズマ処理を用いた方法とし、基板11に適度なエネルギーを持つ反応種を作用させることにより、基板11表面にダメージを与えずにコンタミ等の除去を行なうことが可能となる。このような効果が得られるメカニズムとしては、イオン成分の割合が少ないプラズマを用いることで基板表面に与えるダメージが抑制されることと、基板表面にプラズマを作用させることによって効果的にコンタミを除去できること等が考えられる。
ここで、基板の表面から有機物や酸化物等のコンタミを除去する際、例えば、イオン成分等を単独で基板表面に供給した場合には、エネルギーが強すぎて基板表面にダメージを与えてしまい、基板上に成長させる結晶の品質を低下させてしまうという問題がある。
本発明においては、基板11への前処理を、上述のようなイオン成分とラジカル成分とが混合された雰囲気で行なわれるプラズマ処理を用いた方法とし、基板11に適度なエネルギーを持つ反応種を作用させることにより、基板11表面にダメージを与えずにコンタミ等の除去を行なうことが可能となる。このような効果が得られるメカニズムとしては、イオン成分の割合が少ないプラズマを用いることで基板表面に与えるダメージが抑制されることと、基板表面にプラズマを作用させることによって効果的にコンタミを除去できること等が考えられる。
本発明者らの実験では、成膜時の基板温度は、300〜800℃の範囲であることが望ましいことが判明している。それ以下の温度では、バッファ層が基板全面を覆うことができず、基板面が露出することがある。これ以上の温度では金属原料のマイグレーションが活発となり過ぎ、第1の層8を成膜した場合に、バッファ層としての機能の点から不適な層となる虞がある。
基板上にIII族窒化物半導体結晶をエピタキシャル成長させるに際し、第1の層8を柱状結晶の集合体として形成することが必要である。柱状結晶からなるバッファ層としての第1の層8を基板上に形成して成膜した場合に、その上に成膜するIII族窒化物化合物半導体としての第2の層7は良好な結晶性を持つ結晶膜となる。
このような第1の層をなすIII族窒化物化合物の結晶は、六方晶系の結晶構造を持ち、成膜条件をコントロールすることにより、六角柱を基本とした集合組織からなる柱状結晶とすることができる。なお、ここで説明する柱状結晶とは、隣接する結晶粒との間に結晶粒界を形成して隔てられており、それ自体は縦断面形状として柱状になっている結晶のことをいう。
第1の層8は、バッファ機能の面から、柱状結晶構造であることが好ましい。上述したように、III族窒化物化合物の結晶は六方晶系の結晶を有し、六角柱を基本とした組織を形成する。III族窒化物化合物の結晶は、成膜等の条件を制御することにより、面内方向にも成長した結晶を成膜することが可能となる。このような柱状結晶構造を有する第1の層8をサファイア基板9上に成膜した場合、第1の層8のバッファ機能が有効に作用するため、その上に成膜されるIII族窒化物半導体の層は、良好な配向性及び結晶性を持つ結晶膜となる。
このような第1の層をなすIII族窒化物化合物の結晶は、六方晶系の結晶構造を持ち、成膜条件をコントロールすることにより、六角柱を基本とした集合組織からなる柱状結晶とすることができる。なお、ここで説明する柱状結晶とは、隣接する結晶粒との間に結晶粒界を形成して隔てられており、それ自体は縦断面形状として柱状になっている結晶のことをいう。
第1の層8は、バッファ機能の面から、柱状結晶構造であることが好ましい。上述したように、III族窒化物化合物の結晶は六方晶系の結晶を有し、六角柱を基本とした組織を形成する。III族窒化物化合物の結晶は、成膜等の条件を制御することにより、面内方向にも成長した結晶を成膜することが可能となる。このような柱状結晶構造を有する第1の層8をサファイア基板9上に成膜した場合、第1の層8のバッファ機能が有効に作用するため、その上に成膜されるIII族窒化物半導体の層は、良好な配向性及び結晶性を持つ結晶膜となる。
以上のような柱状結晶からなるバッファ層としての機能を有する第1の層8は、隙間なく基板上を覆っていることが望ましい。第1の層8が基板表面を部分的に覆っておらず、基板表面が一部分でも露出していると、第1の層8上に成膜した第2の層7と、基板上に直接成膜された第2の層7との間で結晶の格子定数が異なるため、均一な結晶とならない。結果として、第2の層7にヒロックやピットを生じてしまう。
このため、第1の層8は、基板表面の少なくとも60%を覆っている必要がある。更に望ましくは80%であり、基板表面の90%以上を覆っていることが最も望ましい。この範囲の中でも基板上において図2に示す素子構造を作り込む部分においては第1の層8が基板上面をほぼ完全に覆っていることが望ましい。
このため、第1の層8は、基板表面の少なくとも60%を覆っている必要がある。更に望ましくは80%であり、基板表面の90%以上を覆っていることが最も望ましい。この範囲の中でも基板上において図2に示す素子構造を作り込む部分においては第1の層8が基板上面をほぼ完全に覆っていることが望ましい。
第1の層8を良好な結晶性とするためには、柱状結晶の個々の結晶のグレインの幅(膜面方向の柱状晶の径)を適正に制御する必要がある。具体的には、柱状結晶の幅が、平均して0.1nmから100nmの間の値を取ることが望ましい。更に望ましくは、平均して1nmから70nmの間の値である。
第1の層8の柱状結晶のグレインの幅は、断面TEM観察などにより容易に測定することが可能である。
ここで、本発明で説明するグレインの幅とは、中間層が柱状グレインの集合体である場合は、結晶の界面と界面の距離のことをいう。一方、グレインが島状に点在する場合には、グレインの幅とは、結晶グレインが基板面に接する面の最も大きい、さし渡しの長さを言う。
第1の層8の柱状結晶のグレインの幅は、断面TEM観察などにより容易に測定することが可能である。
ここで、本発明で説明するグレインの幅とは、中間層が柱状グレインの集合体である場合は、結晶の界面と界面の距離のことをいう。一方、グレインが島状に点在する場合には、グレインの幅とは、結晶グレインが基板面に接する面の最も大きい、さし渡しの長さを言う。
また、第1の層8の膜厚は、10nmから500nmの範囲が望ましい。第1の層8がこれ以上薄いと充分にバッファ層としての機能を果たすことができず、これ以上厚くても機能には変化がないため、いたずらに処理時間を延ばすのみである。更に望ましくは第1の層の膜厚が、20nmから100nmの範囲である。
次に、到達真空度が1×10−3Paに達しないような悪い状態のチャンバを用いて第1の層の成膜を行った場合、第1の層8の結晶性が悪くなる。結晶性の良悪は、X線ロッキングカーブによって測定することが可能である。六回対称性を持つIII族窒化物化合物半導体の(0001)面の場合、X線ロッキングカーブの半値幅が、0.02度から1.0度の間であることが望ましい。更に望ましくは0.02度から0.5度であり、0.02度から0.1度であることが最も望ましい。なお、本願明細書において特に指定しない限り数値範囲指定は、上限と下限を含むものとするので、例えば0.02度から0.5度と記載した場合、0.02度以上、0.5度以下を意味する。
前記バッファ層としての第1の層8を構成する材料としては、一般式AlGaInNで表される、III族窒化物半導体であればどのような材料をも用いることができる。更に、V族としてAsやPを含んでも構わない。しかし、中でも、Alを含んだ組成とすることが望ましい。また、特に、GaAlNとすることが望ましく、Alの組成は50%以上であることが好適である。また、第1の層をAlNからなる組成とすることにより、効率的に柱状結晶集合体とすることができる。
金属原料をプラズマ化する成膜法を用いて、第1の層8として混晶を成膜したいときは、ターゲットとなる金属を初めから金属材料の混合物(必ずしも、合金を形成していなくても構わない)とする方法もあるし、異なる材料からなる2つのターゲットを用意して同時にスパッタする方法を取ることもできる。一般に、決まった組成の膜を成膜したければ混合材料のターゲットを用い、組成の異なる何種類かの膜を成膜したければ複数のターゲットをチャンバ内に設置する。
次に、第2の層7を構成する材料は、第1の層8の構成材料と同じである必要はない。
本発明者らの後述する実験の結果では、第2の層7の材料としてはGaを含むIII族窒化物が望ましかった。
また、第2の層7が、AlNからなる柱状結晶の集合体である第1の層8の結晶性をそのまま引き継がないように、マイグレーションによって転位をループ化させる必要があるが、このような材料として、上記Gaを含むGaN系化合物半導体が挙げられ、特に、AlGaN、又はGaNが好適である。
本発明者らの後述する実験の結果では、第2の層7の材料としてはGaを含むIII族窒化物が望ましかった。
また、第2の層7が、AlNからなる柱状結晶の集合体である第1の層8の結晶性をそのまま引き継がないように、マイグレーションによって転位をループ化させる必要があるが、このような材料として、上記Gaを含むGaN系化合物半導体が挙げられ、特に、AlGaN、又はGaNが好適である。
第2の層7は、必要に応じてドーパントをドープした構造とすることもできるし、ドープしない構造とすることもできる。導電性の基板を用いる場合には、第2の層7をドーピングして層構造を縦方向に電流が流れるようにすることで、図2に示す構造ではなく、素子構造(チップ)の両面に電極をつけた構造とすることが望ましい。絶縁性の基板を用いる場合には、チップの同じ面に電極が形成されたチップ構造を採ることになるので、基板直上の層はドープしない結晶とした方が、結晶性は良好である。
第2の層7を積層する手法は、特に限定されない。前記のような転位のループ化を生じさせることができる結晶成長手法であれば問題ない。特にMOCVD法やMBE法、VPE法は、一般にこのようなマイグレーションを生じることができるため、良好な結晶性の膜を成膜することができ、好適である。中でも、MOCVD法は、最も結晶性の良い膜を得ることができるので、広く用いられている手法である。
また、スパッタ法を用いて第2の層7を成膜することもできる。スパッタ法の場合は、MOCVD法やMBE法に比較して装置を簡便に作ることができる。
第2の層7を積層する手法は、特に限定されない。前記のような転位のループ化を生じさせることができる結晶成長手法であれば問題ない。特にMOCVD法やMBE法、VPE法は、一般にこのようなマイグレーションを生じることができるため、良好な結晶性の膜を成膜することができ、好適である。中でも、MOCVD法は、最も結晶性の良い膜を得ることができるので、広く用いられている手法である。
また、スパッタ法を用いて第2の層7を成膜することもできる。スパッタ法の場合は、MOCVD法やMBE法に比較して装置を簡便に作ることができる。
本発明では、前記第1の層8を成膜する際と同様に、第2の層7を成膜する際、この第2の層7の結晶性を良好にするためには、成膜装置のチャンバの到達真空度を1.0×10−3Pa以下とすることが好ましく、3.5×10−5Pa以下とすることがより好ましく、6.0×10−6Pa以下とすることが最も好ましい。
第2の層7を成膜するときの基板温度は、800℃以上であることが望ましい。基板温度が高いと、原子のマイグレーションを生じやすく、転位のループ化が容易に進行するからである。更に望ましくは1000℃以上である。
成膜は結晶の分解する温度よりも低温である必要があることは言うまでもなく、1500℃を超える範囲の温度は、第2の層7の成長温度としては適合しない。
成膜は結晶の分解する温度よりも低温である必要があることは言うまでもなく、1500℃を超える範囲の温度は、第2の層7の成長温度としては適合しない。
本発明技術を適用できる基板としては、サファイア基板9の他、一般にIII族窒化物化合物半導体結晶を成膜できる基板であれば、どのような材料も用いることが可能である。例えば、SiC、シリコン、酸化亜鉛、酸化マグネシウム、酸化マンガン、酸化ジルコニウム、酸化マンガン亜鉛鉄、酸化マグネシウムアルミニウム、ホウ化ジルコニウム、酸化ガリウム、酸化インジウム、酸化リチウムガリウム、酸化リチウムアルミニウム、酸化ネオジウムガリウム、酸化ランタンストロンチウムアルミニウムタンタル、酸化ストロンチウムチタン、酸化チタン、ハフニウム、タングステン、モリブデンなどである。
ここで、第1の層8の製造時にアンモニアを使用せず、第2の層7の製造時にアンモニアを使用する手法で成膜すると、高温でアンモニアに接触することで化学的な変性を引き起こすことが知られている酸化物基板や金属基板などに対して、第1の層8がコート層として作用することで化学的な変質を防ぐ効果があり、有効な成膜方法として利用できる。
第2の層7の上には、機能性を持つ結晶積層構造を積層することができる。
例えば、先に説明した図2に示す発光素子のための積層構造を形成する場合、Si、Ge、Snなどのn型ドーパントをドープしたn型導電性の層や、マグネシウムなどのp型ドーパントをドープしたp型導電性の層などがある。材料としても、発光層などにはInGaNが広く用いられており、クラッド層などにはAlGaNが用いられる。
例えば、先に説明した図2に示す発光素子のための積層構造を形成する場合、Si、Ge、Snなどのn型ドーパントをドープしたn型導電性の層や、マグネシウムなどのp型ドーパントをドープしたp型導電性の層などがある。材料としても、発光層などにはInGaNが広く用いられており、クラッド層などにはAlGaNが用いられる。
デバイスとしては、図2に示すような半導体発光素子のほか、レーザー素子、受光素子などの光電気変換素子、またはHBT、HEMTなどの電子デバイスなどに用いることができる。
特に発光素子の場合、本技術で製造した素子をパッケージしてランプとして使用することが可能である。
また蛍光体と組み合わせることにより、発光色を変える技術が知られており、これをなんら問題なく利用することが可能である。例えば、蛍光体を適正に選定することにより発光素子より長波長の発光を得ることができるし、発光素子自身の発光波長と蛍光体によって変換された波長とを混ぜることによって、白色のパッケージとすることもできる。
このように、本発明の開示する技術により、良好な結晶性を持つIII族窒化物半導体結晶を形成することができる。従って前記のIII族窒化物半導体結晶の上に、さらに機能を持たせたIII族窒化物半導体結晶層を形成することにより、発光ダイオードやレーザダイオード、或いは電子デバイス等の作製に用いられる積層構造を有するウェーハを作製することが出来る。
特に発光素子の場合、本技術で製造した素子をパッケージしてランプとして使用することが可能である。
また蛍光体と組み合わせることにより、発光色を変える技術が知られており、これをなんら問題なく利用することが可能である。例えば、蛍光体を適正に選定することにより発光素子より長波長の発光を得ることができるし、発光素子自身の発光波長と蛍光体によって変換された波長とを混ぜることによって、白色のパッケージとすることもできる。
このように、本発明の開示する技術により、良好な結晶性を持つIII族窒化物半導体結晶を形成することができる。従って前記のIII族窒化物半導体結晶の上に、さらに機能を持たせたIII族窒化物半導体結晶層を形成することにより、発光ダイオードやレーザダイオード、或いは電子デバイス等の作製に用いられる積層構造を有するウェーハを作製することが出来る。
次に、図4に示す如きパッケージとしたランプの構造について説明する。
例えば図4に示す例のように、2本のフレーム21、22の一方に半導体発光素子Bを樹脂などで接着し、正極ボンディングパッド12及び負極ボンディングパッド10を金等の材質からなるワイヤー23、24用いて、それぞれフレーム21、22に接合する。その後、透明樹脂で素子周辺にモールド部25を形成することにより、砲弾型のランプCを得ることができる。
図4に示す構造のランプCであるならば、先に記載の積層構造Aを備えた半導体発光素子Bを備えているので、バッファ層としての第1の層8が有効に作用してその上に形成される第2の層の結晶配向性が良好となる結果、ウェーハの表面に均一の素子を作り込む場合、ウェーハの全面において均一な発光特性を呈する半導体発光素子Bを得ることができる。
例えば図4に示す例のように、2本のフレーム21、22の一方に半導体発光素子Bを樹脂などで接着し、正極ボンディングパッド12及び負極ボンディングパッド10を金等の材質からなるワイヤー23、24用いて、それぞれフレーム21、22に接合する。その後、透明樹脂で素子周辺にモールド部25を形成することにより、砲弾型のランプCを得ることができる。
図4に示す構造のランプCであるならば、先に記載の積層構造Aを備えた半導体発光素子Bを備えているので、バッファ層としての第1の層8が有効に作用してその上に形成される第2の層の結晶配向性が良好となる結果、ウェーハの表面に均一の素子を作り込む場合、ウェーハの全面において均一な発光特性を呈する半導体発光素子Bを得ることができる。
以下、本発明を実施例に基づいて具体的に説明するが、本発明は以下に説明する実施例に限定されるものではない。
(実施例1)
本発明に係る製造方法によって得られるIII族窒化物化合物半導体結晶の積層構造を用いて半導体発光素子を製造した例について説明する。本実施例1では、c面サファイア基板上に、第1の層としてRFスパッタ法を用いてAlNの柱状結晶の集合体を形成し、その上に第2の層としてMOCVD法を用いてGaNの層を形成した。このGaN層の上に同じくMOCVD法を用いて発光素子構造を積層した。
本発明に係る製造方法によって得られるIII族窒化物化合物半導体結晶の積層構造を用いて半導体発光素子を製造した例について説明する。本実施例1では、c面サファイア基板上に、第1の層としてRFスパッタ法を用いてAlNの柱状結晶の集合体を形成し、その上に第2の層としてMOCVD法を用いてGaNの層を形成した。このGaN層の上に同じくMOCVD法を用いて発光素子構造を積層した。
まず、成膜を行うためのスパッタ装置に関しては、メンテナンスのために空気中に開放した後のものを使用した。使用するスパッタ装置は、高周波式の電源を持ち、ターゲット内でマグネットの位置を動かすことができる機構を持っている。
スパッタ装置のメンテナンス後、到達真空度は2.0×10−3Paであったが、Alターゲットを用いたダミー成膜を50ラン行った結果、到達真空度を2.0×10−5Paとすることができた。
スパッタ装置のメンテナンス後、到達真空度は2.0×10−3Paであったが、Alターゲットを用いたダミー成膜を50ラン行った結果、到達真空度を2.0×10−5Paとすることができた。
まず、片面のみをエピタキシャル成長に使用できる程度に鏡面研磨したサファイア基板を、特に湿式の前処理を行わずにスパッタ装置の中へ導入した。
はじめに、スパッタ装置内で基板を750℃まで加熱し、窒素ガスだけを15sccmの流量で導入した後、チャンバ内の圧力を0.08Paに保持して、基板側に50Wの高周波バイアスを印加し、窒素プラズマに晒すことで、基板表面を洗浄した。
はじめに、スパッタ装置内で基板を750℃まで加熱し、窒素ガスだけを15sccmの流量で導入した後、チャンバ内の圧力を0.08Paに保持して、基板側に50Wの高周波バイアスを印加し、窒素プラズマに晒すことで、基板表面を洗浄した。
続いて、アルゴンガスおよび窒素ガスを導入した後、基板温度を500℃まで低下させ、2000Wの高周波バイアスを金属Alターゲット側に印加し、炉内の圧力を0.5Paに保ち、アルゴンガスを15sccm、窒素ガスを5sccm流通させた条件(ガス全体に対する窒素の比は25%)で、サファイア基板上にAlN層を成膜した。成長レートは0.12nm/sであった。
ターゲット内のマグネットは、基板洗浄の際も成膜の際も、揺動させておいた。
予め測定した成膜速度に従って規定した時間の処理を行い、50nmのAlNを成膜した後、プラズマを立てるのを止め、基板温度を低下させた。
ターゲット内のマグネットは、基板洗浄の際も成膜の際も、揺動させておいた。
予め測定した成膜速度に従って規定した時間の処理を行い、50nmのAlNを成膜した後、プラズマを立てるのを止め、基板温度を低下させた。
続いて、スパッタ装置から取り出した基板をMOCVD炉に導入した。
導入後、GaN層を含む試料の作製は、MOCVD法を用いて以下の手順で行った。まず、サファイア基板を反応炉の中に導入した。サファイア基板は、窒素ガス置換されたグローブボックスの中で、加熱用のカーボン製のサセプタ上に載置した。
窒素ガスを流通した後、ヒータを作動させて基板温度を1150℃に昇温させた。1150℃で温度が安定したのを確認した後、アンモニアガス配管のバルブを開き、アンモニアガスの反応炉内への流通を開始した。続いてTMGaの蒸気を含む水素を反応炉内へ供給して、サファイア基板上に第2の層を構成するIII族窒化物半導体を付着させる工程を開始した。アンモニアの量はV/III比が6000となるように調節した。約1時間に渡って前記のGaN層の成長を行ったあと、TMGaの配管のバルブを切り替え、原料の反応炉への供給を終了して成長を停止した。GaN層の成長を終了した後、ヒータへの通電を停止して、基板の温度を室温まで降温した。
以上の工程により、サファイア基板上に、AlNの柱状結晶の集合体からなる第1の層を形成し、その上にアンドープで2μmの膜厚のGaN層を形成した試料を作製した。取り出した基板は無色透明のミラー状を呈した。
導入後、GaN層を含む試料の作製は、MOCVD法を用いて以下の手順で行った。まず、サファイア基板を反応炉の中に導入した。サファイア基板は、窒素ガス置換されたグローブボックスの中で、加熱用のカーボン製のサセプタ上に載置した。
窒素ガスを流通した後、ヒータを作動させて基板温度を1150℃に昇温させた。1150℃で温度が安定したのを確認した後、アンモニアガス配管のバルブを開き、アンモニアガスの反応炉内への流通を開始した。続いてTMGaの蒸気を含む水素を反応炉内へ供給して、サファイア基板上に第2の層を構成するIII族窒化物半導体を付着させる工程を開始した。アンモニアの量はV/III比が6000となるように調節した。約1時間に渡って前記のGaN層の成長を行ったあと、TMGaの配管のバルブを切り替え、原料の反応炉への供給を終了して成長を停止した。GaN層の成長を終了した後、ヒータへの通電を停止して、基板の温度を室温まで降温した。
以上の工程により、サファイア基板上に、AlNの柱状結晶の集合体からなる第1の層を形成し、その上にアンドープで2μmの膜厚のGaN層を形成した試料を作製した。取り出した基板は無色透明のミラー状を呈した。
次に、前記の方法で成長を行ったアンドープGaN層のX線ロッキングカーブ(XRC)測定を行った。測定には、Cuβ線X線発生源を光源として用いて、対称面である(0002)面と非対称面である(10−10)面で行った。一般的に、III族窒化物化合物半導体の場合、(0002)面のXRCスペクトル半値幅は結晶の平坦性(モザイシティ)の指標となり、(10−10)面のXRCスペクトル半値幅は転位密度(ツイスト)の指標となる。
この測定の結果、本発明の方法で作製したアンドープGaN層は、(0002)面の測定では半値幅0.18度、(10−10)面では半値幅0.3度を示した。
この測定の結果、本発明の方法で作製したアンドープGaN層は、(0002)面の測定では半値幅0.18度、(10−10)面では半値幅0.3度を示した。
本試料の断面を、透過型電子顕微鏡(TEM)で観察したところ、サファイア基板と窒化ガリウム層(GaN層)との界面に、基板面と略垂直方向に多数の粒界を持つAlN層が形成されていることを観察できた。このAlN層の膜厚は50nm程度であり、膜面方向での粒界と粒界の距離は5nmから50nmであった。このAlN層は、縦長の柱状結晶の集合体からなる層であると思われる。
(実施例2)
本実施例2では、本発明に係るIII窒化物半導体結晶の積層構造の製造方法を用いた、III族窒化物半導体発光素子の製造方法について説明する。
本実施例2では、前述の実施例1と同じ条件を用いて6μmに渡って製造したアンドープGaN結晶(第2の層)上に、Geをドーパントとしたn型コンタクト層を成膜するなどして、最終的に図1に示す半導体発光素子用のエピタキシャル層構造を有するエピタキシャルウェーハを作製した。つまりエピタキシャルウェーハは、c面を有するサファイア基板9上に、実施例1に記載したのと同じ成長方法によって柱状結晶の構造を有するAlN層(第1の層8)を形成したのち、基板側から順に、厚さ6μmのアンドープGaN層(第2の層7)と、1×1019cm−3の電子濃度を持つ厚さ2μmのGeドープGaN層(n型半導体層6)と、1×1018cm−3の電子濃度を持つ厚さ200ÅのIn0.1Ga0.9Nのクラッド層5と、GaN障壁層に始まりGaN障壁層に終わる、層厚を160Åとする6層のGaN障壁層3及び層厚を30Åとする5層のノンドープのIn0.2Ga0.8N井戸層4とからなる多重量子井戸構造20と、Mgをドープした厚さ50ÅのAl0.1Ga0.9Nの拡散防止層2と、Mgドープした膜厚0.2μmのAl0.02Ga0.98N層(p型半導体層1)とを積層した構造を有する。また、本実施例2で作製した半導体発光素子に電極を含めた構造の概略断面構造は図2に示す状態となり、平面は図3に示す如く状態となる。
本実施例2では、本発明に係るIII窒化物半導体結晶の積層構造の製造方法を用いた、III族窒化物半導体発光素子の製造方法について説明する。
本実施例2では、前述の実施例1と同じ条件を用いて6μmに渡って製造したアンドープGaN結晶(第2の層)上に、Geをドーパントとしたn型コンタクト層を成膜するなどして、最終的に図1に示す半導体発光素子用のエピタキシャル層構造を有するエピタキシャルウェーハを作製した。つまりエピタキシャルウェーハは、c面を有するサファイア基板9上に、実施例1に記載したのと同じ成長方法によって柱状結晶の構造を有するAlN層(第1の層8)を形成したのち、基板側から順に、厚さ6μmのアンドープGaN層(第2の層7)と、1×1019cm−3の電子濃度を持つ厚さ2μmのGeドープGaN層(n型半導体層6)と、1×1018cm−3の電子濃度を持つ厚さ200ÅのIn0.1Ga0.9Nのクラッド層5と、GaN障壁層に始まりGaN障壁層に終わる、層厚を160Åとする6層のGaN障壁層3及び層厚を30Åとする5層のノンドープのIn0.2Ga0.8N井戸層4とからなる多重量子井戸構造20と、Mgをドープした厚さ50ÅのAl0.1Ga0.9Nの拡散防止層2と、Mgドープした膜厚0.2μmのAl0.02Ga0.98N層(p型半導体層1)とを積層した構造を有する。また、本実施例2で作製した半導体発光素子に電極を含めた構造の概略断面構造は図2に示す状態となり、平面は図3に示す如く状態となる。
前記の半導体発光素子構造のエピタキシャル層を有するウェーハの作製は、MOCVD法を用いて以下の手順で行った。サファイア基板上に柱状結晶構造を有するAlNの第1の層8を形成するまでは、実施例1で記述したのと同じ手順を用いた。
その後の積層構造の積層も、同じMOCVD装置を用いて、第2の層7の成膜と同様にして行った。
以上のような手順により、半導体発光素子用のエピタキシャル層構造を有するエピタキシャルウェーハを作製した。ここでMgドープAl0.02Ga0.98N層はp型キャリアを活性化するためのアニール処理を行わなくてもp型を示した。
その後の積層構造の積層も、同じMOCVD装置を用いて、第2の層7の成膜と同様にして行った。
以上のような手順により、半導体発光素子用のエピタキシャル層構造を有するエピタキシャルウェーハを作製した。ここでMgドープAl0.02Ga0.98N層はp型キャリアを活性化するためのアニール処理を行わなくてもp型を示した。
次いで、前記のサファイア基板上にエピタキシャル層構造が積層されたエピタキシャルウェーハを用いて半導体発光素子の一種である発光ダイオードを作製した。
作製したウェーハについて、公知のフォトリソグラフィーによってMgドープAl0.02Ga0.98N層の表面上に、ITOからなる透光性電極(透明電極)13と、その上に順にチタン、アルミニウム、金を積層した構造を持つ正極(p電極)ボンディングパッド12を形成し、p側電極とした。更にその後ウェーハにドライエッチングを行い、GeドープGaN層のn側電極を形成する部分11を露出させ、露出した部分にNi、Al、Ti、Auの4層よりなる負極(n電極)10を作製した。これらの作業により、ウェーハ上に図2に示すような形状を持つ電極を作製した。
作製したウェーハについて、公知のフォトリソグラフィーによってMgドープAl0.02Ga0.98N層の表面上に、ITOからなる透光性電極(透明電極)13と、その上に順にチタン、アルミニウム、金を積層した構造を持つ正極(p電極)ボンディングパッド12を形成し、p側電極とした。更にその後ウェーハにドライエッチングを行い、GeドープGaN層のn側電極を形成する部分11を露出させ、露出した部分にNi、Al、Ti、Auの4層よりなる負極(n電極)10を作製した。これらの作業により、ウェーハ上に図2に示すような形状を持つ電極を作製した。
このようにしてp側およびn側の電極を形成したウェーハについて、サファイア基板の裏面を研削、研磨してミラー状の面とした。その後、該ウェーハを350μm角の正方形のチップに切断し、電極が上になるように、リードフレーム上に載置し、金線でリードフレームへ結線して発光素子とした。
前記のようにして作製した発光ダイオードのp側およびn側の電極間に順方向電流を流したところ、電流20mAにおける順方向電圧は3.0Vであった。また、p側の透光性電極を通して発光を観察したところ、発光波長は470nmであり、発光出力は15mWを示した。このような発光ダイオードの特性は、作製したウェーハのほぼ全面から作製された発光ダイオードについて、ばらつきなく得られた。
前記のようにして作製した発光ダイオードのp側およびn側の電極間に順方向電流を流したところ、電流20mAにおける順方向電圧は3.0Vであった。また、p側の透光性電極を通して発光を観察したところ、発光波長は470nmであり、発光出力は15mWを示した。このような発光ダイオードの特性は、作製したウェーハのほぼ全面から作製された発光ダイオードについて、ばらつきなく得られた。
(比較例1)
本比較例1では、c面サファイア基板上に、第1の層としてDCスパッタ法を用いてAlNの層を形成し、その上に第2の層としてMOCVD法を用いてGaNの層を形成した。第一の層を成膜したスパッタ装置は、到達真空度が2×10−3Pa程度のものを用いた。スパッタ時の基板温度は500℃とした。
そうしたところ、MOCVD法によるGaN層の成長後、反応装置から取り出したウェーハの表面はミラーであった。このウェーハを用いて、実施例2と同様の手順で発光ダイオード(LED)を作製した。作製した発光ダイオードのp側およびn側の電極間に順方向電流を流したところ、電流20mAにおける順方向電圧は3.0Vであった。また、p側の透光性電極を通して発光を観察したところ、発光波長は470nmであり、発光出力は9mW程度であった。
本比較例1では、c面サファイア基板上に、第1の層としてDCスパッタ法を用いてAlNの層を形成し、その上に第2の層としてMOCVD法を用いてGaNの層を形成した。第一の層を成膜したスパッタ装置は、到達真空度が2×10−3Pa程度のものを用いた。スパッタ時の基板温度は500℃とした。
そうしたところ、MOCVD法によるGaN層の成長後、反応装置から取り出したウェーハの表面はミラーであった。このウェーハを用いて、実施例2と同様の手順で発光ダイオード(LED)を作製した。作製した発光ダイオードのp側およびn側の電極間に順方向電流を流したところ、電流20mAにおける順方向電圧は3.0Vであった。また、p側の透光性電極を通して発光を観察したところ、発光波長は470nmであり、発光出力は9mW程度であった。
次に、前記の方法で成長を行ったアンドープGaN層のX線ロッキングカーブ(XRC)測定を行った。測定には、Cuβ線X線発生源を光源として用いて、対称面である(0002)面と非対称面である(10−10)面で行った。この測定の結果、本発明の方法で作製したアンドープGaN層は、(0002)面の測定では半値幅0.45度、(10−10)面では半値幅0.6度を示した。
(実施例3)
本実施例3では、実施例1,2で第1の層を成膜したのと同じ形式のRFスパッタ装置を用いて第1の層を成膜した。スパッタ装置のチャンバは、メンテナンスを行なうために大気開放した後、ダミー成膜を30回行うことで到達真空度を1×10−4Paとした。
このスパッタ装置を使用して、c面サファイア基板上に、第1の層としてRFスパッタ法を用いてAlNの層を形成し、その上に第2の層としてMOCVD法を用いてGaNの層を形成した。
第一の層の成膜時、スパッタ時の基板温度は500℃とし、第2の層の成膜時には基板温度を950℃とした。
その後、Geドープコンタクト層以降の構造をMOCVD法によって成膜した。
本実施例3では、実施例1,2で第1の層を成膜したのと同じ形式のRFスパッタ装置を用いて第1の層を成膜した。スパッタ装置のチャンバは、メンテナンスを行なうために大気開放した後、ダミー成膜を30回行うことで到達真空度を1×10−4Paとした。
このスパッタ装置を使用して、c面サファイア基板上に、第1の層としてRFスパッタ法を用いてAlNの層を形成し、その上に第2の層としてMOCVD法を用いてGaNの層を形成した。
第一の層の成膜時、スパッタ時の基板温度は500℃とし、第2の層の成膜時には基板温度を950℃とした。
その後、Geドープコンタクト層以降の構造をMOCVD法によって成膜した。
MOCVD法による成長後、反応装置から取り出したウェーハの表面はミラーであった。このウェーハを用いて、実施例2と同様の手順でLEDを作製した。作製した発光ダイオードのp側およびn側の電極間に順方向電流を流したところ、電流20mAにおける順方向電圧は3.0Vであった。また、p側の透光性電極を通して発光を観察したところ、発光波長は460nmであり、発光出力は16mW程度であった。
次に、前記の方法で成長を行ったアンドープGaN層のX線ロッキングカーブ(XRC)測定を行った。測定には、Cuβ線X線発生源を光源として用いて、対称面である(0002)面と非対称面である(10−10)面で行った。この測定の結果、本発明の方法で作製したアンドープGaN層は、(0002)面の測定では半値幅0.23度、(10−10)面では半値幅0.40度を示した。
(実施例4)
先の実施例2において形成した積層構造を採用し、サファイア基板上に第1の層としてのAlN層を50nmの厚さで形成した場合、スパッタ法による成膜後のAlN層の(0002)ピーク半値幅の到達真空度依存性を図5に示す。
図5に示す如くスパッタ成膜時のチャンバの到達真空度を低下させてゆくと、AlN層の結晶構造と関連して、到達真空度1.0×10−3Paであると、X線(0002)ピークの半値幅が0.98度である値が、到達真空度5.0×10−4Paとなると、X線(0002)ピークの半値幅が0.64度となり、到達真空度1.0×10−4Paとなると、X線(0002)ピークの半値幅が0.42度となり、到達真空度3.5×10−5Paとなると、X線(0002)ピークの半値幅が0.16度となり、到達真空度2.0×10−5Paとなると、X線(0002)ピークの半値幅が0.15度となり、さらに、到達真空度6.0×10−6Paとなると、X線(0002)ピークの半値幅が0.12度となり、到達真空度が向上するに連れて、段階的に向上していることが明らかである。
以上の試験結果から、好ましい到達真空度は1.0×10−3Pa以下であるが、より好ましい到達真空度は3.5×10−5Pa以下であると推定できる。
先の実施例2において形成した積層構造を採用し、サファイア基板上に第1の層としてのAlN層を50nmの厚さで形成した場合、スパッタ法による成膜後のAlN層の(0002)ピーク半値幅の到達真空度依存性を図5に示す。
図5に示す如くスパッタ成膜時のチャンバの到達真空度を低下させてゆくと、AlN層の結晶構造と関連して、到達真空度1.0×10−3Paであると、X線(0002)ピークの半値幅が0.98度である値が、到達真空度5.0×10−4Paとなると、X線(0002)ピークの半値幅が0.64度となり、到達真空度1.0×10−4Paとなると、X線(0002)ピークの半値幅が0.42度となり、到達真空度3.5×10−5Paとなると、X線(0002)ピークの半値幅が0.16度となり、到達真空度2.0×10−5Paとなると、X線(0002)ピークの半値幅が0.15度となり、さらに、到達真空度6.0×10−6Paとなると、X線(0002)ピークの半値幅が0.12度となり、到達真空度が向上するに連れて、段階的に向上していることが明らかである。
以上の試験結果から、好ましい到達真空度は1.0×10−3Pa以下であるが、より好ましい到達真空度は3.5×10−5Pa以下であると推定できる。
(実施例5)
先の実施例2において形成した積層構造を採用し、サファイア基板上に図2に示す積層構造の半導体発光素子を形成した場合、スパッタ法によるAlN層成膜を適用し、その上にGaN層を積層して製造した半導体発光素子におけるGaN層の(0002)XRCピークの半値幅のスパッタ圧力依存性を図6に示す。
図6に示す如くスパッタ成膜時のチャンバの到達真空度を低下させてゆくと、半導体発光素子の構造から、GaN(0002)XRCピークの半値幅が成膜時の到達真空度として、到達真空度1.0×10−3Paであると、半値幅が0.30度である値が、到達真空度5.0×10−4Paとなると、半値幅が0.25度となり、到達真空度1.0×10−4Paとなると、半値幅が0.23度となり、到達真空度3.5×10−5Paとなると、半値幅が0.18度となり、到達真空度2.0×10−5Paとなると、半値幅が0.18度となり、さらに、到達真空度6.0×10−6Paとなると、半値幅が0.15度となり、到達真空度が向上するに連れて、段階的に向上していることが明らかである。
この試験においてもGaN(0002)XRCピークの半値幅は先のAlN層のX線(0002)ピークの半値幅と同様な傾向を示すので、好ましい到達真空度は1.0×10−3Pa以下であるが、より好ましい到達真空度は3.5×10−5Pa以下であると推定できる。
先の実施例2において形成した積層構造を採用し、サファイア基板上に図2に示す積層構造の半導体発光素子を形成した場合、スパッタ法によるAlN層成膜を適用し、その上にGaN層を積層して製造した半導体発光素子におけるGaN層の(0002)XRCピークの半値幅のスパッタ圧力依存性を図6に示す。
図6に示す如くスパッタ成膜時のチャンバの到達真空度を低下させてゆくと、半導体発光素子の構造から、GaN(0002)XRCピークの半値幅が成膜時の到達真空度として、到達真空度1.0×10−3Paであると、半値幅が0.30度である値が、到達真空度5.0×10−4Paとなると、半値幅が0.25度となり、到達真空度1.0×10−4Paとなると、半値幅が0.23度となり、到達真空度3.5×10−5Paとなると、半値幅が0.18度となり、到達真空度2.0×10−5Paとなると、半値幅が0.18度となり、さらに、到達真空度6.0×10−6Paとなると、半値幅が0.15度となり、到達真空度が向上するに連れて、段階的に向上していることが明らかである。
この試験においてもGaN(0002)XRCピークの半値幅は先のAlN層のX線(0002)ピークの半値幅と同様な傾向を示すので、好ましい到達真空度は1.0×10−3Pa以下であるが、より好ましい到達真空度は3.5×10−5Pa以下であると推定できる。
(実施例6)
実施例5と同等の試験条件にてGaN層の(10−10)XRCピークの半値幅のスパッタ圧力依存性を図7に示す。
図7に示す如くスパッタ成膜時のチャンバの到達真空度を低下させてゆくと、半導体発光素子の構造から、GaN(10−10)XRCピークの半値幅が成膜時の到達真空度として、到達真空度1.0×10−3Paであると、半値幅が0.53である値が、到達真空度5.0×10−4Paとなると、半値幅が0.45となり、到達真空度1.0×10−4Paとなると、半値幅が0.40度となり、到達真空度3.5×10−5Paとなると、半値幅が0.28度となり、到達真空度2.0×10−5Paとなると、半値幅が0.30度となり、さらに、到達真空度6.0×10−6Paとなると、半値幅が0.25度となり、到達真空度が向上するに連れて、段階的に向上していることが明らかである。
この試験においてもGaN(10−10)XRCピークの半値幅は先のAlN層のX線(0002)ピークの半値幅と同様な傾向を示すので、好ましい到達真空度は1.0×10−3Pa以下であるが、より好ましい到達真空度は3.5×10−5Pa以下であると推定できる。
実施例5と同等の試験条件にてGaN層の(10−10)XRCピークの半値幅のスパッタ圧力依存性を図7に示す。
図7に示す如くスパッタ成膜時のチャンバの到達真空度を低下させてゆくと、半導体発光素子の構造から、GaN(10−10)XRCピークの半値幅が成膜時の到達真空度として、到達真空度1.0×10−3Paであると、半値幅が0.53である値が、到達真空度5.0×10−4Paとなると、半値幅が0.45となり、到達真空度1.0×10−4Paとなると、半値幅が0.40度となり、到達真空度3.5×10−5Paとなると、半値幅が0.28度となり、到達真空度2.0×10−5Paとなると、半値幅が0.30度となり、さらに、到達真空度6.0×10−6Paとなると、半値幅が0.25度となり、到達真空度が向上するに連れて、段階的に向上していることが明らかである。
この試験においてもGaN(10−10)XRCピークの半値幅は先のAlN層のX線(0002)ピークの半値幅と同様な傾向を示すので、好ましい到達真空度は1.0×10−3Pa以下であるが、より好ましい到達真空度は3.5×10−5Pa以下であると推定できる。
(実施例7)
次に、前述の実施例4〜6において使用したスパッタ装置において、チャンバ内の到達真空度と水分含有量(H2O分圧)の相関関係を測定した結果を図8に、チャンバ内の到達真空度と酸素含有量(O2分圧)の相関関係を測定した結果を図9にそれぞれ示す。
図8と図9に示す如く到達真空度が高いほど、水分含有量、酸素含有量共に以下の表1に示す如く低下する傾向となる。
次に、前述の実施例4〜6において使用したスパッタ装置において、チャンバ内の到達真空度と水分含有量(H2O分圧)の相関関係を測定した結果を図8に、チャンバ内の到達真空度と酸素含有量(O2分圧)の相関関係を測定した結果を図9にそれぞれ示す。
図8と図9に示す如く到達真空度が高いほど、水分含有量、酸素含有量共に以下の表1に示す如く低下する傾向となる。
表1に示す結果の如く、到達真空度を1.0×10−3Pa以下とするならば、水分含有量として、2.5×10−4Pa、酸素含有量としてO2分圧2.0×10−5以下を確保することができる。また、先の試験結果に応じて、好ましい範囲である到達真空度1.0×10−4Pa以下とした場合には、水分含有量としてH2O分圧5.4×10−5Pa以下、酸素含有量としてO2分圧2.8×10−6Pa以下を確保できる。
A 積層構造、
B 半導体発光素子、
C ランプ、
1 n型半導体層、
2 n型半導体層、
3 障壁層、
4 井戸層、
5 AlInGaNのクラッド層
6 n型半導体層、
7 第2の層、
8 第1の層(バッファ層)、
9 基板、
10 負極ボンディングパッド(N電極)、
12 正極ボンディングパッド(P電極)、
13 透明電極(透光性電極)、
20 多重井戸構造、
B 半導体発光素子、
C ランプ、
1 n型半導体層、
2 n型半導体層、
3 障壁層、
4 井戸層、
5 AlInGaNのクラッド層
6 n型半導体層、
7 第2の層、
8 第1の層(バッファ層)、
9 基板、
10 負極ボンディングパッド(N電極)、
12 正極ボンディングパッド(P電極)、
13 透明電極(透光性電極)、
20 多重井戸構造、
Claims (3)
- サファイア基板上に、スパッタ法によってIII族窒化物よりなる第1の層を成膜し、該第1の層の上に、MOCVD法によってIII族窒化物からなる第2の層を成膜するIII族窒化物半導体の積層構造の製造方法において、
前記第1の層を、スパッタ装置のチャンバの到達真空度が3.5×10−5Pa以下の条件で成膜することを特徴とするIII族窒化物半導体の積層構造の製造方法。 - 前記第1の層がAlNであり、前記第2の層がGaNであることを特徴とする請求項1に記載のIII族窒化物半導体の積層構造の製造方法。
- 請求項1又は請求項2に記載の方法で成膜した第2の層の上に、MOCVD法によって半導体発光素子用のエピタキシャル構造を積層することを特徴とするIII族窒化物半導体発光素子の製造方法。
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6039819A (ja) * | 1983-08-12 | 1985-03-01 | Nippon Telegr & Teleph Corp <Ntt> | 化合物半導体薄膜の作製方法 |
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