CN101874306A - Ⅲ族氮化物半导体发光元件及其制造方法以及灯 - Google Patents

Ⅲ族氮化物半导体发光元件及其制造方法以及灯 Download PDF

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Abstract

本发明提供使用反应溅射法在基板上形成缓冲层，可在该缓冲层上生长结晶性良好的III族氮化物半导体的具有优异的发光特性的III族氮化物半导体发光元件及其制造方法以及灯，所述III族氮化物半导体发光元件是在由蓝宝石形成的基板(11)上层叠至少含有III族氮化物化合物的缓冲层(12)，并在该缓冲层(12)上顺次层叠n型半导体层(14)、发光层(15)和p型半导体层(16)而成，缓冲层(12)是采用反应溅射法形成的，缓冲层(12)含有氧，且缓冲层(12)中的氧浓度为1原子％以下。

Description

Ⅲ族氮化物半导体发光元件及其制造方法以及灯
技术领域
本发明涉及适用于发光二极管(LED)、激光二极管(LD)、电子器件等的、层叠由通式AlaGabIncN(0≤a≤1、0≤b≤1、0≤c≤1，a+b+c＝1)表示的III族氮化物半导体而构成的III族氮化物半导体发光元件及其制造方法以及灯。
本发明对于在2007年9月27日申请的日本专利申请2007-251478号要求优先权，在这里援引其内容。
背景技术
III族氮化物半导体具有相当于从可见光到紫外光区域的范围的能量的直接迁移型的带隙，发光效率优异，因此已被制品化来制成为发光二极管(LED)、激光二极管(LD)等的半导体发光元件，在各种用途中被使用。另外，即使是用于电子器件的情况下，III族氮化物半导体与使用了以往的III-V族化合物半导体的情况相比，也具有得到优异特性的优势。
这样的III族氮化物半导体，一般以三甲基镓、三甲基铝以及氨为原料，通过有机金属化学气相沉积方法(MOCVD)法来制造。MOCVD法是通过使载气中含有原料的蒸气从而将其输送到基板表面，在被加热了的基板的表面分解原料，来使晶体生长的方法。
以往，III族氮化物半导体的单晶晶片不市售，作为III族氮化物半导体，一般是在不同的材料的单晶晶片上使晶体生长来得到的方法。在这样的异种基板和在其上外延生长的III族氮化物半导体晶体之间存在大的晶格失配。例如，在蓝宝石(Al2O3)基板上使氮化镓(GaN)生长时，在两者之间存在16％的晶格失配，在SiC基板上使氮化镓生长时，在两者之间存在6％的晶格失配。一般地，在存在上述那样大的晶格失配存在的情况下，会难以在基板上使晶体直接外延生长，另外，即使是进行生长的情况下也存在不能得到结晶性良好的晶体的问题。
因此，曾提出以下方案并通常进行：利用有机金属化学气相沉积法(MOCVD)，在蓝宝石单晶基板或SiC单晶基板上使III族氮化物半导体晶体外延生长时，首先在基板上层叠由氮化铝(AlN)、氮化铝镓(AlGaN)形成的被称为低温缓冲层的层，在其上在高温下使III族氮化物半导体晶体外延生长(例如专利文献1、2)。
但是，在专利文献1和2所记载的方法中，由于基本上基板和在其上生长的III族氮化物半导体晶体之间没有晶格失配，因此成为在生长了的晶体的内部内包朝向表面延伸的被称为贯穿位错的位错的状态。因此，晶体发生畸变，如果不将结构适当化则不能得到充分的发光强度，并且存在生产率降低等问题。
另外，也提出了利用MOCVD以外的方法成膜出上述缓冲层的技术。例如，曾提出了在利用高频溅射法成膜出的缓冲层上，通过MOCVD使相同组成的晶体生长的方法(例如专利文献3)。但是，在专利文献3所记载的方法中，存在在基板上不能稳定地层叠良好的晶体的问题。
因此，为了稳定地得到良好的晶体，曾提出以下方法：在生长出缓冲层后，在由氨和氢组成的混合气体中进行退火的方法(例如专利文献4)；在400℃以上的温度下通过DC溅射成膜出缓冲层的方法(例如专利文献5)；等等。
另外，曾提出以下方法：在蓝宝石基板上，形成规定的氧组成比和氮组成比的氧氮化铝层，在该氧氮化铝层上形成由导入了p形杂质的氮化物半导体形成的缓冲层，进而在该缓冲层上形成氮化物半导体薄膜(例如专利文献6)。
专利文献1：日本专利第3026087号公报
专利文献2：日本特开平4-297023号公报
专利文献3：日本特公平5-86646号公报
专利文献4：日本专利第3440873号公报
专利文献5：日本专利第3700492号公报
专利文献6：日本特开2006-4970号公报
发明内容
使用如上述专利文献3～6所记载的溅射法在基板上形成缓冲层时，附着于溅射装置的室内壁的水分等的含氧物因溅射而从内壁排出，在基板上形成缓冲层时会不可避免地混入。因此，使用溅射法形成的缓冲层成为至少以一定以上、例如2％左右的范围含有氧的膜。
但是，本发明人等进行深入研究的结果，缓冲层中的氧浓度超过例如1％时，有时在该缓冲层上层叠的III族氮化物半导体的结晶性降低，由III族氮化物半导体形成的发光元件的发光特性降低。
本发明是鉴于上述问题而完成的，其目的在于提供具有优异的发光特性的III族氮化物半导体发光元件及其制造方法以及灯。
本发明涉及以下方案。
[1]一种III族氮化物半导体发光元件，是在由蓝宝石形成的基板上层叠有至少含有III族氮化物化合物的缓冲层，并在该缓冲层上顺次层叠有n型半导体层、发光层和p型半导体层的III族氮化物半导体发光元件，其特征在于，上述缓冲层是采用反应溅射法形成的，上述缓冲层含有氧，并且缓冲层中的氧浓度为1原子％以下。
[2]根据[1]所述的III族氮化物半导体发光元件，其特征在于，上述缓冲层采用利用等离子体使金属Al原料和含有氮元素的气体活化的反应溅射法形成，由AlN构成。
[3]根据[1]或[2]所述的III族氮化物半导体发光元件，其特征在于，上述缓冲层中的氧浓度为0.8原子％以下。
[4]根据[1]～[3]的任一项所述的III族氮化物半导体发光元件，其特征在于，上述缓冲层中含有的氧在上述缓冲层的膜内呈大致均匀的氧浓度分布。
[5]根据[1]～[4]的任一项所述的III族氮化物半导体发光元件，其特征在于，上述缓冲层的膜厚为10～500nm的范围。
[6]根据[1]～[5]的任一项所述的III族氮化物半导体发光元件，其特征在于，上述缓冲层的膜厚为20～100nm的范围。
[7]根据[1]～[7]的任一项所述的III族氮化物半导体发光元件，其特征在于，上述缓冲层以覆盖上述基板表面的至少90％的方式形成。
[8]一种III族氮化物半导体发光元件的制造方法，是在由蓝宝石形成的基板上层叠至少含有III族氮化物化合物的缓冲层，并在该缓冲层上顺次层叠n型半导体层、发光层和p型半导体层的III族氮化物半导体发光元件制造方法，其特征在于，采用反应溅射法形成上述缓冲层，并且，上述缓冲层含有氧且使缓冲层中的氧浓度为1原子％以下而形成。
[9]根据[8]所述的III族氮化物半导体发光元件的制造方法，其特征在于，采用利用等离子体使金属Al原料和含有氮元素的气体活化的反应溅射法，由AlN形成上述缓冲层。
[10]根据[8]或[9]所述的III族氮化物半导体发光元件的制造方法，其特征在于，使溅射装置的室内的到达真空度为1.5×10-5Pa以下的条件而形成上述缓冲层。
[11]根据[8]～[10]的任一项所述的III族氮化物半导体发光元件的制造方法，其特征在于，在上述溅射装置的室内进行虚放电(空放电；dummydischarge)之后，形成上述缓冲层。
[12]根据[8]～[11]的任一项所述的III族氮化物半导体发光元件的制造方法，其特征在于，采用使上述含有氮元素的气体在反应器内流通的反应溅射法成膜出上述缓冲层。
[13]根据[8]～[12]的任一项所述的III族氮化物半导体发光元件的制造方法，其特征在于，采用RF溅射法形成上述缓冲层。
[14]根据[8]～[13]的任一项所述的III族氮化物半导体发光元件的制造方法，其特征在于，使上述基板的温度为400～800℃的范围来形成上述缓冲层。
[15]一种III族氮化物半导体发光元件，是采用上述[8]～[14]的任一项所述的制造方法得到的。
[16]一种灯，其使用了上述[1]～[7]或[15]的任一项所述的III族氮化物半导体发光元件。
根据本发明的III族氮化物半导体发光元件，采用反应溅射法形成的缓冲层含有氧，且缓冲层中的氧浓度为1原子％以下，由此在缓冲层上层叠的III族氮化物半导体的结晶性提高，因此可得到具有优异的发光特性的III族氮化物半导体发光元件。
附图说明
图1是模式地说明本发明的III族氮化物半导体发光元件的一例的图，是表示叠层半导体的截面结构的概略图。
图2是模式地说明本发明的III族氮化物半导体发光元件的一例的图，是表示平面结构的概略图。
图3是模式地说明本发明的III族氮化物半导体发光元件的一例的图，是表示截面结构的概略图。
图4是模式地说明使用本发明的III族氮化物半导体发光元件构成的灯的概略图。
图5是模式地说明本发明的III族氮化物半导体发光元件的制造方法的一例的图，是表示在室内具有靶的溅射装置的结构的概略图。
图6A是对于本发明的III族氮化物半导体发光元件的实施例进行说明的图，图6A是表示缓冲层中的组成的曲线图。
图6B是对于本发明的III族氮化物半导体发光元件的实施例进行说明的图，图6B是表示缓冲层中的组成的曲线图。
图7A是对于本发明的III族氮化物半导体发光元件的制造方法的实施例进行说明的图，图7A是表示虚放电的次数和缓冲层中的氧浓度的关系的图。
图7B是对于本发明的III族氮化物半导体发光元件的制造方法的实施例进行说明的图，图7B是表示室内的到达真空度和缓冲层中的氧浓度的关系的图。
附图标记说明
1...III族氮化物半导体发光元件、10...叠层半导体、11...基板、11a...表面、12...缓冲层、14...n型半导体层、14a...基底层、15...发光层、16...p型半导体层(III族氮化物半导体)、16a...p型覆层、16b...p型接触层、3...灯、40...溅射装置、41...室
具体实施方式
以下对于本发明的III族氮化物半导体发光元件及其制造方法、灯的一个实施方式，适当参照图1～7进行说明。
[III族氮化物半导体发光元件]
本实施方式的III族氮化物半导体发光元件(以下有时简称为发光元件)1，是在由蓝宝石形成的基板11上，层叠有至少包含III族氮化物化合物的缓冲层12，并在该缓冲层12上顺次层叠有n型半导体层14、发光层15和p型半导体层16的体发光元件1，缓冲层12是采用反应溅射法形成的，缓冲层12含有氧，且缓冲层12中的氧浓度为1原子％以下。
<发光元件的叠层结构>
图1是用于说明本发明的III族氮化物半导体发光元件的一例的图，是表示在基板上形成有III族氮化物半导体的叠层半导体的一例的概略截面图。
图1所示的叠层半导体10，在基板11上层叠有含有III族氮化物化合物的缓冲层12，在该缓冲层12上形成有顺次层叠n型半导体层14、发光层15和p型半导体层16而成的半导体层20。本实施方式的缓冲层12，如上所述，是采用反应溅射法形成的层，氧浓度为1原子％以下。
并且，对于上述的叠层半导体10，如图2的平面图和图3的截面图所示的例子那样，在p型半导体层16上层叠有透光性正极17，在透光性正极17上形成有正极焊盘18，并且在n型半导体层14的n型接触层14b上形成的露出区域14d层叠有负极19，从而构成本发明的发光元件1。
以下，对于本实施方式的III族氮化物半导体发光元件的叠层结构进行详述。
“基板”
在本实施方式中，使用蓝宝石作为基板11的材料。
一般地，作为被层叠III族氮化物半导体晶体的基板的材料，可选择使用例如蓝宝石、SiC、硅、氧化锌、氧化镁、氧化锰、氧化锆、氧化锰锌铁、氧化镁铝、硼化锆、氧化镓、氧化铟、氧化锂镓、氧化锂铝、氧化钕镓、氧化镧锶铝钽、氧化锶钛、氧化钛、铪、钨、钼等的可在表面外延生长III族氮化物化合物半导体晶体的基板材料。其中，从可层叠结晶性良好的III族氮化物半导体的方面出发，优选：基板使用蓝宝石、SiC等的具有六方晶结构的材料，最优选使用蓝宝石。
另外，作为基板的大小，通常可使用直径2英寸左右的基板，但本发明的III族氮化物半导体，也可使用直径4～6英寸的基板。
另外，在使用不使用氨而形成缓冲层，且采用使用氨的方法成膜出构成后述的n型半导体层的基底层，由此已知在上述基板材料之中通过高温下接触氨而引起化学改性的氧化物基板、金属基板等的情况下，本实施方式的缓冲层作为涂层发挥作用，因此在防止基板的化学改质方面有效。另外，一般地，溅射法可抑制基板的温度使其较低，因此即使是使用由具有在高温下分解的性质的材料形成的基板的情况下，也不会给予基板11以损伤，能够在基板上成膜出各层。
“缓冲层”
本实施方式的叠层半导体10，在由蓝宝石形成的基板11上设置有采用反应溅射法形成的至少包含III族氮化物化合物的缓冲层12。缓冲层12可采用利用等离子体使金属Al原料和含有氮元素的气体活化的反应溅射法来形成。
如本实施方式那样的采用使用了已等离子体化的金属原料的方法成膜出的膜，有容易得到取向的作用。
形成这样的缓冲层的III族氮化物化合物的晶体，具有六方晶系的晶体结构，通过控制成膜条件，可形成为单晶膜。另外，III族氮化物化合物的晶体，通过控制上述成膜条件，可形成为由以六棱柱为基本的织构构成的柱状晶体。另外，所谓在这里说明的柱状晶体，是指在相邻的晶粒之间形成晶界从而隔开，其自身作为纵截面形状为柱状的晶体。
从缓冲功能方面出发，优选缓冲层12为单晶结构。如上述那样，III族氮化物化合物的晶体具有六方晶系的晶体，形成以六棱柱为基本的组织。III族氮化物化合物的晶体，通过控制成膜等的条件，可成膜出在面内方向也生长的晶体。在将具有这样的单晶结构的缓冲层12成膜于基板11上的情况下，缓冲层12的缓冲功能有效地作用，因此在其上成膜的III族氮化物半导体层成为具有良好的取向性和结晶性的晶体膜。
缓冲层12的膜厚优选为10～500nm的范围。通过使缓冲层12的膜厚在该范围，可得到具有良好的取向性，并且在缓冲层12上形成由III族氮化物半导体构成的各层时作为涂层有效地发挥功能的缓冲层12。
缓冲层12的膜厚小于10nm时，担心作为上述的涂层的功能不充分。另外，以超过500nm的膜厚形成缓冲层12时，尽管作为涂层的功能没有变化，但担心成膜处理时间变长，生产率降低。
另外，缓冲层12的膜厚更优选为20～100nm的范围。在本实施方式中，优选缓冲层12由AlN构成。
一般地，作为在基板上层叠的缓冲层，优选为含有Al的组成，只要是由通式AlGaInN表示的III族氮化物化合物，则任何的材料都能使用。进而，也可为含有作为V族的As和/或P的组成。其中，在使缓冲层为含有Al的组成时，优选为GaAlN，此时，Al的组成更优选为50％以上。另外，最优选缓冲层12为由AlN形成的构成。
另外，作为构成缓冲层12的材料，可使用具有与III族氮化物半导体相同的晶体结构的材料，但优选晶格的长度接近于构成后述的基底层的III族氮化物半导体的材料，特别优选周期表的IIIa族元素的氮化物。
缓冲层12优选含有氧、且缓冲层12中的氧浓度为1原子％以下。
缓冲层中的氧浓度超过1原子％时，膜中的氧变得过多，基板和缓冲层之间的晶格常数的匹配性降低，可推测作为缓冲层的功能降低。
如本实施方式那样，采用反应溅射法形成缓冲层的情况下，附着于溅射装置的室(参照图5的标记41)的内壁的水分等的含氧物，在溅射成膜处理时从室的内壁排到室内空间，在基板上成膜的缓冲层中混入氧。因此，使用溅射法形成的缓冲层，成为至少含有一定以上的氧的膜，但在用AlN构成缓冲层12的情况下，通过在上述范围(上限浓度：1原子％)内含有少量的氧，从而接近于由蓝宝石形成的基板的晶格常数，基板和缓冲层之间的晶格常数的匹配性提高，缓冲层的取向性提高。由此，可提高在缓冲层上形成的III族氮化物半导体的结晶性。在此，缓冲层12中含有的氧的量，如上述上限值所示那样低浓度即可，缓冲层12通过含有极少量的氧就可得到上述效果。
另外，缓冲层12中的氧浓度，以原子％计，更优选为0.8％以下。
在本实施方式中，通过将缓冲层12中含有的氧的浓度控制在上述范围，由AlN构成的缓冲层12和由蓝宝石形成的基板11的晶格匹配性提高，因此缓冲层12成为取向性优异的层。在这样的缓冲层12上形成的III族氮化物半导体成为结晶性优异的层，因此可实现发光特性优异的III族氮化物半导体发光元件。
在本实施方式中，优选缓冲层12的膜内的氧浓度分布为大致均匀。
通过在缓冲层12的膜内，氧没有偏差地均匀地分布，可更加提高如上述那样的与基板11的晶格匹配性。由此，可更进一步提高缓冲层12上的III族氮化物半导体的结晶性，进而可实现发光特性更优异的III族氮化物半导体发光元件。
“半导体层”
如图1所示，本实施方式的叠层半导体10，是在基板11上隔着如上述那样的缓冲层12层叠由含有III族氮化物系半导体的n型半导体层14、发光层15和p型半导体层16构成的半导体层20而成的。另外，图示例的叠层半导体10，在缓冲层12上层叠有n型半导体层14所具有的基底层14a。
作为III族氮化物半导体，已知多种的例如由通式AlXGaYInZN1-AMA(0≤X≤1、0≤Y≤1、0≤Z≤1，且X+Y+Z＝1。记号M表示与氮(N)不同的第V族元素，0≤A＜1。)表示的氮化镓系化合物半导体，在本发明中也可以没有任何限制地使用包含这些众所周知的氮化镓系化合物半导体在内的由通式AlXGaYInZN1-AMA(0≤X≤1、0≤Y≤1、0≤Z≤1，且X+Y+Z＝1。记号M表示与氮(N)不同的第V族元素，0≤A＜1。)表示的氮化镓系化合物半导体。
氮化镓系化合物半导体，除了Al、Ga和In以外还可含有其他的III族元素，根据需要也可含有Ge、Si、Mg、Ca、Zn、Be、P和As等的元素。进而，不限于有意添加的元素，有时也包含依存于成膜条件等而必然含有的杂质、以及原料、反应管材质中含有的微量杂质。
“n型半导体层”
n型半导体层14，通常层叠于上述缓冲层12上，由基底层14a、n型接触层14b和n型覆层14c构成。另外，n型接触层可兼作为基底层和/或n型覆层，但基底层也可兼作为n型接触层。
{基底层}
本实施方式的基底层14a由III族氮化物半导体形成，采用以往公知的MOCVD法在缓冲层12上层叠而成膜。
作为基底层14a的材料，不一定必须与在基板11上成膜出的缓冲层12相同，也可使用不同的材料，但优选由AlyGa1-yN层(0≤y≤1，优选0≤y≤0.5，进一步优选0≤y≤0.1)构成。
作为用于基底层14a的材料，可使用含有Ga的III族氮化物化合物、即GaN系化合物半导体，可特别优选地使用AlGaN或GaN。
另外，在作为由AlN构成的柱状晶体的集合体来形成上述缓冲层12的情况下，需要通过迁移使位错环化，以避免基底层14a原样地继承缓冲层12的结晶性。作为这样的材料，也可举出上述含有Ga的GaN系化合物半导体，特别优选AlGaN或GaN。
从可得到结晶性良好的基底层的方面出发，优选基底层14a的膜厚为0.1～8μm的范围，从可缩短成膜所需要的工序时间、提高生产率的方面出发，更优选为0.1～2μm的范围。
基底层14a，根据需要可以为在1×1017～1×1019个/cm3的范围内掺杂了n型杂质的构成，但也可为不掺杂(＜1×1017个/cm3)的构成，从可维持良好的结晶性的方面出发，优选不掺杂。
在基板11为导电性的情况下，通过在基底层14a中掺杂掺杂物而形成为导电性，可在发光元件的上下形成电极。另一方面，在基本11使用绝缘性材料的情况下，变为采取在发光元件的相同面设置有正极和负极的各电极的芯片结构，因此基底层14a为不掺杂的晶体会使结晶性变得良好因而优选。作为n型杂质，没有特别的限定，但可举出例如Si、Ge和Sn等，优选举出Si和Ge。
{n型接触层}
本实施方式的n型接触层14b，由III族氮化物半导体形成，可采用MOCVD法或溅射法在基底层14a上层叠而成膜。
作为n型接触层14b，与基底层14a同样地优选由AlxGa1-xN层(0≤x≤1，优选0≤x≤0.5，进一步优选0≤x≤0.1)构成。另外，优选掺杂有n型杂质，从维持与负极的良好的欧姆接触、抑制裂纹发生、维持良好的结晶性的方面出发，优选：以1×1017～1×1019个/cm3的浓度、优选以1×1018～1×1019个/cm3的浓度含有n型杂质。作为n型杂质没有特别的限定，但可举出例如Si、Ge和Sn等，优选是Si和Ge。生长温度与基底层同样。另外，如上述那样，n型接触层14b也可成为兼作为基底层的构成。
构成基底层14a和n型接触层14b的氮化镓系化合物半导体优选为同一组成，将它们的合计的膜厚设定为0.1～20μm，优选设定为0.5～15μm，进一步优选设定为1～12μm的范围。膜厚在该范围时，可良好地维持半导体的结晶性。
{n型覆层}
优选在上述n型接触层14b和后面详述的发光层15之间设置n型覆层14c。通过设置n型覆层14c，可改善产生于n型接触层14b的最表面的平坦性的恶化。n型覆层14c可使用MOCVD法等采用AlGaN、GaN、GaInN等成膜。另外，也可以制成为这些结构的异质结或多次层叠而成的超晶格结构。在为GaInN时，当然优选比发光层15的GaInN的带隙大。
n型覆层14c的膜厚，没有特别的限定，但优选为5～500nm的范围，更优选为5～100nm的范围。
另外，n型覆层14c的n型掺杂浓度优选为1×1017～1×1020个/cm3的范围，更优选为1×1018～1×1019个/cm3的范围。掺杂浓度为该范围时，从维持良好的结晶性和降低发光元件的工作电压方面考虑是优选的。
“p型半导体层”
p型半导体层16通常由p型覆层16a和p型接触层16b构成，使用MOCVD法或反应溅射法来成膜。另外，p型接触层也可以为兼作为p型覆层的构成。
本实施方式的p型半导体层16，添加用于将导电性控制为p型的p型杂质而成。作为p型杂质，没有特别的限定，但优选使用Mg，另外，也可同样地使用Zn。
另外，作为p型半导体层16整体的膜厚，没有特别的限定，但优选为0.05～1μm的范围。
{p型覆层}
作为p型覆层16a，为比后面叙述详细情况的发光层15的带隙能量大的组成，只要是可将载流子封入发光层则没有特别的限定，但优选举出AldGa1-dN(0＜d≤0.4，优选0.1≤d≤0.3)覆层。p型覆层16a由这样的AlGaN形成时，在向发光层封入载流子方面是优选的。
p型覆层16a的膜厚，没有特别的限定，但优选为1～400nm，更优选为5～100nm。
通过在p型覆层16a中添加p型杂质而得到的p型掺杂物浓度优选为1×1018～5×1021个/cm3的范围，更优选为1×1019～5×1020个/cm3。p型掺杂物浓度在该范围时，可不降低结晶性而得到良好的p型晶体。
{p型接触层}
作为p型接触层16b，是至少包含AleGa1-eN(0≤e＜0.5，优选0≤e≤0.2，更优选0≤e≤0.1)而成的氮化镓系化合物半导体层。当Al组成为上述范围时，在维持良好的结晶性和与p欧姆电极(参照后述的透光性电极17)的良好的欧姆接触的方面是优选的。
p型接触层16b的膜厚没有特别的限定，但优选为10～500nm，更优选为50～200nm。膜厚在该范围时，从发光输出功率的方面出发是优选的。
另外，通过在p型接触层16b中添加p型杂质得到的p型掺杂物浓度，在1×1018～1×1021个/cm3的范围时，从维持良好的欧姆接触、防止裂纹发生、维持良好的结晶性的方面出发是优选的，更优选在5×1019～5×1020个/cm3的范围。
“发光层”
发光层15，是层叠在n型半导体层14上，并且在其上层叠有p型半导体层16的层，可使用以往公知的MOCVD法等进行成膜。另外，发光层15如图1所示那样，是含有氮化镓系化合物半导体的势垒层15a和包含含有铟的氮化镓系化合物半导体的阱层15b交替地反复层叠而成，在图示例中，以在n型半导体层14侧和p型半导体层16侧配置势垒层15a的顺序层叠而形成。
作为势垒层15a，例如可适合地使用与包含含有铟的氮化镓系化合物半导体的阱层15b相比带隙能量大的AlcGa1-cN(0≤c＜0.3)等的氮化镓系化合物半导体。
另外，在阱层15b中，作为含有铟的氮化镓系化合物半导体，例如可使用Ga1-sInsN(0＜s＜0.4)等的氮化镓铟。
另外，作为发光层15整体的膜厚，没有特别的限定。例如，发光层15的膜厚优选为1～500nm的范围，更优选为100nm左右的膜厚。膜厚在上述范围时，有助于提高发光输出功率。
本实施方式的半导体层20，如上述那样，形成于至少含有氧，且其氧浓度按原子％计为1％以下的缓冲层12上，因此可成为结晶性优异的包含于III族氮化物半导体的层。因此，可实现发光特性优异的III族氮化物半导体发光元件。
“透光性正极”
透光性正极17，是在上述的叠层半导体10的p型半导体层16(p型接触层16b)上形成的透光性的电极。
作为透明性正极17的材质，没有特别的限定，可用该技术领域中熟知惯用的手段来设置ITO(In2O3-SnO2)、AZO(ZnO-Al2O3)、IZO(In2O3-ZnO)、GZO(ZnO-Ga2O3)等的材料。另外，其结构也可以没有任何限制地使用包括以往公知的结构在内的任何结构。
另外，透光性正极17既可以以覆盖掺杂有Mg的p型半导体层16上的大致全面的方式来形成，也可以隔开间隙地以格子状、树形状形成。
“正极焊盘和负极”
正极焊盘18，是在上述的透光性正极17上形成的电极。
作为正极焊盘18的材料，众所周知有使用了Au、Al、Ni和Cu等的各种结构，可以没有任何限制地使用这些众所周知的材料、结构的正极焊盘。
正极焊盘18的厚度，优选在100～1000nm的范围内。另外，在焊盘的特性上，其厚度厚时，接合能力增高，因此正极焊盘18的厚度更优选为300nm以上。进而，从制造成本的观点出发，优选为500nm以下。
在基板11上，顺次层叠有n型半导体层14、发光层15和p型半导体层16的半导体层中，以与n型半导体层14的n型接触层14b接触的方式形成负极19。
因此，在设置负极19时，通过除去p型半导体层16、发光层15和n型半导体层14的一部分，形成n型接触层14b的露出区域14d，在其上形成负极19。
作为负极19的材料，众所周知各种组成和结构的负极，可以没有任何限制地使用这些众所周知的负极，可以利用在该技术领域中熟知惯用的手段来设置。
根据以上说明的本实施方式的III族氮化物半导体发光元件1，通过使采用反应溅射法形成的缓冲层12中的氧浓度为1原子％以下，层叠于缓冲层12上的包含III族氮化物半导体的半导体层20的结晶性提高，因此可得到具有优异的发光特性的III族氮化物半导体发光元件。
[III族氮化物半导体发光元件的制造方法]
本实施方式的III族氮化物半导体发光元件的制造方法，是在由蓝宝石形成的基板11上，层叠至少含有III族氮化物化合物的缓冲层12，并在该缓冲层12上顺次层叠n型半导体层14、发光层15和p型半导体层16的方法，是采用反应溅射法形成缓冲层12，并且缓冲层12含有氧、且使缓冲层12中的氧浓度为1原子％以下而形成的方法。
在本实施方式的制造方法中，在基板11上使III族氮化物半导体的晶体外延生长，形成如图1所示的叠层半导体10时，在基板11上成膜出缓冲层12，在该缓冲层上形成半导体层20。本实施方式为下述方法：采用利用等离子体使金属Al原料和含有氮元素的气体活化的反应溅射法由AlN形成缓冲层12，并在该缓冲层上采用MOCVD法形成n型半导体层14的基底层14a后，采用溅射法形成n型接触层14b，在该n型接触层14b上采用MOCVD法形成n型覆层14c和发光层15的各层，然后，采用溅射法形成p型半导体层16。
并且，在本实施方式的制造方法中，如图2的平面图和图3的截面图例示的那样，在上述叠层半导体10的p型半导体层16上层叠透光性正极17，在该透光性正极17上形成正极焊盘18，并且在n型半导体层14的n型接触层14b上形成的露出区域14d层叠负极19。
以下对于本实施方式的III族氮化物半导体发光元件的制造方法进行详述。
“基板的预处理”
在本实施方式中，优选在向反应器中导入基板11之后、形成缓冲层12之前，使用溅射法等方法进行预处理。具体地说，可通过使基板11曝露在Ar、N2的等离子体中来整理表面。例如，可通过使Ar气体、N2气体等的等离子体作用于基板11表面的反溅射，来除去附着于基板11表面的有机物和氧化物。该情况下，如果在基板11和室之间施加电压，则等离子体粒子高效地作用于基板11。通过对基板11实施这样的预处理，可在基板11的表面11a全面成膜出缓冲层12，可提高在其上成膜的膜的结晶性。
另外，在通过如上所述的反溅射对基板11进行预处理前，更优选实施湿式的预处理。
另外，对基板11的预处理，优选通过上述的反溅射那样的在混合有离子成分和不具有电荷的自由基成分的气氛中进行的等离子体处理来进行。
在此，在从基板的表面除去污物等时，例如在将离子成分等单独地供给到基板表面的情况下，能量过强而会给予基板表面以损伤，存在降低在基板上生长的晶体的品质的问题。
在本实施方式中，作为对基板11的预处理，使用如上所述的在混合有离子成分和自由基成分的气氛中进行的等离子体处理，通过使具有适度能量的反应种作用于基板11，可不给予基板11表面以损伤并进行污物等的除去。作为可得到这样的效果的机理，可考虑是：通过使用离子成分比例少的等离子体，可抑制给予基板表面的损伤；通过使等离子体作用于基板表面，可有效地除去污物等。
“缓冲层的形成”
在本实施方式中，在基板11上采用反应溅射法形成缓冲层12，并且，缓冲层12含有氧，且使缓冲层12中的氧浓度为1原子％以下而形成。另外，在本例中采用下述方法：采用利用等离子体使金属Al原料和含有氮元素的气体活化的反应溅射法由AlN形成缓冲层12，采用以下详述的条件以及步骤形成。
“采用反应溅射法成膜”
对于基板11的表面实施上述预处理后，向溅射装置40(参照图5)的室41内导入氩气和含氮元素的气体，将基板11加温至500℃左右。然后，在基板11侧施加高频偏电压，并且在使用了作为III族金属原料的金属Al的Al靶侧施加电力(power)，使室41内产生等离子体，一边将室41内的压力保持为一定，一边在基板11上形成由AlN构成的缓冲层12。
作为在基板11上形成缓冲层12的方法，除了反应溅射法以外，还可举出例如MOCVD法、脉冲激光沉积(PLD)法、脉冲电子束沉积(PED)法等，可适当选择使用，但反应溅射法最简便，且也适于量产，因此为优选的方法。
(溅射装置)
在图5所示的例子的溅射装置40中，在金属靶47的下方(图5的下方)配置有磁铁42，该磁铁42通过省略图示的驱动装置在金属靶47的下方摇动。向室41供给氮气和氩气，在安装于加热器44的基板11上形成缓冲层。此时，如上述那样磁铁42在金属靶47的下方摇动，因此封入到室41内的等离子体移动，除了基板11的表面11a以外，对于侧面也可没有偏差地形成缓冲层。
作为采用溅射法成膜出缓冲层的方法，可举出RF溅射法或DC溅射法。在这里，如本发明的制造方法那样使用反应溅射法，使用氮气作为含有氮元素的气体进行成膜的场合，已知氮吸附于靶(金属材料)表面(参照Mat.Res.Soc.Symp.Proc.Vol.68，357，1986)。一般地，在使用金属材料的靶进行溅射的场合，在成膜效率方面优选使用DC溅射法，但连续进行放电的DC溅射法，由于氮附着于靶而导致靶表面的充电(带电)，存在成膜速度不稳定的可能性。因此，在本发明的制造方法中，在RF溅射法或DC溅射法中，优选使用可脉冲性地给予偏电压的脉冲DC溅射，优选使用可采用这样的溅射方法进行处理的溅射装置。
另外，在采用溅射法形成缓冲层12的情况下，使用使含有氮的气体在反应器内流通的反应溅射法进行成膜时，通过控制反应可良好地保持结晶性，可稳定地再现其良好的结晶性，从该方面出发是更优选的，优选采用可采用这样的反应溅射方法进行处理的溅射装置。
另外，在使用采用了RF溅射法的溅射装置的场合，作为避免充电的方法，优选在靶内使磁铁移动的位置。具体的运动方法，可根据使用的溅射装置来选择，可使其摇动，或者使其旋转运动。在图5例示的溅射装置40中，在靶47的下方具有磁铁42，该磁铁42为可在靶47的下方旋转运动的构成。
另外，在反应溅射法中，一般使用通过将等离子体封入到磁场内来提高效率的技术。此时，作为用于没有偏离而使用靶的方法，优选使用如上述的溅射装置40那样，一边在靶47内移动阴极的磁铁42的位置一边进行成膜的RF溅射法。
作为这样的情况下的具体的磁铁的运动方法，可根据使用的溅射装置来适宜选择，例如，可使磁铁摇动或使其旋转运动。
另外，如后面详述，优选在室41内尽量不残留杂质，特别优选尽可能限度地降低附着于室41的内壁的含氧物，因此溅射装置40的室41内的到达真空度优选为1.0×10-4Pa以下。
另外，优选缓冲层12覆盖基板11的侧面而形成，最优选使其覆盖基板11的侧面和背面而形成。
但是，在采用以往的溅射装置以及成膜方法形成缓冲层的场合，必须进行最大为6次至8次左右的成膜处理，成为长时间的工序。作为这以外的成膜方法，也可考虑通过不保持基板而设置于室内从而成膜于基板全面的方法，但在必须加热基板的场合担心装置变得复杂。
因此，例如，通过使用可使基板摇动或旋转运动的溅射装置，可一边相对于成膜材料的溅射方向变更基板的位置一边进行成膜。通过采用这样的溅射装置以及成膜方法，可用一次的工序将基板的表面和侧面进行成膜，接着通过进行对基板背面的成膜工序，可用共计2次的工序覆盖基板全面。
另外，可以使溅射装置成为下述构成：成膜材料源为由大的面积的发生源(靶)产生的构成，并且，通过移动材料的发生位置，可不移动基板而成膜于基板全面。作为这样的装置之一，可举出如图5所示的溅射装置40那样的、采用了一边通过使磁铁摇动或旋转运动从而使阴极的磁铁的位置在靶内移动一边成膜的RF溅射法的装置。另外，在采用这样的RF溅射法进行成膜的场合，也可采用使基板侧和阴极侧这两方移动的装置。进而，如果为通过在基板附近配置作为材料的发生源的阴极(参照图5的靶皿43)，从而将产生的等离子体不是以束状向基板供给，而是以包入基板的方式供给的构成，则能进行基板表面和侧面的同时成膜。
(含有氮元素的气体气氛)
作为在本实施方式中使用的含有氮元素的气体，可以没有任何限制地使用一般已知的氮化合物，但氨和/或氮气(N2)由于操作简单，并且可比较便宜地得到，因而优选。
氨分解效率良好，且能够以高的生长速度成膜，但反应性和/或毒性高，因此需要除害设备和/或气体检测器，另外，需要使反应装置所使用的部件的材料为化学稳定性高的材料。
另外，在使用氮气(N2)作为原料的场合，作为装置可使用简便的装置，但得不到高的反应速度。但是，如果是通过电场、热等分解氮气后导入装置中的方法，则与氨相比成膜速度低，但因为可得到在工业生产上可利用的程度的成膜速度，因此考虑到与装置成本的兼顾，氮气(N2)是最适合的氮源。
含有氮元素的气体中的氮的气体分率，即，氮气流量相对于氮气(N2)和Ar的流量的的比，优选氮气超过20％。当氮气为20％以下时，氮气的存在量少，金属析出于基板11上，作为缓冲层12不能成为对III族氮化物化合物所要求的晶体结构。另外，当为氮气大于99％的流量比时，则Ar的量过少，溅射速率大幅度降低，因而不优选。另外，含有氮的气体中的氮的气体分率，更优选在40％～95％的范围，最优选在60％～80％的范围。
在本实施方式中，通过将活性的氮反应种以高浓度供给到基板11上，可抑制在基板11上的迁移，由此，可抑制自组织化，可使缓冲层12适当地成为单晶组织。在缓冲层12中，通过适当地控制由单晶形成的组织，可良好地控制在其上层叠的包含GaN(III族氮化物半导体)的半导体层的结晶性。
(室内压力)
使用反应溅射法形成缓冲层12时的室41内的压力，优选为0.2Pa以上。该室41内的压力小于0.2Pa时，产生的反应种具有的运动能量变得过大，形成的缓冲层的膜质变得不充分。另外，室41内的压力的上限没有特别限定，但为0.8Pa以上时，有助于膜的取向的二聚体荷电粒子受到等离子体中的荷电粒子的相互作用，因此优选室41内的压力为0.2～0.8Pa的范围。
(溅射装置的到达真空度)
在本实施方式的制造方法中，缓冲层12的形成所使用的溅射装置40的室41内的到达真空度设为1.5×10-5Pa以下的条件，优选使室41内为该范围的真空度后形成缓冲层12。
如上述那样，在使用反应溅射法形成缓冲层的场合，附着于溅射装置40的室41的内壁的水分等的含氧物，在溅射成膜处理时被从室41的内壁赶出，在基板11上成膜的缓冲层12的膜中不可避地混入氧。认为这样的含氧物，主要是由于在为进行室41的维护而进行了大气开放时，大气中的氧、水分侵入室41内，并附着于内壁而产生的。
本发明人等进行深入研究时明确了：由AlN构成的缓冲层12，通过在溅射时混入氧而在膜中含有少量(低浓度)的氧，由此与由蓝宝石形成的基板11的晶格常数接近，基板11和缓冲层12之间的晶格常数的匹配性提高，可得到缓冲层12的取向性提高的效果。
但是，另一方面，在基板上形成的缓冲层中混入大量的氧，膜中的氧浓度变得过高的场合(超过1原子％)，基板和缓冲层之间的晶格常数的匹配性降低，缓冲层的取向性降低。即，在溅射装置的室内壁附着了大量的含氧物的情况下，在溅射时大量的氧混入缓冲层的膜中，产生上述问题。
在本实施方式中，采用下述方法：使缓冲层12的形成所使用的溅射装置40的室41内的到达真空度为1.5×10-5Pa以下的条件，使室41内为该范围的真空度从而充分抽吸室41内的含氧物，由此除去并降低附着于室41的内壁的含氧物以及存在于室41内的空间的含氧物后，形成缓冲层12。
由此，可在含有1原子％以下这一低浓度的氧的状态下形成由AlN构成的缓冲层12，因此与由蓝宝石形成的基板11之间的晶格匹配性提高，成为取向性优异的层。因此，在该缓冲层12上形成的包含III族氮化物半导体的半导体层20的结晶性提高，可得到具有优异的发光特性的发光元件1。
(虚放电)
在本实施方式的制造方法中，为了进一步提高上述的到达真空度，优选在进行缓冲层12的溅射成膜处理前，在溅射装置40的室41内，进行不伴有成膜处理的虚放电。
作为虚放电的方法，一般是不导入基板而进行与成膜处理同样的放电程序的方法。通过采用这样的方法进行虚放电，即使不清楚任何成分是否以任何的机理作为杂质被排出，也可将在进行成膜的条件下涌出的杂质预先排出。
另外，这样的虚放电，与作为与通常的成膜条件同样的条件进行的方法相比，可设定为更容易排出杂质的条件来进行。作为这样的条件，例如，可举出：将基板加热用的设定温度设定为高(图5的溅射装置40中的加热器44)，或者将用于产生等离子体的电力设定为高等的条件。
另外，如上述那样的虚放电，也可与室41内的抽吸同时地进行。
通过进行如上所述的虚放电，更加提高成膜前的室41内的到达真空度，由此可更切实地除去、降低存在于室41的内壁和空间中的含氧物。因此，可进一步提高基板11和缓冲层12的晶格匹配性，并进一步提高缓冲层12的取向性。
(成膜速度)
形成缓冲层12时的成膜速度优选为0.01nm/秒～10nm/秒的范围。成膜速度小于0.01nm/秒时，膜不成为层而生长为岛状，有可能不能覆盖基板11的表面。成膜速度超过10nm/秒时，膜不成为晶体而变为非晶。
(基板温度)
形成缓冲层12时的基板11的温度，优选为室温～1000℃的范围，更优选为400～800℃的范围。基板11的温度小于上述下限时，缓冲层12不能覆盖基板11全面，有可能基板11表面露出。基板11的温度超过上述上限时，金属原料的迁移变得活跃，不适合作为缓冲层12。另外，本发明中说明的室温，是也受工序的环境等影响的温度，但作为具体的温度为0～30℃的范围。
(靶)
使用利用等离子体使III族金属原料和含有氮元素的气体活化的反应溅射法成膜出混晶来作为缓冲层时，例如，既有使用含有Al等的金属材料的混合物(可以不一定形成合金)作为靶的方法，也可以采用准备由不同的材料形成的2个靶同时地进行溅射的方法。例如，在形成一定组成的膜的场合，使用混合材料的靶，在形成组成不同的几种膜的场合，将多个靶设置于室内即可。
“半导体层的形成”
通过在缓冲层12上顺序层叠n型半导体层14、发光层15、p型半导体层16，形成半导体层20。在本实施方式的制造方法中，如上述那样，采用MOCVD法形成n型半导体层14的基底层14a后，采用溅射法形成n型接触层14b，采用MOCVD法形成其上的n型覆层14c和发光层15的各层，然后，采用溅射法形成p型半导体层16。
在本实施方式中，形成半导体层20时的氮化镓系化合物半导体的生长方法没有特别的限定，除了上述的溅射法以外，还可适用MOCVD(有机金属化学气相沉积法)、HVPE(氢化物气相生长法)、MBE(分子束外延法)等的已知使氮化物半导体生长的全部的方法。在这些方法中，当采用MOCVD法时，作为载气可以使用氢气(H2)或氮气(N2)，作为III族原料的Ga源可以使用三甲基镓(TMG)或三乙基镓(TEG)，作为Al源可以使用三甲基铝(TMA)或三乙基铝(TEA)，作为In源可以使用三甲基铟(TMI)或三乙基铟(TEI)，作为V族原料的氮源可以使用氨(NH3)、肼(N2H4)等。另外，作为掺杂物，在n型中作为Si原料可使用甲硅烷(SiH4)或乙硅烷(Si2H6)，作为Ge原料可使用锗烷气体(GeH4)、四甲基锗(CH3)4Ge)、四乙基锗((C2H5)4Ge)等有机锗化合物。当采用MBE法时，元素状的锗也可用作为掺杂源。在p型中作为Mg原料例如可使用双环戊二烯基镁(Cp2Mg)或双乙基环戊二烯基镁(EtCp2Mg)。
如上所述的氮化镓系化合物半导体，除了Al、Ga和In以外还可含有其他的III族元素，根据需要可含有Ge、Si、Mg、Ca、Zn和Be等的掺杂物元素。进而，不限于有意添加的元素，有时含有依赖于成膜条件等而必然含有的杂质以及在原料、反应管材质中含有的微量杂质。
“n型半导体层的形成”
形成本实施方式的半导体层20时，首先，采用以往公知的MOCVD法在缓冲层12上层叠地形成n型半导体层14的基底层14a。接着，在基底层14a上，采用溅射法成膜出n型接触层14b后，采用MOCVD法形成n型覆层14c。此时，基底层14a和n型覆层14c的各层，可使用相同的MOCVD炉进行成膜。另外，在本实施方式中，说明了采用溅射法形成n型接触层14b的例子，但也可以采用MOCVD法进行成膜。
“发光层的形成”
在n型覆层14c上，采用以往公知的MOCVD法形成发光层15。
在本实施方式中形成的如图1例示的发光层15，具有始于GaN势垒层且终于GaN势垒层的叠层结构，交替地层叠包含GaN的6层的势垒层15a和包含未掺杂的In0.2Ga0.8N的5层的阱层15b而形成。
另外，在本实施方式的制造方法中，可通过使用与n型覆层14c的成膜所使用的MOCVD炉相同的炉，采用以往公知的MOCVD法形成发光层15。
“p型半导体层的形成”
在发光层15上，即，在成为发光层15的最上层的势垒层15a上，使用MOCVD法或溅射法形成包含p型覆层16a和p型接触层16b的p型半导体层16。
在本实施方式中，首先，在发光层15(最上层的势垒层15a)上形成包含掺杂了Mg的Al0.1Ga0.9N的p型覆层16a，进而在p型覆层16a上形成包含掺杂了Mg的Al0.02Ga0.98N的p型接触层16b。此时，p型覆层16a和p型接触层16b的层叠可使用相同的溅射装置。
另外，如上述那样，作为p型杂质，不只Mg，例如锌(Zn)等也可同样地使用。
“透光性正极的形成”
在由上述方法形成各层而成的叠层半导体10的p型接触层16b上，形成包含ITO的透光性正极17。
作为透光性正极17的形成方法，没有特别的限定，可使用该技术领域中熟知惯用的手段来设置。另外，其结构也可没有任何限制地使用包含以往公知的结构在内的任何结构。
另外，如上述那样，透光性正极17的材料，不限定于ITO，可使用AZO、IZO、GZO等材料来形成。
另外，形成透光性正极17后，有时实施以合金化和/或透明化为目的的热退火，但也可不实施。
“正极焊盘和负极的形成”
在叠层半导体10上形成的透光性正极17上，进而形成正极焊盘18。
该正极焊盘18，例如，可通过利用以往公知的方法从透光性正极17的表面侧开始顺序层叠Ti、Al、Au的各材料而形成。
另外，形成负极19时，首先，采用干蚀刻等方法除去在基板11上形成的p型半导体层16、发光层15和n型半导体层14的一部分，由此形成n型接触层14b的露出区域14d(参照图2和图3)。然后，在该露出区域14d上，例如，通过利用以往公知的方法从露出区域14d表面侧开始顺序层叠Ni、Al、Ti和Au的各材料，从而可形成省略详细的图示的4层结构的负极19。
接着，如上述那样操作，将在叠层半导体10上设置了透光性正极17、正极焊盘18和负极19的晶片，磨削和研磨基板11的背面，形成为镜状的面后，通过切断成例如350μm见方的正方形，可制成发光元件芯片(发光元件1)。
如以上说明的那样，根据本实施方式的III族氮化物半导体发光元件的制造方法，由于是在由蓝宝石形成的基板11上层叠有至少含有III族氮化物化合物的缓冲层12，采用反应溅射法形成该缓冲层12，并且使缓冲层12中的氧浓度为1原子％以下而形成的方法，因此可形成在与基板11之间晶格匹配性得到提高的缓冲层12。由此，缓冲层12的取向性提高，可提高在其上形成的由n型半导体层14、发光层15和p型半导体层16的各层构成的半导体层20的结晶性。因此，可得到生产率优异，并且具有高的发光特性的III族氮化物半导体发光元件1。
另外，在使缓冲层12的形成所使用的溅射装置40的室41内的到达真空度为1.0×10-4Pa以下的条件而形成缓冲层12之前，通过抽吸室41，可降低存在于室41内的含氧物，因此可进一步提高在基板11上形成的缓冲层12的取向性。
另外，在通过上述操作来抽吸溅射装置40的室41内形成为低压的同时，进行规定次数的虚放电，由此可使室41内的到达真空度成为更低压，可更切实地降低存在于室41内的含氧物，因此可进一步提高在基板11上形成的缓冲层12的取向性。
[灯]
如以上说明的那样，可通过组合本发明的III族氮化物半导体发光元件和荧光体，利用本领域技术人员公知的手段构成灯。以往就已知通过组合发光元件和荧光体来改变发光色的技术，可以没有任何限制地采用这样的技术。
例如，通过适当选定荧光体，可得到比发光元件长的波长的发光，另外，通过混合发光元件自身的发光波长和由荧光体转换出的波长，可制成呈现白色发光的灯。
另外，作为灯，可用于一般用途的炮弹型、便携的背光用途的侧面发光(side view)型、在显示器中使用的顶部发光(top view)型灯等的任何用途。
例如，如图4所示的例子那样，将同一面电极型的III族氮化物半导体发光元件1安装成炮弹型的场合，在两个框中的一个(在图4中为框31)上连接发光元件1，另外，用线34将发光元件1的负极(参照图3所示的标记19)接合于框32，用线33将发光元件1的正极焊盘(参照图3所示的标记18)接合于框31。并且，通过采用由透明的树脂形成的塑模35将发光元件1的周边模塑，可制成图4所示的炮弹型的灯3。
另外，通过本发明得到的具有优异的结晶性的III族氮化物半导体的叠层结构，除了如上述的发光二极管(LED)或激光光盘(LD)等的发光元件所具有的半导体层以外，还可用于激光元件、光敏元件等的光电转换元件或HBT(Heterojunction Bipolar Transistor)、HEMT(High ElectronMobility Transistor)等电子器件。这些半导体元件已知有很多各种结构的半导体元件，本发明的III族氮化物半导体发光元件的叠层结构体的元件结构，包含这些众所周知的元件结构而没有任何限制。
实施例
以下，通过实施例进一步详细说明本发明的III族氮化物半导体发光元件及其制造方法，但本发明并不仅限定于这些实施例。
[实施例1]
图1表示本实验例制作的III族氮化物化合物半导体发光元件的叠层半导体的截面模式图。
在本例中，在由蓝宝石形成的基板11的c面上，使用RF溅射法形成由AlN构成的单晶的层作为缓冲层12，在该缓冲层上，使用反应溅射法形成由GaN(III族氮化物半导体)构成的层作为基底层14a。
“缓冲层的形成”
首先，将表面进行了镜面研磨的直径2英寸的(0001)c面蓝宝石形成的基板用氢氟酸和有机溶剂进行洗涤后，导入室中。此时，作为溅射装置，使用如图5所例示的溅射装置40那样具有高频率式的电源，并且具有可在靶内移动磁铁位置的机构的装置。另外，作为靶，使用了由金属Al形成的靶。
然后，在室内将基板11加热至500℃，以15sccm的流量导入氮气后，将室内压力保持在1.0Pa，在基板11侧施加50W的高频偏电压，并曝露于氮等离子体中，由此洗涤基板11表面。
接着，采用真空泵抽吸室内，与此同时通过反复进行共计16次的虚放电而将溅射装置的室内进行减压，使内压降低至6.0×10-6Pa，除去室内的杂质。
接着，保持基板11的温度不变而向溅射装置内导入了氩气和氮气。然后，在金属Al靶侧施加2000W的高频偏电压，将炉内的压力保持为0.5Pa，在以5sccm流通氩气、以15sccm流通氮气的条件下(氮气在气体全体中的比例为75％)，在由蓝宝石形成的基板11上成膜出由AlN构成的单晶的缓冲层12。靶内的磁铁在基板11洗涤时和成膜时的任一时候都进行摇动。
然后，按照预先测定的成膜速度(0.067nm/秒)，通过规定的时间的处理，形成40nm的AlN膜(缓冲层12)后，停止等离子体工作，降低基板11的温度。
然后，使用X射线测定装置(スペクトリス公司制，型号：X’part ProMRD)测定在基板11上形成的缓冲层12的X射线摇摆曲线(XRC)。将CuKα射线X射线发生源作为光源使用来进行该测定。其结果，显示出缓冲层12的XRC半值宽为0.1°这一优异的特性，可确认出缓冲层12良好地进行取向。
另外，关于缓冲层12的组成，使用X射线光电子分光装置(XPS)进行了测定，如图6A所示，可确认在相应于缓冲层的蚀刻时间3～13分钟的期间，氧浓度按原子％计为1％以下。
“基底层的形成”
接着，将形成有AlN膜(缓冲层12)的基板11从溅射装置内取出，输送到MOCVD装置内，在缓冲层12上按照以下的步骤成膜出由GaN形成的基底层14a。
首先，将基板11导入反应炉(MOCVD装置)内，在用氮气置换过的手套箱内，安置于加热用的碳制载台(Suscepter)上。接着，在反应炉内流通氮气后，使加热器工作从而使基板温度升温至1150℃，确认在1150℃温度稳定后，打开氨气配管的阀，开始向反应炉内流通氨气。
接着，向反应炉内供给含有TMG的蒸气的氢气，开始在缓冲层12上成膜出构成基底层14a的III族氮化物半导体(GaN)的工序。此时的氨的量进行调节使得V/III比为6000。这样地操作，经过约1小时使GaN生长后，切换TMG的配管的阀，结束原料向反应炉的供给从而停止GaN的生长。接着，停止对加热器的通电，使基板温度降温至室温。
通过以上的工序，在成膜于基板11上的由单晶组织的AlN形成的缓冲层12上，成膜出未掺杂且2μm膜厚的GaN形成的基底层14a。在成膜后从反应炉内取出的试样为无色透明，GaN层(基底层14a)的表面为镜面。
使用X射线测定装置(スペクトリス公司制，型号：X’part Pro MRD)，测定如上述那样形成的包含未掺杂GaN的基底层14a的X射线摇摆曲线(XRC)。该测定是将Cuβ射线X射线发生源作为光源使用，在作为对称面的(0002)面和作为非对称面的(10-10)面进行。一般地，在III族氮化物化合物半导体的场合，(0002)面的XRC光谱半值宽成为晶体的平坦性的指标，(10-10)面的XRC光谱半值宽成为位错密度的指标。该测定的结果，由本发明的制造方法制造的未掺杂GaN层，显示出在(0002)面的测定中半值宽为46arcsec、在(10-10)面的测定中半值宽为220arcsec。
“n型接触层的形成”
接着，将形成了基底层14a的基板11输送至MOCVD装置内，使用MOCVD法形成由GaN构成的n型接触层。此时，在n型接触层中掺杂了Si。在这里，作为在GaN的成膜中使用的MOCVD装置，使用了以往公知的装置。
通过如以上说明的工序，在对表面实施了反溅射的蓝宝石形成的基板11上，形成具有单晶组织的AlN缓冲层12，在其上形成了未掺杂且2μm膜厚的GaN层(n型基底层14a)和具有5×1018cm-3的载流子浓度的2μm的掺杂Si的GaN层(n型接触层14b)。在成膜后从装置内取出的基板为无色透明，GaN层(在此为n型接触层14b)的表面为镜面。
“n型覆层和发光层的形成”
在按照上述步骤制作的样品的n型接触层上，使用MOCVD法层叠了n型覆层14c和发光层15。
“n型覆层的形成”
首先，将生长有包含掺杂了Si的GaN的n型接触层的基板向MOCVD装置的室内输送。然后，在用氮气置换了室内的状态下使基板的温度上升至1000℃，使附着于n型接触层的最表面的污物升华、除去。另外，此时，从基板的温度达到830℃以上的时刻开始使炉内流通氨气。
接着，使基板的温度降低至740℃后，一边使氨在室内原样地流通，一边向炉内流通SiH4气体和通过起泡(bubbling)产生的TMI和TEG的蒸气，形成了具有180埃的膜厚且包含掺杂了Si的In0.01Ga0.99N的n型覆层14c。接着，切换TMI、TEG和SiH4的阀，停止供给这些原料。
“发光层的形成”
接着，形成具有多量子阱结构的发光层15，该发光层15由包含GaN的势垒层15a和包含In0.2Ga0.8N的阱层15b构成。在该发光层15的形成中，在包含掺杂了Si的In0.01Ga0.99N的n型覆层14c上，首先形成势垒层15a，在该势垒层15a上，形成了包含In0.2Ga0.8N的阱层15b。反复进行5次这样的层叠步骤后，在第5次层叠出的阱层15b上，形成第6次的势垒层15a，制成为在具有多量子阱结构的发光层15的两侧配置有势垒层15a的结构。
即，在包含掺杂了Si的In0.01Ga0.99N的n型覆层14c的生长结束后，使基板温度、炉内的压力、载气的流量、种类原样不变，切换TEG的阀，向炉内供给TEG，由此生长出由GaN形成的势垒层15a。由此，形成了具有150埃的膜厚的势垒层15a。
接着，结束势垒层15a的生长后，使基板11的温度、炉内的压力、载气的流量、种类原样不变，切换TEG和TMI的阀，向炉内供给TEG和TMI，生长出包含In0.2Ga0.8N的阱层15b。由此，形成了具有20埃的膜厚的阱层15b。
结束阱层15b的生长后，再生长出势垒层15a。并且，通过反复进行5次这样的步骤，形成了5层的势垒层15a和5层的阱层15b。进而，在最后层叠的阱层15b上，形成势垒层15a，从而制成为发光层15。
“p型半导体层的形成”
在通过上述各工序处理得到的晶片上，使用MOCVD装置成膜出p型半导体层16。
在这里，作为在p型半导体层16的成膜中使用的MOCVD装置，使用以往公知的装置。另外，此时，p型半导体层16中掺杂了Mg。
然后，最终形成了由膜厚为10nm的包含掺杂了Mg的Al0.1Ga0.9N的p型覆层16a和膜厚为200nm的包含掺杂了Mg的Al0.02Ga0.98N的p型接触层16b构成的p型半导体层16。
如上述那样制作的LED用的外延晶片，如图1所示的叠层半导体10那样，具有下述结构，即：在具有c面的蓝宝石形成的基板11上，形成具有单晶结构的AlN层(缓冲层12)后，从基板11侧起依次层叠了2μm的未掺杂的GaN层(基底层14a)、具有5×1018cm-3的电子浓度的2μm的掺杂Si的GaN层(n型接触层14b)、具有1×1018cm-3的电子浓度的180埃的In0.01Ga0.99N覆层(n型覆层14c)、多量子阱结构(发光层15)和掺杂Mg的AlGaN层(p型半导体层16)的结构，所述多量子阱结构(发光层15)由始于GaN势垒层、终于GaN势垒层的层厚为150埃的6层的GaN势垒层(势垒层15a)和层厚为20埃的5层的未掺杂的In0.2Ga0.8N阱层(阱层15b)构成，所述掺杂Mg的AlGaN层(p型半导体层16)由膜厚10nm的包含掺杂Mg的Al0.1Ga0.9N的p型覆层16a和膜厚为200nm的包含掺杂Mg的Al0.02Ga0.98N的p型接触层16b构成。
“LED的制作”
接着，使用上述外延晶片(叠层半导体10)制作了LED。
即，在上述外延晶片的掺杂Mg的AlGaN层(p型半导体层16b)的表面，通过公知的光刻技术形成包含ITO的透光性电极17，在其上，形成具有顺次层叠了钛、铝和金的结构的正极焊盘18(p电极焊盘)，制成了p侧电极。进而，对晶片实施干蚀刻，使n型接触层14b的形成n侧电极(负极)的区域露出，在该露出区域14d形成了顺次层叠Ni、Al、Ti和Au这4层而成的负极19(n侧电极)。根据这样的步骤，在晶片(参照图1的叠层半导体10)上，形成了具有如图2所示的形状的各电极。
接着，对于按照上述步骤形成了p侧和n侧的各电极的晶片，将由蓝宝石形成的基板11的背面进行磨削和研磨制成为镜状的面。接着，将该晶片切断成350μm见方的正方形的芯片，使各电极朝上而配置于引线框上，通过用金线连线于引线框，制成为发光元件(参照图4的灯3)。
在这样制作的发光二极管的p侧和n侧的电极之间流通正向电流时，电流20mA下的正向电压为3.0V。另外，通过p侧的透光性正极17观察了发光状态，发光波长为460nm，发光输出功率显示15.2mW。这样的发光二极管的特性，对于由制作的晶片的大体全面制作的发光二极管而言，可没有偏差地得到。
[实施例2]
使用使在基板上成膜的缓冲层的晶体组织成为由柱状晶的织构构成的多晶的条件进行了成膜处理，除此以外按照与上述实施例1同样的步骤，在基板上层叠缓冲层，在其上层叠未掺杂GaN层(基底层)后，进而，形成包含III族氮化物半导体的各层，由此制成如图2和图3所示的发光元件。
利用与实施例1同样的方法测定在基板上形成的缓冲层的X射线摇摆曲线(XRC)，XRC半值宽为12arcsec。另外，对于缓冲层的组成，使用X射线光电子分光装置(XPS)进行了测定，与实施例1同样，确认氧浓度按照原子％计为1％以下。
接着，利用与实施例1同样的方法，在形成于基板上的缓冲层上，采用反应溅射法形成GaN层。在成膜后从室内取出的基板为无色透明，GaN层的表面为镜面。
采用与实施例1同样的方法测定了如上述那样操作形成的包含未掺杂GaN的基底层的X射线摇摆曲线(XRC)，在(0002)面的测定中显示出半值宽为93arcsec，在(10-10)面的测定中显示出半值宽为231arcsec。
接着，在基底层上，使用与实施例1同样的方法，形成包含III族氮化物半导体的各层，该晶片上形成透光性电极、正极焊盘以及负极的各电极后，磨削和研磨基板的背面制成为镜状的面，切断成350μm见方的正方形的芯片，用金线将各电极连线于引线框，制成为如图4的灯3所示的发光元件。
在如上述那样制作的发光二极管的p侧和n侧的电极间流通正向电流，电流20mA下的正向电压为3.1V。另外，通过p侧的透光性电极17观察了发光状态，发光波长为460nm，发光输出功率显示为15.2mW。这样的发光二极管的特性，对于由制作的晶片的大体全面制作的发光二极管而言，可没有偏差地得到。
[比较例]
进行基板的预处理后，利用真空泵抽吸室内除去杂质时不进行虚放电，使到达真空度为1.0×10-3Pa，除此以外按照与上述实施例1同样的步骤，在基板上层叠缓冲层，在其上层叠未掺杂GaN层(基底层)后，进而，形成包含III族氮化物半导体的各层，由此制成了如图2和图3所示的发光元件。
采用与实施例1同样的方法测定在基板上形成的缓冲层的X射线摇摆曲线(XRC)，XRC半值宽为50arcsec。另外，对于缓冲层的组成，使用X射线光电子分光装置(XPS)测定，如图6B所示的那样，可知在相应于缓冲层的蚀刻时间3～10分钟的期间，氧浓度按原子％计为5％。
接着，采用与实施例1同样的方法，在形成于基板上的缓冲层上，采用反应溅射法形成了GaN层。在成膜后从室内取出的基板为无色透明，GaN层的表面为镜面。
采用与实施例1同样的方法测定如上述那样操作形成的包含未掺杂GaN的基底层的X射线摇摆曲线(XRC)，在(0002)面的测定中半值宽为200arcsec，在(10-10)面的测定中半值宽为374arcsec。
接着，在基底层上，使用与实施例1同样的方法，形成包含III族氮化物半导体的各层，在该晶片上，形成透光性电极、正极焊盘以及负极的各电极后，磨削和研磨基板的背面制成为镜状的面，切断成350μm见方的正方形的芯片，用金线将各电极结线于引线框，制成为发光元件(参照图4)。
在如上述那样制作的发光二极管的p侧和n侧的电极间流通正向电流，电流20mA下的正电压为3.05V。另外，通过p侧的透光性正极17观察了发光状态，发光波长为460nm，发光输出功率为14.3mW。
[实验例]
以下，关于用于实证本发明的实验例，使用图7A、7B的各图进行说明。图7A为表示虚放电的次数和缓冲层中的氧浓度的关系的图，图7B为表示室内的到达真空度和缓冲层中的氧浓度的关系的图。
在本实验例中，进行基板的预处理后，以图7A所示的次数进行利用真空泵抽吸室内除去杂质时的虚放电，将室内的到达真空度设定为如图7B所示的条件(No.1＝2.0×10-5Pa、No.2＝3.1×10-5Pa、No.3＝5.1×10-5Pa、No.4＝1.5×10-4Pa)，制作了对于除此以外的点采用与实施例1同样的方法在基板上形成了缓冲层的No.1～4的各样品。
接着，对于上述No.1～4的各样品，使用与实施例1同样的方法，测定在基板上形成的缓冲层的X射线摇摆曲线(XRC)，XRC半值宽分别为No.1：10arcsec、No.2：12arcsec、No.3：33arcsec、No.4：39arcsec。另外，对于No.1～4的各样品的缓冲层的组成，使用XPS进行测定，如图7B的图所示的那样，在到达真空度为2.0×10-5Pa的条件下形成了缓冲层的No.1的样品，可确认氧浓度为1％。相对于此，在到达真空度分别为3.1×10-5Pa、5.1×10-5Pa、1.5×10-4Pa的条件的No.2～4的各样品，缓冲层中的氧浓度都为2％以上，可确认与No.1的样品相比氧浓度变高。
如上述结果那样可知，在采用真空泵抽吸室内除去杂质时，通过以约16次的次数进行虚放电，可使室内的到达真空度到2.0×10-5Pa，可将在基板上成膜的缓冲层中的氧浓度抑制为1％以下。
根据以上结果可知，本发明的III族氮化物半导体发光元件其生产率优异，并且具有优异的发光特性。
产业上的利用可能性
本发明涉及在由蓝宝石形成的基板上顺次层叠有缓冲层、n型半导体层、发光层和p型半导体层的III族氮化物半导体发光元件。本发明的半导体发光元件，其缓冲层含有氧且缓冲层中的氧浓度为1原子％以下，可在其上生长结晶性良好的III族氮化物半导体，因此具有优异的发光特性。可将该发光特性优异的III族氮化物半导体发光元件应用于灯。
本发明中表示数值范围的“以上”和“以下”均包括本数。

Claims (16)

1.一种III族氮化物半导体发光元件，是在由蓝宝石形成的基板上层叠有至少含有III族氮化物化合物的缓冲层，并在该缓冲层上顺次层叠有n型半导体层、发光层和p型半导体层的III族氮化物半导体发光元件，其特征在于，所述缓冲层是采用反应溅射法形成的，所述缓冲层含有氧，并且缓冲层中的氧浓度为1原子％以下。
2.根据权利要求1所述的III族氮化物半导体发光元件，其特征在于，所述缓冲层采用利用等离子体使金属Al原料和含有氮元素的气体活化的反应溅射法形成，由AlN构成。
3.根据权利要求1或2所述的III族氮化物半导体发光元件，其特征在于，所述缓冲层中的氧浓度为0.8原子％以下。
4.根据权利要求1～3的任一项所述的III族氮化物半导体发光元件，其特征在于，所述缓冲层中含有的氧在所述缓冲层的膜内呈大致均匀的氧浓度分布。
5.根据权利要求1～4的任一项所述的III族氮化物半导体发光元件，其特征在于，所述缓冲层的膜厚为10～500nm的范围。
6.根据权利要求1～4的任一项所述的III族氮化物半导体发光元件，其特征在于，所述缓冲层的膜厚为20～100nm的范围。
7.根据权利要求1～6的任一项所述的III族氮化物半导体发光元件，其特征在于，所述缓冲层以覆盖所述基板表面的至少90％的方式形成。
8.一种III族氮化物半导体发光元件的制造方法，是在由蓝宝石形成的基板上层叠至少含有III族氮化物化合物的缓冲层，并在该缓冲层上顺次层叠n型半导体层、发光层和p型半导体层的III族氮化物半导体发光元件制造方法，其特征在于，采用反应溅射法形成所述缓冲层，并且，所述缓冲层含有氧且使缓冲层中的氧浓度为1原子％以下而形成。
9.根据权利要求8所述的III族氮化物半导体发光元件的制造方法，其特征在于，采用利用等离子体使金属Al原料和含有氮元素的气体活化的反应溅射法，由AlN形成所述缓冲层。
10.根据权利要求8或9所述的III族氮化物半导体发光元件的制造方法，其特征在于，使溅射装置的室内的到达真空度为1.5×10-5Pa以下的条件而形成所述缓冲层。
11.根据权利要求8～10的任一项所述的III族氮化物半导体发光元件的制造方法，其特征在于，在所述溅射装置的室内进行虚放电之后，形成所述缓冲层。
12.根据权利要求8～11的任一项所述的III族氮化物半导体发光元件的制造方法，其特征在于，采用使所述含有氮元素的气体在反应器内流通的反应溅射法形成所述缓冲层。
13.根据权利要求8～12的任一项所述的III族氮化物半导体发光元件的制造方法，其特征在于，采用RF溅射法形成所述缓冲层。
14.根据权利要求8～13的任一项所述的III族氮化物半导体发光元件的制造方法，其特征在于，使所述基板的温度为400～800℃的范围来形成所述缓冲层。
15.一种III族氮化物半导体发光元件，是采用权利要求8～14的任一项所述的制造方法得到的。
16.一种灯，其使用了权利要求1～7或15的任一项所述的III族氮化物半导体发光元件。
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WO (1) WO2009041256A1 (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102956773A (zh) * 2011-08-22 2013-03-06 日立电线株式会社 氮化物半导体模板及发光二极管
CN103165773A (zh) * 2011-12-15 2013-06-19 日立电线株式会社 氮化物半导体模板和发光二极管
CN104272430A (zh) * 2012-04-26 2015-01-07 欧司朗光电半导体有限公司 外延衬底、用于制造外延衬底的方法和具有外延衬底的光电子半导体芯片
CN105121693A (zh) * 2013-03-14 2015-12-02 应用材料公司 用于GaN基光电与电子器件的控氧PVD AlN缓冲部
CN105190842A (zh) * 2013-03-14 2015-12-23 佳能安内华股份有限公司 成膜方法、半导体发光元件的制造方法、半导体发光元件和照明装置
CN105590839A (zh) * 2016-03-22 2016-05-18 安徽三安光电有限公司 氮化物底层、发光二极管及底层制备方法
CN105633233A (zh) * 2015-12-31 2016-06-01 华灿光电(苏州）有限公司 AlN模板、AlN模板的制备方法及AlN模板上的半导体器件
CN105633223A (zh) * 2015-12-31 2016-06-01 华灿光电(苏州）有限公司 AlGaN模板、AlGaN模板的制备方法及AlGaN模板上的半导体器件
CN105755536A (zh) * 2016-02-06 2016-07-13 上海新傲科技股份有限公司 一种采用AlON缓冲层的氮化物的外延生长技术
CN107845712A (zh) * 2016-09-19 2018-03-27 新世纪光电股份有限公司 含氮半导体元件
CN109841708A (zh) * 2017-11-28 2019-06-04 中国科学院半导体研究所 半导体器件及其制备方法

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5272390B2 (ja) * 2007-11-29 2013-08-28 豊田合成株式会社 Ｉｉｉ族窒化物半導体の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
US8742459B2 (en) 2009-05-14 2014-06-03 Transphorm Inc. High voltage III-nitride semiconductor devices
JP5743893B2 (ja) * 2009-09-28 2015-07-01 株式会社トクヤマ 積層体の製造方法
KR101178505B1 (ko) * 2009-11-03 2012-09-07 주식회사루미지엔테크 반도체 기판과 이의 제조 방법
US8704239B2 (en) 2009-11-10 2014-04-22 Tokuyama Corporation Production method of a layered body
US8647904B2 (en) 2010-03-01 2014-02-11 Sharp Kabushiki Kaisha Method for manufacturing nitride semiconductor device, nitride semiconductor light-emitting device, and light-emitting apparatus
DE102010035489A1 (de) * 2010-08-26 2012-03-01 Osram Opto Semiconductors Gmbh Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelement
KR20120032329A (ko) * 2010-09-28 2012-04-05 삼성전자주식회사 반도체 소자
US8742460B2 (en) 2010-12-15 2014-06-03 Transphorm Inc. Transistors with isolation regions
US8409895B2 (en) * 2010-12-16 2013-04-02 Applied Materials, Inc. Gallium nitride-based LED fabrication with PVD-formed aluminum nitride buffer layer
US8643062B2 (en) 2011-02-02 2014-02-04 Transphorm Inc. III-N device structures and methods
US8772842B2 (en) 2011-03-04 2014-07-08 Transphorm, Inc. Semiconductor diodes with low reverse bias currents
US8901604B2 (en) 2011-09-06 2014-12-02 Transphorm Inc. Semiconductor devices with guard rings
US9257547B2 (en) 2011-09-13 2016-02-09 Transphorm Inc. III-N device structures having a non-insulating substrate
US8598937B2 (en) 2011-10-07 2013-12-03 Transphorm Inc. High power semiconductor electronic components with increased reliability
KR20130067610A (ko) * 2011-12-14 2013-06-25 한국전자통신연구원 도파로형 광 혼합기
US9165766B2 (en) 2012-02-03 2015-10-20 Transphorm Inc. Buffer layer structures suited for III-nitride devices with foreign substrates
WO2013155108A1 (en) 2012-04-09 2013-10-17 Transphorm Inc. N-polar iii-nitride transistors
KR20130128931A (ko) * 2012-05-18 2013-11-27 삼성전자주식회사 Ｎ형 알루미늄 갈륨 나이트라이드 박막 및 자외선 발광소자
US9184275B2 (en) 2012-06-27 2015-11-10 Transphorm Inc. Semiconductor devices with integrated hole collectors
TWI499080B (zh) 2012-11-19 2015-09-01 Genesis Photonics Inc 氮化物半導體結構及半導體發光元件
TWI524551B (zh) 2012-11-19 2016-03-01 新世紀光電股份有限公司 氮化物半導體結構及半導體發光元件
TWI535055B (zh) 2012-11-19 2016-05-21 新世紀光電股份有限公司 氮化物半導體結構及半導體發光元件
CN105164811B (zh) 2013-02-15 2018-08-31 创世舫电子有限公司 半导体器件的电极及其形成方法
US9087718B2 (en) 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
US9245993B2 (en) 2013-03-15 2016-01-26 Transphorm Inc. Carbon doping semiconductor devices
KR102075543B1 (ko) * 2013-05-06 2020-02-11 엘지이노텍 주식회사 반도체 기판, 발광 소자 및 전자 소자
WO2015009514A1 (en) 2013-07-19 2015-01-22 Transphorm Inc. Iii-nitride transistor including a p-type depleting layer
TWI536606B (zh) * 2013-12-25 2016-06-01 新世紀光電股份有限公司 發光二極體結構
DE102014101966A1 (de) 2014-02-17 2015-08-20 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines elektronischen Halbleiterchips und elektronischer Halbleiterchip
JP6176141B2 (ja) * 2014-02-19 2017-08-09 豊田合成株式会社 Ｉｉｉ 族窒化物半導体発光素子の製造方法
JP2015176936A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置
US9318593B2 (en) 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices
US9608103B2 (en) 2014-10-02 2017-03-28 Toshiba Corporation High electron mobility transistor with periodically carbon doped gallium nitride
JP6375890B2 (ja) 2014-11-18 2018-08-22 日亜化学工業株式会社 窒化物半導体素子及びその製造方法
US9536967B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Recessed ohmic contacts in a III-N device
US9536966B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Gate structures for III-N devices
TWI568016B (zh) * 2014-12-23 2017-01-21 錼創科技股份有限公司 半導體發光元件
CN104701432A (zh) * 2015-03-20 2015-06-10 映瑞光电科技(上海)有限公司 GaN 基LED 外延结构及其制备方法
KR102010401B1 (ko) * 2015-10-27 2019-08-14 주식회사 엘지화학 유기발광소자
JP6888013B2 (ja) 2016-01-15 2021-06-16 トランスフォーム テクノロジー，インコーポレーテッド ＡＬ（１−ｘ）Ｓｉ（ｘ）Ｏゲート絶縁体を有するエンハンスメントモードＩＩＩ族窒化物デバイス
TWI813243B (zh) 2016-05-31 2023-08-21 美商創世舫科技有限公司 包含漸變空乏層的三族氮化物裝置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6039819A (ja) * 1983-08-12 1985-03-01 Nippon Telegr & Teleph Corp <Ntt> 化合物半導体薄膜の作製方法
JPS60173829A (ja) * 1984-02-14 1985-09-07 Nippon Telegr & Teleph Corp <Ntt> 化合物半導体薄膜の成長方法
JPS6365917A (ja) 1986-09-06 1988-03-24 Kurita Mach Mfg Co Ltd 濾過ユニット
JPH088217B2 (ja) 1991-01-31 1996-01-29 日亜化学工業株式会社 窒化ガリウム系化合物半導体の結晶成長方法
JP3456404B2 (ja) * 1997-10-10 2003-10-14 豊田合成株式会社 半導体素子
JPH11200031A (ja) * 1997-12-25 1999-07-27 Applied Materials Inc スパッタリング装置及びその高速真空排気方法
JP3440873B2 (ja) 1999-03-31 2003-08-25 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子の製造方法
US6713789B1 (en) * 1999-03-31 2004-03-30 Toyoda Gosei Co., Ltd. Group III nitride compound semiconductor device and method of producing the same
JP3700492B2 (ja) * 1999-09-21 2005-09-28 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子
JP4613373B2 (ja) * 1999-07-19 2011-01-19 ソニー株式会社 Ｉｉｉ族ナイトライド化合物半導体薄膜の形成方法および半導体素子の製造方法
JP3994623B2 (ja) * 2000-04-21 2007-10-24 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子の製造方法
US6787814B2 (en) * 2000-06-22 2004-09-07 Showa Denko Kabushiki Kaisha Group-III nitride semiconductor light-emitting device and production method thereof
ATE528421T1 (de) * 2000-11-30 2011-10-15 Univ North Carolina State Verfahren zur herstellung von gruppe-iii- metallnitrid-materialien
JP2004179457A (ja) * 2002-11-28 2004-06-24 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体素子の製造方法
JP4468744B2 (ja) 2004-06-15 2010-05-26 日本電信電話株式会社 窒化物半導体薄膜の作製方法
JP2007251478A (ja) 2006-03-15 2007-09-27 Matsushita Electric Ind Co Ltd 確率的演算素子及びこれを用いた確率的演算装置

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102956773A (zh) * 2011-08-22 2013-03-06 日立电线株式会社 氮化物半导体模板及发光二极管
CN102956773B (zh) * 2011-08-22 2016-06-08 住友化学株式会社 氮化物半导体模板及发光二极管
CN103165773A (zh) * 2011-12-15 2013-06-19 日立电线株式会社 氮化物半导体模板和发光二极管
CN104272430A (zh) * 2012-04-26 2015-01-07 欧司朗光电半导体有限公司 外延衬底、用于制造外延衬底的方法和具有外延衬底的光电子半导体芯片
US9484490B2 (en) 2012-04-26 2016-11-01 Osram Opto Semiconductors Gmbh Epitaxy substrate, method for producing an epitaxy substrate and optoelectronic semiconductor chip comprising an epitaxy substrate
CN105121693A (zh) * 2013-03-14 2015-12-02 应用材料公司 用于GaN基光电与电子器件的控氧PVD AlN缓冲部
US11575071B2 (en) 2013-03-14 2023-02-07 Applied Materials, Inc. Oxygen controlled PVD ALN buffer for GAN-based optoelectronic and electronic devices
US11081623B2 (en) 2013-03-14 2021-08-03 Applied Materials, Inc. Oxygen controlled PVD AlN buffer for GaN-based optoelectronic and electronic devices
CN105190842A (zh) * 2013-03-14 2015-12-23 佳能安内华股份有限公司 成膜方法、半导体发光元件的制造方法、半导体发光元件和照明装置
US10546973B2 (en) 2013-03-14 2020-01-28 Applied Materials, Inc. Oxygen controlled PVD AlN buffer for GaN-based optoelectronic and electronic devices
US9929310B2 (en) 2013-03-14 2018-03-27 Applied Materials, Inc. Oxygen controlled PVD aluminum nitride buffer for gallium nitride-based optoelectronic and electronic devices
CN105190842B (zh) * 2013-03-14 2017-07-28 佳能安内华股份有限公司 成膜方法、半导体发光元件的制造方法、半导体发光元件和照明装置
US10236412B2 (en) 2013-03-14 2019-03-19 Applied Materials, Inc. Oxygen controlled PVD AlN buffer for GaN-based optoelectronic and electronic devices
US10193014B2 (en) 2013-03-14 2019-01-29 Applied Materials, Inc. Oxygen controlled PVD AlN buffer for GaN-based optoelectronic and electronic devices
CN105633233A (zh) * 2015-12-31 2016-06-01 华灿光电(苏州）有限公司 AlN模板、AlN模板的制备方法及AlN模板上的半导体器件
CN105633223B (zh) * 2015-12-31 2018-10-09 华灿光电(苏州）有限公司 AlGaN模板、AlGaN模板的制备方法及AlGaN模板上的半导体器件
CN105633223A (zh) * 2015-12-31 2016-06-01 华灿光电(苏州）有限公司 AlGaN模板、AlGaN模板的制备方法及AlGaN模板上的半导体器件
CN105755536B (zh) * 2016-02-06 2019-04-26 上海新傲科技股份有限公司 一种采用AlON缓冲层的氮化物的外延生长技术
CN105755536A (zh) * 2016-02-06 2016-07-13 上海新傲科技股份有限公司 一种采用AlON缓冲层的氮化物的外延生长技术
CN105590839B (zh) * 2016-03-22 2018-09-14 安徽三安光电有限公司 氮化物底层、发光二极管及底层制备方法
WO2017161935A1 (zh) * 2016-03-22 2017-09-28 厦门市三安光电科技有限公司 氮化物底层、发光二极管及底层制备方法
CN105590839A (zh) * 2016-03-22 2016-05-18 安徽三安光电有限公司 氮化物底层、发光二极管及底层制备方法
CN107845712A (zh) * 2016-09-19 2018-03-27 新世纪光电股份有限公司 含氮半导体元件
CN107845712B (zh) * 2016-09-19 2021-07-20 新世纪光电股份有限公司 含氮半导体元件
CN109841708A (zh) * 2017-11-28 2019-06-04 中国科学院半导体研究所 半导体器件及其制备方法

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