KR102075543B1 - 반도체 기판, 발광 소자 및 전자 소자 - Google Patents
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Abstract
반도체 기판은 기판 상에 버퍼층과, 버퍼층 상에 배치된 도전층을 포함한다. 도전층은 인장형 응력을 갖는 제1 도펀트를 포함하는 제1 도전형 반도체층과, 제1 도전형 반도체층 상에 배치되고 수축형 응력을 갖는 제2 도펀트를 포함하는 제2 도전형 반도체층을 포함한다.
Description
실시예는 반도체 기판에 관한 것이다.
실시예는 발광 소자에 관한 것이다.
실시예는 전자 소자에 관한 것이다.
화합물 반도체 재질을 이용한 다양한 전자 소자나 발광 소자가 개발되고 있다.
전자 소자로는 태양 전지, 광 검출기 또는 전력 소자가 사용될 수 있다.
이러한 전자 소자나 발광 소자는 반도체 기판을 기반으로 제조될 수 있다. 반도체 기판은 성장 기판과 그 위에 성장되는 화합물 반도체층을 포함한다.
이러한 반도체 기판에서, 성장 기판과 화합물 반도체층 사이에 격자 상수 및 열 팽창 계수로 인해 다양한 결함이 발생될 수 있다.
종래의 반도체 기판은 성장 기판과 화합물 반도체층 간의 격자 상수 차이로 인해 전위(dislocation)이 발생되어 결정성이 악화되는 문제가 있다.
아울러, 성장 기판과 화합물 반도체층 간의 열 팽창 계수 차이로 응력(strain)이 발생되고, 이러한 응력에 의해 화합물 반도체층에 크랙(cracks)이 발생되거나 성장 기판이 깨진다.
이와 같이, 종래의 반도체 기판은 화합물 반도체층에 크랙이 발생되기 때문에, 발광 소자나 전자 소자로서의 실질적인 기능을 하는 반도체층를 양질로 두껍게 성장시킬 수 없는 문제가 있다.
실시예는 전위를 차단하여 결정성을 향상시킬수 있는 반도체 기판을 제공한다.
실시예는 응력을 제어하여 크랙을 방지하여 신뢰도 및 수율을 향상시킬 수 있는 반도체 기판을 제공한다.
실시예는 고농도 도펀트의 도핑으로 인해 발광 소자나 전자 소자의 전기적 및 광학적 특성을 향상시킬 수 있는 반도체 기판을 제공한다.
실시예는 반도체 기판을 이용한 발광 소자를 제공한다.
실시예는 반도체 기판을 이용한 전자 소자를 제공한다.
실시예에 따르면, 반도체 기판은, 기판; 상기 기판 상에 버퍼층; 및 상기 버퍼층 상에 배치된 도전층을 포함하고, 상기 도전층은, 인장형 응력을 갖는 제1 도펀트를 포함하는 제1 도전형 반도체층; 및 상기 제1 도전형 반도체층 상에 배치되고 수축형 응력을 갖는 제2 도펀트를 포함하는 제2 도전형 반도체층을 포함한다.
실시예에 따르면, 반도체 기판은, 기판; 상기 기판 상에 버퍼층; 상기 버퍼층 상에 배치된 다수의 도전층; 및 상기 다수의 도전층 사이에 배치된 다수의 비 도전형 반도체층을 포함하고, 상기 도전층은, 인장형 응력을 갖는 제1 도펀트를 포함하는 제1 도전형 반도체층; 및 상기 제1 도전형 반도체층 상에 배치되고 수축형 응력을 갖는 제2 도펀트를 포함하는 제2 도전형 반도체층을 포함한다.
실시예에 따르면, 발광 소자는, 반도체 기판; 상기 반도체 기판 상에 배치된 활성층; 및 상기 활성층 상에 배치되고 상기 반도체 기판의 상기 제1 및 제2 도펀트와 반대 극성인 제3 도펀트를 포함하는 제3 도전형 반도체층을 포함한다.
실시예에 따르면, 전자 소자는, 반도체 기판; 상기 반도체 기판의 양측 영역 상에 배치되고 상기 반도체 기판의 상기 제1 및 제2 도펀트와 반대 극성인 제3 도펀트를 포함하는 제3 도전형 반도체층; 상기 반도체 기판의 중앙 영역 상에 배치된 채널층; 상기 채널층 상에 배치된 게이트 전극; 및 상기 반도체 기판의 양측 영역 상에 배치된 상기 제3 도전형 반도체층 상에 형성된 소오스 전극 및 드레인 전극을 포함한다.
실시예는 인장형 응력을 갖는 도펀트를 포함하는 제1 도전형 반도체층 상에 수축형 응력을 갖는 도펀트를 포함하는 제2 도전형 반도체층을 형성하여 줌으로써, 후공정에 의한 냉각시 응력의 평형이 유지되도록 하여 기판의 깨짐이나 반도체층의 크랙 발생을 억제하여 줄 수 있다.
실시예는 평탄도가 좋지 않은 도펀트를 포함하는 제1 도전형 반도체층 상에 평탄도가 우수한 도펀트를 포함하는 제2 도전형 반도체층을 형성하여 줌으로써, 결정성 향상으로 인한 전기적/광학적 특성의 향상을 기대할 수 있다.
실시예는 요철을 갖는 버퍼층과 그 위에 형성된 제1 도전형 반도체층 상에 LOG 기술을 적용한 제2 도전형 반도체층을 형성하여 줌으로써, 제1 도전형 반도체층을 타고 올라온 전위(dislocation)을 차단시켜 줄 수 있다.
실시예는 제1 도전층 상에 평탄도를 향상시킬 수 있는 비 도전형 반도체층을 형성하여 줌으로써, 상기 비 도전형 반도체층 상에 형성되는 제2 도전층의 평탄도 또한 향상되어 결정성이 향상되어 광학적/전기적 특성의 향상이 기대될 수 있다.
도 1은 제1 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 2는 도 1의 반도체 기판에서 전위 차단을 도시한 도면이다.
도 3은 도1의 반도체 기판에서 응력을 제어하는 모습을 도시한 도면이다.
도 4a는 Si을 포함하는반도체층을 도시한 도면이다.
도 4b는 Ge을 포함하는 반도체층의 표면 상태를 도시한 도면이다.
도 5는 제2 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 6은 제3 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 7은 제4 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 8은 제5 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 9는 도 8의 반도체 기판에서 Si 및 Ge의 농도 분포를 도시한 제1 예시도이다.
도 10은 도 8의 반도체 기판에서 Si 및 Ge의 농도 분포를 도시한 제2 예시도이다.
도 11은 도 8의 반도체 기판에서 Si 및 Ge의 농도 분포를 도시한 제3 예시도이다.
도 12는 도 8의 반도체 기판에서 Si 및 Ge의 농도 분포를 도시한 제4 예시도이다.
도 13은 제1 실시예에 따른 발광 소자를 도시한 단면도이다.
도 14는 제2 실시예에 따른 발광 소자를 도시한 단면도이다.
도 15는 제3 실시예에 따른 발광 소자를 도시한 단면도이다.
도 16은 실시예에 따른 MOSFET를 도시한 단면도이다.
도 2는 도 1의 반도체 기판에서 전위 차단을 도시한 도면이다.
도 3은 도1의 반도체 기판에서 응력을 제어하는 모습을 도시한 도면이다.
도 4a는 Si을 포함하는반도체층을 도시한 도면이다.
도 4b는 Ge을 포함하는 반도체층의 표면 상태를 도시한 도면이다.
도 5는 제2 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 6은 제3 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 7은 제4 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 8은 제5 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 9는 도 8의 반도체 기판에서 Si 및 Ge의 농도 분포를 도시한 제1 예시도이다.
도 10은 도 8의 반도체 기판에서 Si 및 Ge의 농도 분포를 도시한 제2 예시도이다.
도 11은 도 8의 반도체 기판에서 Si 및 Ge의 농도 분포를 도시한 제3 예시도이다.
도 12는 도 8의 반도체 기판에서 Si 및 Ge의 농도 분포를 도시한 제4 예시도이다.
도 13은 제1 실시예에 따른 발광 소자를 도시한 단면도이다.
도 14는 제2 실시예에 따른 발광 소자를 도시한 단면도이다.
도 15는 제3 실시예에 따른 발광 소자를 도시한 단면도이다.
도 16은 실시예에 따른 MOSFET를 도시한 단면도이다.
발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 제1 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 1을 참조하면, 제1 실시예에 따른 반도체 기판(1)은 성장 기판(2), 버퍼층(4) 및 도전층(10)을 포함할 수 있다.
상기 버퍼층(4) 및 상기 도전층(10)은 II-VI족 또는 III-V족 화합물 반도체 재질로 형성될 수 있다. 예컨대, 상기 버퍼층(4) 및 상기 도전층(10)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 성장 기판(2)은 상기 도전층(10)을 성장시키는 한편 상기 도전층(10)을 지지하는 역할을 하며, 반도체 물질의 성장에 적합한 물질로 형성될 수 있다. 상기 성장 기판(2)은 상기 도전층(10)의 격자 상수와 유사하고 열적 안정성을 갖는 재질로 형성될 수 있으며, 전도성 기판, 화합물 반도체 기판 및 절연성 기판 중 하나일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 성장 기판(2)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP 및 Ge로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다.
상기 성장 기판(2)은 도전성을 갖도록 도펀트를 포함할 수도 있지만, 이에 대해서는 한정하지 않는다. 상기 도펀트를 포함하는 상기 성장 기판(2)은 전극층으로 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 성장 기판(2)과 상기 도전층(10) 사이에 버퍼층(4)이 배치될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층(4)은 상기 성장 기판(2)과 상기 도전층(10) 사이의 큰 격자 상수 차이를 완화하여 주거나 상기 성장 기판(2)의 물질이 상기 도전층(10)으로 확산되는 것을 방지하여 주거나 상기 성장 기판(2)의 상면에 리세스(recess)와 같은 결함(melt-back) 현상을 방지하여 주거나 응력을 제어하여 성장 기판(2)의 깨짐을 방지하여 줄 수 있지만, 이에 대해서는 한정하지 않는다.
상기 성장 기판(2) 상에 상기 버퍼층(4)이 형성되고, 상기 버퍼층(4) 상에 상기 도전층(10)이 형성될 수 있다. 다시 말해, 상기 버퍼층(4)은 상기 성장 기판(2)과 상기 도전층(10) 사이에 형성될 수 있다.
이상의 버퍼층(4)의 다양한 기능을 충족하기 위해 상기 버퍼층(4)은 Al을 포함하는 화합물 반도체 재질로 형성될 수 있다. 예컨대, 상기 버퍼층(4)은 AlN 또는 InAlGaN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
Al으로 인해 상기 버퍼층(4)의 상면은 매우 거칠게 형성될 수 있다. 상기 버퍼층(4)에 Al 함량이 증가할수록 상기 버퍼층(4)의 표면 거칠기는 더욱 커질 수 있다. 여기서, 표면 거칠기는 상기 버퍼층(4)의 표면의 요철들의 두께를 의미할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 버퍼층(4)의 표면 거칠기는 수십 nm 내지 수백 nm 일 수 있다. 예컨대, 상기 버퍼층(4)의 표면 거칠기는 50nm 내지 500nm일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층(4) 상에 상기 도전층(10)이 형성될 수 있다. 상기 도전층(10)은 도펀트를 포함하는 질화물 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 도전층(10)은 적어도 2개의 층을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 도전층(10)은 버퍼층(4) 상에 형성되는 제1 도전형 반도체층(6)과 상기 제1 도전형 반도체층(6) 상에 형성되는 제2 도전형 반도체층(8)을 포함할 수 있다.
상기 제1 도전형 반도체층(6)과 상기 제2 도전형 반도체층(8)은 서로 상이한 종류의 화합물 반도체 재질로 형성되거나 서로 동일한 종류의 화합물 반도체 재질로 형성될 수 있다.
예컨대, 상기 제1 도전형 반도체층(6)과 상기 제2 도전형 반도체층(8) 모두는 GaN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제1 도전형 반도체층(6)은 AlGaN을 포함하고 상기 제2 도전형 반도체층(8)은 GaN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 또는, 상기 제1 도전형 반도체층(6)은 GaN을 포함하고 상기 제2 도전형 반도체층(8)은 AlGaN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 도전형 반도체층(6)과 상기 제2 도전형 반도체층(8)은 서로 상이한 종류의 하나 이상의 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 도전형 반도체층(6)은 제1 도펀트를 포함하고, 상기 제2 도전형 반도체층(8)은 제2 도펀트를 포함할 수 있다.
예컨대, 상기 제1 도전형 반도체층(6)의 상기 제1 도펀트는 인장형 응력(tensile stress)을 가지고, 상기 제2 도전형 반도체층(8)의 상기 제2 도펀트는 수축형 응력(compressive stress)을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 도전형 반도체층(8)은 상기 제1 도전형 반도체층(6)의 응력을 상쇄하여 주는 역할을 할 수 있다. 즉, 상기 제1 도전형 반도체층(6)의 인장형 응력으로 인해 후공정에 의한 냉각(cooling down)시 응력의 평형(수축형 응력의 세기와 인장형 응력의 세기가 동일하거나 거의 유사함)이 이루어지지 않게 되어, 도전층에 크랙이 발생되거나 성장 기판이 깨질 수 있다.
따라서, 이러한 문제를 해소하기 위해, 상기 제1 도전형 반도체층(6)에 의한 인장형 응력과 반대인 수축형 응력을 갖는 제2 도전형 반도체층(8)이 형성됨으로써, 후공정에 의한 냉각시 응력의 평형이 이루어져 상기 도전층(10)에 크랙이 발생되지 않고 성장 기판(2)이 깨지지 않게 된다.
상기 제1 및 제2 도펀트는 동일한 극성의 도펀트, 즉 n형 도펀트일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제1 도펀트는 Si을 포함하고, 상기 제2 도펀트는 Si, Ge, Sn, Se 및 Te 중 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
반도체 기판이 상용화되기 위해서는 고농도의 Si이 도핑되어야 한다. 예컨대, Si의 도핑 농도는 1E18 내지 2E19일 수 있지만, 이에 대해서는 한정하지 않는다.
실란 가스(SiH4)가 챔버에 주입되어 Si 도펀트로서 상기 제1 도전형 반도체층(6)에 도핑될 수 있다.
하지만, 상기 제1 도전형 반도체층(6)에 최대 2E19 이상의 Si 도펀트가 도핑되기는 어렵다. 따라서, 상기 제1 도전형 반도체층(6)을 포함하는 도전층에 요구되는 도펀트 농도(1E20)가 충족되지 않게 되어, 이러한 반도체 기판은 상용화가 용이하지 않게 된다.
더군다나, 상기 제1 도전형 반도체층(6)에 Si 도펀트가 고농도로 도핑될수록, 상기 제1 도전형 반도체층(6)에 전위(dislocation) 개수 또는 밀도는 증가되게 되어 제품 불량으로 인한 제품 수율 저하가 발생될 수 있다.
제1 실시예에 따르면, Si을 포함하는 제1 도전형 반도체층(6) 상에 수축형 응력을 갖는 제2 도펀트, 즉 Ge, Sn, Se 및 Te 중 적어도 하나를 포함하는 제2 도전형 반도체층(8)이 형성될 수 있다.
이에 따라, 상기 제2 도전형 반도체층(8)의 수축형 응력에 의해 상기 제1 도전형 반도체층(6)에 기인한 인장형 응력이 상쇄되고, 제1 도전형 반도체층(6)보다 더욱 고농도의 도펀트가 도핑될 수 있으며, 전위 개수 또는 밀도가 줄어들 수 있다.
도 2에 도시한 바와 같이, 상기 버퍼층(4)을 타고 올라온 전위가 그대로 제1 도전형 반도체층(6)을 타고 올라간다. 하지만, 상기 제2 도전형 반도체층(8)에 의해 상기 제1 도전형 반도체층(6)의 대부분의 전위가 차단될 수 있다.
이와 같이 제2 도전형 반도체층(8)에 의해 전위가 차단되는 것은 상기 제2 도전형 반도체층(8)가 상기 제1 도전형 반도체층(6) 위에서 LOG(lateral overgrowth) 방식으로 성장되기 때문이다.
즉, 제1 도전형 반도체층(6)은 표면 거칠기가 매우 큰 상기 버퍼층(4) 상에 형성되기 때문에, 상기 제1 도전형 반도체층(6)의 표면 또한 거칠게 된다. 상기 제1 도전형 반도체층(6)의 표면은 상기 버퍼층(4)의 표면의 형상에 대응되도록 형성될 수 있다. 상기 제2 도전형 반도체층(8)의 표면의 요철 크기는 상기 제1 도전형 반도체층(6)의 표면의 요철 크기보다 더 작을 수 있다.
상기 제1 도전형 반도체층(6)의 두께는 10nm 내지 5㎛일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 도전형 반도체층(6)의 두께는 상기 버퍼층(4)의 두께보다 작을 수 있지만, 이에 대해서는 한정하지 않는다.
도 4a에 도시한 바와 같이, 상기 제1 도전형 반도체층(6)과 같은 Si-GaN의 표면은 평판하지 않고 거칠게 된다. 이와 같이 표면이 거친 Si-GaN을 발광 소자나 전자 소자에 채용하는 경우, 광학적/전기적 특성이 저하될 수 있다.
이와 같이 표면이 거친 제1 도전형 반도체층(6) 상에 제2 도전형 반도체층(8)을 성장하면, 상기 제1 도전형 반도체층(6)의 표면의 요철의 최저점이 위치하는 골에서 위로 성장되다가 최상점이 위치하는 산에서 산에 인접한 골들에서 성장된 반도체층이 수평 방향으로 성장되는 2-D 성장을 하게 된다. 이러한 경우, 상기 제1 도전형 반도체층(6)을 타고 수직 방향으로 올라온 전위가 상기 제2 도전형 반도체층(8)의 성장 방향, 즉 수평 방향으로 변경되게 되므로, 전위가 수직 방향으로 진행되지 않게 된다. 따라서, 상기 제2 도전형 반도체층(8)에는 거의 전위가 발생되지 않게 된다.
아울러, 상기 제2 도전형 반도체층(8)은 Si을 제외한 n형 도펀트로 형성되므로, 그 표면이 평탄하다.
도 4b에 도시한 바와 같이, 제2 도전형 반도체층(8)이 Ge-GaN을 형성되는 경우, Ge-GaN의 표면은 도 4a에 도시된 Si-GaN의 표면에 비해 매우 부드럽고 평탄함을 알 수 있다.
따라서, 상기 제2 도전형 반도체층(8)에 의해 전위가 차단되어 결정성이 향상되고 그 표면 막질이 우수하여 전기적/광학적 특성이 향상될 수 있다.
상기 제2 도펀트의 도핑 농도는 1E19 내지 3E20의 범위로 상기 제2 도전형 반도체층(8)에 도핑될 수 있다. 따라서, 상기 제2 도전형 반도체층(8)의 제2 도펀트의 도핑 농도는 상기 제1 도전형 반도체층(6)의 제1 도펀트의 도핑 농도보다 10배 내지 15배 클 수 있다. 다시 말해, 상기 제2 도전형 반도체층(8)은 상기 제1 도전형 반도체층(6)의 Si 도핑의 한계를 보완하여 주어, 고농도에 의한 저 전류 특성 및 신뢰성이 향상될 수 있다.
상기 제2 도전형 반도체층(8)의 두께는 10nm 내지 5㎛일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 도전형 반도체층(8)의 두께는 상기 제1 도전형 반도체층(6)의 두께보다 클 수 잇지만, 이에 대해서는 한정하지 않는다.
따라서, 상기 제1 도전형 반도체층(6)과 상기 제2 도전형 반도체층(8)의 두께 관계는 다음과 같이 표현될 수 있지만, 이에 대해서는 한정하지 않는다.
10nm < 제1 도전형 반도체층(6) < 제2 도전형 반도체층(8) < 5㎛
도 3에 도시한 바와 같이, 상기 제1 도전형 반도체층(6)은 인장형 응력(102)이 발생되게 되는데, 이러한 인장형 응력(102)이 수축형 응력(104)을 발생시키는 상기 제2 도전형 반도체층(8)에 의해 상쇄되어, 후고정의 냉각시 응력 평형이 유지되어 크랙 발생이나 성장 기판(2)의 깨짐이 방지될 수 있다.
도 5는 제2 실시예에 따른 반도체 기판을 도시한 단면도이다.
제2 실시예는 도전층(10, 12, 14)이 다수개 구비되는 것을 제외하고는 제1 실시예에와 동일하다. 제2 실시예에서 제1 실시예와 동일한 기능이나 동일한 형상은 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.
도 5를 참조하면, 제2 실시예에 따른 반도체 기판(1A)은 성장 기판(2), 버퍼층(4) 및 다수의 도전층(10, 12, 14)을 포함할 수 있다.
상기 도전층(10, 12, 14)은 제1 도전형 반도체층(6) 및 상기 제1 도전형 반도체층(6) 상에 형성된 제2 도전형 반도체층(8)을 포함할 수 있다.
상기 제1 도전형 반도체층(6)은 Si을 포함하고, 상기 제2 도전형 반도체층(8)은 Si보다 큰 수축형 응력을 야기하는 예컨대, Ge을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층(4) 상에 다수의 도전층(10, 12, 14)이 연속적으로 형성될 있다. 즉, 상기 도전층(10, 12, 14)은 N회 형성될 수 있다. 이는 제1 및 제2 도전형 반도체층(6, 8)을 한 주기로 하여 N 주기로 형성되는 것을 의미할 수 있다.
N회는 10회 내지 100회의 범위일 수 있지만, 이에 대해서는 한정하지 않는다.
여기서, N회 반복된 다수의 도전층(10, 12, 14)의 총 두께는 10㎛이하일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 도전형 반도체층(6) 및 제2 도전형 반도체층(8)을 포함하는 도전층(10, 12, 14)의 두께가 200nm인 경우, 50회 이하의 도전층들이 반복하여 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제2 실시예는 다수의 도전층(10, 12, 14)을 형성하여 줌으로써, 더욱 완벽한 전위 차단이 가능하며 응력 제어가 용이하여 성장 기판(2)의 깨짐이나 크랙 발생 가능성을 최소화하여 줄 수 있다.
도 6은 제3 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 6을 참조하면, 제3 실시예에 따른 반도체 기판(1B)은 성장 기판(2), 버퍼층(4), 제1 도전층(10) 및 비 도전형 반도체층(16) 및 제2 도전층(18)을 포함할 수 있다.
상기 제1 도전층(10) 및 상기 제2 도전층(18) 각각은 제1 도전형 반도체층(6) 및 상기 제1 도전형 반도체층(6) 상에 형성된 제2 도전형 반도체층(8)을 포함할 수 있다.
상기 제1 도전형 반도체층(6)은 제1 도펀트를 포함하고, 상기 제2 도전형 반도체층(8)은 제2 도펀트를 포함할 수 있다.
상기 제1 및 제2 도펀트는 동일한 극성의 도펀트, 즉 n형 도펀트일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제1 도펀트는 인장형 응력을 갖는 Si을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 제2 도펀트는 수축형 응력을 갖는 Ge, Sn, Se 및 Te 중 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 비 도전형 반도체층(16)은 상기 제1 도전층(10) 및 상기 제2 도전층(18) 사이에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 비 도전형 반도체층(16)은 도펀트를 포함하지 않을 수 있다.
상기 비 도전형 반도체층(16)은 II-VI족 또는 III-V족 화합물 반도체 재질로 형성될 수 있다. 예컨대, 상기 비 도전형 반도체층(16)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 비 도전형 반도체층(16)은 상기 제1 도전층(10), 즉 상기 제2 도전형 반도체층(8)의 표면보다 더욱 더 평판한 표면을 갖도록 하여 줄 수 있지만, 이에 대해서는 한정하지 않는다. 다시 말해, 상기 비 도전형 반도체층(16)의 표면 거칠기는 상기 제1 도전층(10)의 상기 제2 도전형 반도체층(8)의 표면 거칠기보다 작을 수 있다.
상기 비 도전형 반도체층(16)의 표면이 더욱 더 평탄화됨에 따라, 상기 비 도전형 반도체층(16) 상에 형성되는 상기 제2 도전층(18)의 제2 도전형 반도체층(8)의 표면이 또한 적어도 상기 비 도전형 반도체층(16)의 표면보다 큰 평탄도를 가질 수 있다.
제2 실시예는 제1 도전층(10) 상에 평탄도를 향상시킬 수 있는 비 도전형 반도체층(16)을 형성하여 줌으로써, 상기 비 도전형 반도체층(16) 상에 형성되는 제2 도전층(18)의 평탄도 또한 향상되어 결정성이 향상되어 광학적/전기적 특성의 향상이 기대될 수 있다.
도 7은 제4 실시예에 따른 반도체 기판을 도시한 단면도이다.
제4 실시예는 도전층(10, 20, 24)과 비 도전형 반도체층(16, 22)이 반복적으로 형성되는 것을 제외하고는 제3 실시예와 거의 유사하다. 제4 실시예에서 제3 실시예와 동일한 기능이나 동일한 형상은 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.
도 7을 참조하면, 제4 실시예에 따른 반도체 기판(1C)은 성장 기판(2), 버퍼층(4), 다수의 도전층(10, 20, 24) 및 상기 다수의 도전층(10, 20, 24) 사이에 형성된 다수의 비 도전형 반도체층(16, 22)을 포함할 수 있다.
상기 버퍼층(4) 상에 도전층(10, 20, 24)과 비 도전형 반도체층(16, 22)이 교대로 형성될 수 있다.
상기 반도체 기판(1C)의 최상층은 도전층(34)일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 도전층(10, 20, 24)과 상기 비 도전형 반도체층(16, 22)이 교대로 형성됨에 따라, 상기 반도체 기판(1C)의 최상층에 형성된 도전층(34)의 표면 평탄도를 극대화할 수 있다.
아울러, 상기 도전층(10, 20, 24)과 상기 비 도전형 반도체층(16, 22)이 교대로 형성됨에 따라, 전위 차단이 가능하며 성장 기판(2)의 깨짐이나 크랙 발생을 최소화할 수 있다.
도 8은 제5 실시예에 따른 반도체 기판을 도시한 단면도이다.
제5 실시예는 도전층(28, 34)의 제2 도전형 반도체층(26, 32)에 적어도 서로 상이한 종류의 하나 이상의 도펀트가 포함되는 것을 제외하고는 제3 실시예와 유사하다. 제5 실시예에서 제3 실시예와 동일한 기능이나 동일한 형상은 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.
도 8을 참조하면, 제5 실시예에 따른 반도체 기판(1D)은 성장 기판(2), 버퍼층(4), 다수의 도전층(28, 34) 및 상기 다수의 도전층(28, 34) 사이에 형성된 다수의 비 도전형 반도체층(30)을 포함할 수 있다.
상기 제1 도전층(28) 및 상기 제2 도전층(34) 각각은 제1 도전형 반도체층(6) 및 상기 제1 도전형 반도체층(6) 상에 형성된 제2 도전형 반도체층(26, 32)을 포함할 수 있다.
상기 제1 도전형 반도체층(6)은 제1 도펀트를 포함하고, 상기 제2 도전형 반도체층(26, 32)은 제2 도펀트를 포함할 수 있다.
상기 제1 및 제2 도펀트는 동일한 극성의 도펀트, 즉 n형 도펀트일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제1 도펀트는 인장형 응력을 갖는 Si을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 제2 도펀트는 수축형 응력을 갖는 Ge, Sn, Se 및 Te 중 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 비 도전형 반도체층(30)은 상기 제1 도전층(28) 및 상기 제2 도전층(34) 사이에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제1 도전층(28) 및 상기 제2 도전층(34) 각각의 상기 제1 도전형 반도체층(6)은 수축형 응력을 갖는 도펀트, 예컨대 100%의 농도를 갖는 Si만을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 도전층(28)의 상기 제2 도전형 반도체층(26) 및 상기 제2 도전층(34)의 상기 제2 도전형 반도체층(32) 각각은 서로 상이한 종류의 하나 이상의 도펀트를 포함할 수 있다.
예컨대, 상기 서로 상이한 종류의 하나 이상의 도펀트 중 하나는 상기 제1 도전형 반도체층(6)에 포함된 도펀트와 동일한 종류의 도펀트를 포함하고, 상기 서로 상이한 종류의 하나 이상의 도펀트 중 다른 하나는 상기 제1 도전형 반도체층(6)에 포함된 도펀트와 상이한 종류의 도펀트, 즉 인장형 응력을 갖는 Ge, Sn, Se 및 Te 중 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제1 도전층(28)의 상기 제2 도전형 반도체층(26) 및 상기 제2 도전층(34)의 상기 제2 도전형 반도체층(32) 각각은 Si과 Ge을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 서로 상이한 종류의 하나 이상의 도펀트의 농도는 두께 방향을 따라 가변될 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 도 9에 도시한 바와 같이, Si의 농도는 상기 제2 도전형 반도체층(26, 32)의 두께 방향을 따라 100%에서 0%로 선형적으로 감소하고, Ge의 농도는 상기 제2 도전형 반도체층(26, 32)의 두께 방향을 따라 0%에서 100%로 선형적으로 증가할 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 상기 제2 도전형 반도체층(26)에 접촉하는 상기 비 도전형 반도체층(30)의 배면으로부터 일부 깊이까지 Ge가 포함될 수도 있지만, 이에 대해서는 한정하지 않는다. 즉, 상기 비 도전형 반도체층(30)의 배면과 상기 비 도전형 반도체층(30)의 두께의 10% ~ 20%의 깊이 사이에 Ge이 포함될 수 있지만, 이에 대해서는 한정하지 않는다. 한편, 상기 비 도전형 반도체층(30)의 두께의 10% ~ 20%의 깊이로부터 상기 비 도전형 반도체층(30)의 두께의 80% ~ 90%이 깊이까지는 어떠한 도펀트도 포함되지 않으며, 상기 비 도전형 반도체층(30)의 두께의 80% ~ 90%이 깊이와 상기 비 도전형 반도체층(30)의 상면 사이에 Si이 포함될 수 있지만, 이에 대해서는 한정하지 않는다.
이를 정리하면, 다음의 표1로 나타내어질 수 있다.
| 비 도전형 반도체층(30) | 정의 | 도펀트 |
| 하부 영역 | 비 도전형 반도체층(30)의 배면부터 비 도전형 반도체층(30)의 두께의 10% ~ 20%의 깊이 | Ge |
| 중심 영역 | 비 도전형 반도체층(30)의 두께의 10% ~ 20% 내지 80% ~ 90%의 깊이 | 없음 |
| 상부 영역 | 비 도전형 반도체층(30)의 두께의 80% ~ 90%의 깊이로부터 제2 도전형 반도체층(26)의 상면 | Si |
상기 하부 영역에서 Ge의 농도는 선형적으로 또는 비선형적으로 가변되고, 상기 상부 영역에서 Si는 선형적으로 또는 비선형적으로 가변될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 도전형 반도체층(26, 32)에 상기 제1 도전형 반도체층(6)에 포함된 도펀트와 동일한 도펀트가 포함됨에 따라, 상기 제2 도전형 반도체층(26, 32)을 형성하기가 용이하다. 또한 상기 제2 도전형 반도체층(26, 32)의 배면으로부터 상기 제1 도전형 반도체층(6)에 포함된 도펀트와 동일한 도펀트의 농도가 감소됨에 따라 인장형 응력이 줄어드는 한편, Ge의 농도의 증가에 의해 수축형 응력이 증가되어 결국 상기 제2 도전형 반도체층(26, 32)에 전체적으로 수축형 응력을 증가시켜 주어, 상기 제1 도전형 반도체층(6)의 인장형 응력을 상쇄시켜 줄 수 있다.
예컨대, 도 10에 도시한 바와 같이, Si의 농도는 상기 제2 도전형 반도체층(26, 32)의 두께 방향을 따라 100%에서 0%로 비선형적으로 감소하고, Ge의 농도는 상기 제2 도전형 반도체층(26, 32)의 두께 방향을 따라 0%에서 100%로 비선형적으로 증가할 수 있지만, 이에 대해서는 한정하지 않는다.
즉, 상기 Si의 농도는 아래 방향으로 오목한 비선형으로 감소되고, 상기 Ge의 농도는 아래 방향으로 오목한 비선형으로 증가될 수 있다. 다시 말해, 상기 Si의 농도는 상기 제2 도전형 반도체층(26, 32)의 배면으로부터 비교적 급격하게 감소되다가 상기 제2 도전형 반도체층(26, 32)의 상면에 인접할수록 비교적 완만하게 감소될 수 있다. 이에 반해, 상기 Ge의 농도는 상기 제2 도전형 반도체층(26, 32)의 배면으로부터 비교적 완만하게 증가하다가 상기 제2 도전형 반도체층(26, 32)의 상면에 인접할수록 비교적 급격하게 증가될 수 있다.
예컨대, 도 11에 도시한 바와 같이, Si의 농도는 상기 제2 도전형 반도체층(26, 32)의 두께 방향을 따라 100%에서 0%로 비선형적으로 감소하고, Ge의 농도는 상기 제2 도전형 반도체층(26, 32)의 두께 방향을 따라 0%에서 100%로 비선형적으로 증가할 수 있지만, 이에 대해서는 한정하지 않는다.
즉, 상기 Si의 농도는 위 방향으로 볼록한 비선형으로 감소되고, 상기 Ge의 농도는 위 방향으로 볼록한 비선형으로 증가될 수 있다. 다시 말해, 상기 Si의 농도는 상기 제2 도전형 반도체층(26, 32)의 배면으로부터 비교적 완만하게 감소되다가 상기 제2 도전형 반도체층(26, 32)의 상면에 인접할수록 비교적 급격하게 감소될 수 있다. 이에 반해, 상기 Ge의 농도는 상기 제2 도전형 반도체층(26, 32)의 배면으로부터 비교적 급격하게 증가하다가 상기 제2 도전형 반도체층(26, 32)의 상면에 인접할수록 비교적 완만하게 증가될 수 있다.
예컨대, 도 12에 도시한 바와 같이, Si의 농도는 상기 제2 도전형 반도체층(26, 32)의 두께 방향을 따라 100%에서 0%로 게단형으로 감소하고, Ge의 농도는 상기 제2 도전형 반도체층(26, 32)의 두께 방향을 따라 0%에서 100%로 계단형으로 증가할 수 있지만, 이에 대해서는 한정하지 않는다.
즉, 상기 Si의 농도는 계단형으로 감소되고, 상기 Ge의 농도는 계단형으로 증가될 수 있다. 다시 말해, 상기 Si의 농도는 상기 제2 도전형 반도체층(26, 32)의 배면으로부터 상기 제2 도전형 반도체층(26, 32)의 상면으로 갈수록 다수의 계단으로 감소될 수 있다. 이에 반해, 상기 Ge의 농도는 상기 제2 도전형 반도체층(26, 32)의 배면으로부터 상기 제2 도전형 반도체층(26, 32)의 상면으로 갈수록 다수의 계단으로 증가될 수 있다.
한편, 도시되지 않았지만, 제5 실시예는 제4 실시예에 병합될 수 있지만, 이에 대해서는 한정하지 않는다.
도 13은 제1 실시예에 따른 발광 소자를 도시한 단면도이다.
제1 실시예에 따른 발광 소자에는 앞서 설명한 제1 내지 제5 실시예에 따른 반도체 기판(1, 1A, 1B, 1C, 1D) 중 적어도 어느 하나의 반도체 기판이 채용될 수 있지만, 설명의 편의를 위해 이하에서는 제1 실시예에 따른 반도체 기판이 채용되는 것에 한정하여 설명한다.
이하의 설명에서, 제1 내지 제5 실시예에 따른 반도체 기판(1, 1A, 1B, 1C, 1D)과 동일한 기능이나 동일한 형상에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.
도 13을 참조하면, 제1 실시예에 따른 발광 소자는 성장 기판(2), 버퍼층(4), 도전층, 활성층(52) 및 제3 도전형 반도체층(54), 투명 전극층(58) 및 제1 및 제2 전극(60, 62)을 포함할 수 있다.
상기 성장 기판(2), 상기 버퍼층(4) 및 상기 도전층은 제1 실시예에 따른 반도체 기판일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층(4), 상기 도전층, 상기 활성층(52) 및 상기 제3 도전형 반도체층(54)은 II-VI족 또는 III-V족 화합물 반도체 재질로 형성될 수 있다. 예컨대, 상기 버퍼층(4), 상기 도전층, 상기 활성층(52) 및 상기 제3 도전형 반도체층(54)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 도전층은 제1 도전형 반도체층(6)과 상기 제1 도전형 반도체층(6) 상에 형성된 제2 도전형 반도체층을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 도전형 반도체층(6)과 상기 제2 도전형 반도체층은 서로 동일한 종류의 화합물 반도체 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 도전형 반도체층(6) 및/또는 상기 제2 도전형 반도체층은 상기 제3 도전형 반도체층(54)과 서로 상이한 종류의 화합물 반도체 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 도전형 반도체층(6)과 상기 제2 도전형 반도체층은 서로 동일한 극성의 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 도전형 반도체층(6) 및/또는 상기 제2 도전형 반도체층은 상기 제3 도전형 반도체층(54)과 서로 상이한 극성의 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제1 도전형 반도체층(6) 및/또는 상기 제2 도전형 반도체층은 n형 도펀트를 포함하고, 상기 제3 도전형 반도체층(54)은 p형 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 n형 도펀트는 Si, Ge, Sn, Se 및 Te 중 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 p형 도펀트는 Mg, Zn, Ca, Sr 및 Ba 중 적어도 하나를 포함하지만, 이에 대해서는 한정하지 않는다.
상기 제1 도전형 반도체층(6)은 인장형 응력을 갖는 Si을 포함하고, 상기 제2 도전형 반도체층은 수축형 응력을 갖는 Ge, Sn, Se 및 Te 중 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 도전형 반도체층의 도펀트의 농도는 상기 제1 도전형 반도체층(6)의 도펀트의 농도보다 10배 내지 15배 클 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 도전형 반도체층은 상기 제1 도전형 반도체층(6)의 막질을 보완하여 주고 평탄도를 향상시켜 주며 크랙 발생이나 성장 기판(2)의 깨짐을 방지하여 줄 수 있다. 아울러, 상기 제2 도전형 반도체층은 상기 버퍼층(4)을 타고 올라와 상기 제2 도전형 반도체층에서 차단되지 못한 전위를 차단시켜 주어 광학적/전기적 특성을 향상시켜 줄 수 있다.
상기 도전층, 상기 활성층(52) 및 상기 제3 도전형 반도체층(54)에 의해 광을 생성하는 발광 구조물(56)이 형성될 수 있다.
도시되지 았지만, 상기 제3 도전형 반도체층(54) 상에 도펀트를 포함하는 도전형 반도체층 및/또는 도펀트를 포함하지 않는 비 도전형 반도체층이 하나 또는 그 이상 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 도전층은 제1 캐리어, 즉 전자를 생성하여 주고, 상기 제3 도전형 반도체층(54)은 제2 캐리어, 즉 정공을 생성하여 줄 수 있지만, 이에 대해서는 한정하지 않는다.
상기 활성층(52)은 상기 도전층의 전자와 상기 제3 도전형 반도체층(54)의 정공의 재결합에 의해 상기 활성층(52)의 형성 물질에 따른 에너지 밴드갭(Energy Band Gap)에 상응하는 파장을 갖는 빛을 방출할 수 있다.
상기 활성층(52)은 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 상기 활성층(52)은 우물층과 배리어층을 한 주기로 하여 우물층과 배리어층이 반복적으로 형성될 수 있다. 상기 우물층과 배리어층의 반복주기는 발광 소자의 특성에 따라 변형 가능하므로, 이에 대해서는 한정하지 않는다.
상기 활성층(52)은 예를 들면, InGaN/GaN의 주기, InGaN/AlGaN의 주기, InGaN/InGaN의 주기 등으로 형성될 수 있다. 상기 배리어층의 밴드갭은 상기 우물층의 밴드갭보다 크게 형성될 수 있다.
상기 투명 전극층(58)은 상기 발광 구조물(56), 구체적으로 제3 도전형 반도체층(54) 상에 배치될 수 있다. 만일 상기 제3 도전형 반도체층(54) 상에 또 다른 도전형 반도체층, 예컨대 제4 도전형 반도체층이 배치되는 경우, 상기 투명 전극층(58)은 상기 제4 도전형 반도체층 상에 배치될 수 있다.
상기 투명 전극층(58)은 전류를 스프레팅하는 역할을 하거나 상기 발광 구조물(56)과 오믹 콘택을 형성하여 상기 발광 구조물(56)에 보다 용이하게 전류가 흐르도록 하는 역할을 할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 투명 전극층(58)은 광이 투과되는 투명한 도전 물질로 형성될 수 있다. 상기 투명한 도전 물질로는, ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO로 이루어지는 그룹으로부터 선택된 적어도 하나가 포함될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 전극(60)은 상기 제1 도전형 반도체층(6)과 전기적으로 연결되기 위해 상기 제1 도전형상기 반도체층의 일부 영역 상에 형성되고, 상기 제2 전극(62)은 상기 투명 전극층(58)과 전기적으로 연결되기 위해 상기 투명 전극층(58)의 일부 영역 상에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 및 제2 전극(60, 62)은 예컨대 Al, Ti, Cr, Ni, Pt, Au, W, Cu 및 Mo으로 이루어지는 그룹으로부터 선택된 하나 또는 다층 구조를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
도시되지 않았지만, 상기 제1 및 제2 전극(60, 62) 각각의 하부에 전류가 집중되는 것을 방지하기 위해 상기 제1 및 제2 전극(60, 62) 각각의 아래에 전류 차단층이 배치될 수 있다. 상기 제1 및 제2 전극(60, 62) 각각이 상기 제1 도전형 반도체층(6) 및 상기 투명 전극층(58)에 전원을 공급하기 위해 상기 제1 및 제2 전극(60, 62) 각각의 사이즈는 상기 전류 차단층의 사이즈보다 클 수 있다. 아울러, 상기 제1 전극(60)은 상기 제1 도전형 반도체층(6)에 전기적으로 연결되고, 상기 제2 전극(62)은 상기 투명 전극층(58)에 전기적으로 연결될 수 있다.
예컨대, 상기 제1 전극(60)은 상기 전류 차단층을 둘러싸며 상기 제1 전극(60)의 배면은 상기 제1 도전형 반도체층(6)에 접촉될 수 있다. 예컨대, 상기 제2 전극(62)은 상기 전류 차단층을 둘러싸며 상기 제2 전극(62)의 배면은 상기 투명 전극층(58)에 접촉될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 실시예에 따른 발광 소자는 활성층(52)에서 생성된 광이 적어도 투명 전극층(58)을 통해 전방으로 방출되는 수평형 구조(lateral type structure) 발광 소자일 수 있다.
한편, 상기 활성층(52)에서 생성되어 하부 방향으로 진행된 광은 상기 버퍼층(4)의 상면에 형성된 요철이나 상기 제1 도전형 반도체층(6)의 상면에 형성된 요철에 의해 산란되거나 반사되므로, 광 추출 효율이 향상될 수 있다.
도 14는 제2 실시예에 따른 발광 소자를 도시한 단면도이다.
제2 실시예에 따른 발광 소자는 반사 전극층(64)을 제외하고는 제1 실시예에 따른 발광 소자와 거의 유사하다.
제2 실시예에 따른 발광 소자는 제1 실시예에 따른 발광 소자를 180도 뒤집은 형태로 배치될 수 있다. 이에 따라, 활성층(52)에서 생성된 광은 적어도 성장 기판(2)을 통해 전방으로 진행되는 플립칩형 구조(flip-chip type structure) 발광 소자일 수 있지만, 이에 대해서는 한정하지 않는다.
도 15을 참조하면, 제2 실시예에 따른 발광 소자는 성장 기판(2), 버퍼층(4), 도전층, 활성층(52) 및 제3 도전형 반도체층(54), 반사 전극층(64) 및 제1 및 제2 전극(60, 62)을 포함할 수 있다.
상기 성장 기판(2), 상기 버퍼층(4) 및 상기 도전층은 제1 실시예에 따른 반도체 기판일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 성장 기판(2)이 180도 뒤집하게 되므로, 상기 성장 기판(2)이 최상층에 위치하게 된다.
상기 반사 전극층(64)은 상기 제3 도전형 반도체층(54) 아래, 즉 상기 제3 도전형 반도체층(54) 및 상기 제2 전극(62) 사이에 형성될 수 있다.
상기 반사 전극층(64)은 반사 특성이 우수한 반사 물질을 포함하는데, 예컨대 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 및 Hf로 이루어지는 그룹으로부터 선택된 하나 또는 다층 구조를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 반사 전극층(64)이 상기 제3 도전형 반도체층(54)과의 오믹 콘택 특성이 좋지 않은 경우, 투명 전극층(미도시)이 상기 제3 도전형 반도체층(54)과 상기 반사 전극층(64) 사이에 배치될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 투명 전극층은 상기 제3 도전형 반도체층(54)과의 오믹 컨택 특성이 우수한 투명한 재질로 형성될 수 있다.
상기 반사 전극층(64)은 활성층(52)에서 생성되어 하부 방향으로 진행된 광을 반사시켜 주는 역할을 하므로, 상기 반사 전극층(64)은 상기 제3 도전형 반도체층(54)의 사이즈와 동일한 사이즈를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 전극(62)의 사이즈는 상기 반사 전극층(64)보다 적어도 작은 사이즈를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 활성층(52)에서 생성된 광은 상기 성장 기판(2)을 통해 전방 방향으로 방출될 수 있다. 상기 활성층(52) 위에 요철을 갖는 버퍼층(4)이나 제1 도전형 반도체층(6)이 형성되므로, 이러한 요철에 의해 상기 활성층(52)의 광을 더욱 더 추출되어 외부로 방출될 수 있어 광 추출 효율이 향상될 수 있다.
상기 활성층(52)에서 생성되어 하부 방향으로 진행된 광은 상기 반사 전극층(64)에 의해 산란되거나 반사되므로, 광 추출 효율이 향상될 수 있다.
도 15는 제3 실시예에 따른 발광 소자를 도시한 단면도이다.
도 15를 참조하면, 제3 실시예에 따른 발광 소자는 지지 기판(70), 접합층(72), 전극층(74), 보호층(78), 발광 구조물(56) 및 전극(82)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 발광 구조물(56)은 도전층, 활성층(52) 및 제3 도전형 반도체층(54)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 도전층은 제1 도전형 반도체층(6) 및 상기 제1 도전형 반도체층(6) 상에 형성된 제2 도전형 반도체층을 포함할 수 있다.
상기 지지 기판(70)은 그 위에 형성되는 복수의 층들을 지지할 뿐만 아니라 전극으로서의 기능을 가질 수 있다. 상기 지지 기판(70)은 금속 물질, 예를 들어 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu), 몰리브덴(Mo) 및 구리-텅스텐(Cu-W) 중 적어도 하나를 포함할 수 있다.
상기 접합층(72)은 본딩층으로서, 상기 전극층(74)과 상기 지지 기판(70) 사이에 형성된다. 상기 접합층(72)은 전극층(74) 및 상기 지지 기판(70) 사이의 접착력을 강화시켜 주는 매개체 역할을 할 수 있다. 상기 접합층(72)은 예를 들어, Ti, Au, Sn, Ni, Nb, Cr, Ga, In, Bi, Cu, Ag 및 Ta로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 전극층(74)은 활성층(52)에 전원을 공급하는 전극으로서의 역할을 하며, 활성층(52)으로부터 생성되어 하부 방향으로 진행된 광을 반사시켜 주는 역할을 할 수 있다. 상기 전극층(74)을 반사층이라 명명할 수도 있다. 상기 전극층(74)은 반사층만을 포함하거나, 반사층 및 오믹 콘택층을 포함할 수도 있지만, 이에 대해서는 한정하지 않는다. 상기 전극층(74)은 예컨대 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 및 Hf로 이루어지는 그룹으로부터 선택된 하나 또는 다층 구조를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 전극층(74)과 상기 제3 도전형 반도체층(54)의 주변 영역의 둘레를 따라 보호층(78)이 형성될 수 있다. 상기 보호층(78)은 도전성 이물질에 의한 전극층(74)의 측면과 발광 구조물(56)의 측면 사이의 전기적인 쇼트를 방지하여 줄 수 있다. 상기 보호층(78)은 절연 물질 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, Al2O3로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 또는 상기 보호층(78)은 금속 물질 예컨대 Cu, Ag, Ni, Al, Pt 및 Au로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 보호층(78)이 금속 물질로 형성되는 경우, 상기 보호층(78)은 전극으로서의 역할을 하므로 상기 보호층(78)에 수직으로 접하는 활성층(52)에서도 광이 생성될 수 있어, 광의 생성 면적을 확대하여 광 효율을 향상시킬 수 있다.
제3 실시예에 따른 발광 소자는 전류 차단층(76)을 더 포함할 수 있다. 상기 전류 차단층(76)은 상기 전극(82)에 수직으로 전류가 집중되는 것을 방지하기 위한 것으로서, 상기 제3 도전형 반도체층(54) 및 상기 전극층(74) 사이에 배치될 수 있다. 상기 전류 차단층(76)은 적어도 상기 전극(82)의 일부 영역과 중첩되도록 배치될 수 있다. 상기 전류 차단층(76)은 상기 전극층(74)보다 작은 전기 전도성을 갖거나, 상기 전극층(74)보다 큰 전기 절연성을 갖거나, 상기 발광 구조물(56)과 쇼트키 접촉을 형성하는 재질을 이용하여 형성될 수 있다. 상기 전류 차단층(76)은 예를 들어, ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, ZnO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiOx, Ti, Al 및 Cr로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. 여기서, 상기 SiO2, SiOx, SiOxNy, Si3N4, Al2O3은 절연 물질일 수 있다.
제3 실시예에 따른 발광 소자는 절연층(80)을 더 포함할 수 있다. 즉, 상기 발광 구조물(56)의 측면의 둘레를 따라 절연층(80)이 배치될 수 있다. 상기 절연층(80)은 일 영역이 상기 보호층(78)의 일부 영역과 접촉되고 타 영역이 상기 버퍼층(4)의 일부 영역과 접촉될 수 있다. 상기 절연층(80)은 상기 발광 구조물(56)과 지지 기판(70) 사이의 전기적 쇼트를 방지하는 역할을 할 수 있다. 상기 절연층(80)은 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, TiO2 및 Al2O3로 이루어지는 그룹으로부터 선택된 하나를 포함하는 절연성 재질을 포함할 수 있지만, 이에 대해 한정하지는 않는다. 상기 절연층(80)은 상기 보호층(78)과 동일한 물질을 포함할 수 있지만, 이에 대해 한정하지 않는다.
상기 제1 도전형 반도체층(6)의 상면과 상기 버퍼층(4)의 상면 각각에는 요철을 포함하는 광 추출 구조가 형성될 수 있다. 이러한 광 추출 구조는 제1 내지 제5 실시예에 따른 반도체 기판(1, 1A, 1B, 1C, 1D)에서 설명한 바와 같이, 버퍼층(4)의 Al에 의해 버퍼층(4)의 표면에 요철이 형성되고, 이러한 요철에 의해 그 위해 형성되는 제1 도전형 반도체층(6)의 표면에도 요철이 형성될 수 있다.
상기 버퍼층(4)의 상면에 형성된 요철의 사이즈는 상기 제1 도전형 반도체층(6)의 상면에 형성된 요철의 사이즈보다 크게 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 도전형 반도체층(6) 및 상기 버퍼층(4) 각각에 형성된 광 추출 구조에 의해 광 추출 효율이 향상될 수 있다.
아울러, 이러한 광 추출 구조는 별도의 공정으로 인위적으로 형성되는 것이 아니라 버퍼층(4)에 포함된 화합물 반도체 물질 종류나 버퍼층(4)의 두께 제어에 의해 형성될 수 있으므로, 제3 실시예에 따른 발광 소자의 제조 공정이 단순해지고 제조 비용이 절감되며 제조 시간이 단축될 수 있다.
상기 광 추출 구조 상에 전극(82)이 배치될 수 있다. 상기 전극(82)은 예컨대 Al, Ti, Cr, Ni, Pt, Au, W, Cu 및 Mo으로 이루어지는 그룹으로부터 선택된 하나 또는 다층 구조를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
제1 내지 제5 실시예에 따른 반도체 기판(1, 1A, 1B, 1C, 1D)은 전자 소자에도 채용될 수 있다.
제3 실시예에 따른 발광 소자는 수직형 구조(vertical type structure) 발광 소자일 수 있지만, 이에 대해서는 한정하지 않는다.
도 16은 실시예에 따른 MOSFET를 도시한 단면도이다.
MOSFET는 스위칭 소자로서, 전자 소자의 일종이다.
도 16을 참조하면, 실시예에 따른 MOSFET는 성장 기판(2), 도전층, 제3 도전형 반도체층(86), 채널층(88), 게이트 전극(90), 드레인 전극(94) 및 소오스 전극(92)을 포함할 수 있다.
상기 도전층은 제1 도전형 반도체층(6) 및 상기 제1 도전형 반도체층(6) 상에 형성된 제2 도전형 반도체층을 포함할 수 있다.
상기 제1 도전형 반도체층(6) 및 상기 제2 도전형 반도체층 각각은 n형 도펀트를 포함하는 n형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제3 도전형 반도체층(86)은 p형 도펀트를 포함하는 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제3 도전형 반도체층(86)은 상기 도전층의 양측 영역 상에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제3 도전형 반도체층(86)의 배면은 상기 도전층과 접촉될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 채널층(88)은 상기 도전층의 중앙 영역, 즉 상기 인접하는 제3 도전형 반도체층(86) 사이의 상기 도전층 상에 형성될 수 있다. 상기 채널층(88)은 상기 도전층의 상면에 접촉하며 상기 제3 도전형 반도체층(86)의 상면의 일부 영역 및 측면에 접촉할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 채널층(88) 상에 게이트 전극(90)이 형성되며, 상기 인접하는 제3 도전형 반도체층(86) 각각의 위에 소오스 전극(92) 및 드레인 전극(94)이 형성될 수 있다.
상기 게이트 전극(90)의 사이즈는 상기 채널층(88)의 사이즈와 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 소오스 전극(92) 및 상기 드레인 전극(94) 각각은 상기 게이트 전극(90)으로부터 이격되도록 형성될 수 있다. 상기 소오스 전극(92) 및 상기 드레인 전극(94) 각각은 상기 제3 도전형 반도체층(86)의 일부 영역 상에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 게이트 전극(90)으로 공급된 제어 신호에 의해 상기 채널층(88)이 도통되어 상기 드레인 전극(94)으로부터 상기 소오스 전극(92)으로 신호가 전달될 수 있다.
실시예에 따른 MOSFET는 질화물 반도체 기반으로 제작되므로, 도전층에 의한 전자 이동도가 기존의 MOSFET의 Si 기반 대비 현저하게 크기 때문에 고속 스위칭이 가능하다.
실시예에 따른 MOSFET는 도전층의 Si 기반의 제1 도전형 반도체층(6) 위에 평탄화와 전위 차단이 가능한 예컨대 Ge 기반의 제2 도전형 반도체층이 형성됨으로써, 도전층의 결정성이 향상되어 MOSFET의 전기적 특성이 향상될 수 있다.
1, 1A, 1B, 1C, 1D: 반도체 기판
2: 성장 기판
4: 버퍼층
6: 제1 도전형 반도체층
8, 26, 32: 제2 도전형 반도체층
10, 12, 14, 18, 20, 24, 28, 34: 도전층
16, 22, 30: 비 도전형 반도체층
50, 50A, 50B: 발광 소자
52: 활성층
54: 제3 도전형 반도체층
56: 발광 구조물
58: 투명 전극층
60: 제1 전극
62: 제2 전극
64: 반사 전극층
70: 지지 기판
72: 접착층
74: 전극층
76: 전류 차단층
78: 보호층
80: 절연층
82: 전극
86: 제3 도전형 반도체층
88: 채널층
90: 게이트 전극
92: 소오스 전극
94: 드레인 전극
102: 인장형 응력
104: 수축형 응력
2: 성장 기판
4: 버퍼층
6: 제1 도전형 반도체층
8, 26, 32: 제2 도전형 반도체층
10, 12, 14, 18, 20, 24, 28, 34: 도전층
16, 22, 30: 비 도전형 반도체층
50, 50A, 50B: 발광 소자
52: 활성층
54: 제3 도전형 반도체층
56: 발광 구조물
58: 투명 전극층
60: 제1 전극
62: 제2 전극
64: 반사 전극층
70: 지지 기판
72: 접착층
74: 전극층
76: 전류 차단층
78: 보호층
80: 절연층
82: 전극
86: 제3 도전형 반도체층
88: 채널층
90: 게이트 전극
92: 소오스 전극
94: 드레인 전극
102: 인장형 응력
104: 수축형 응력
Claims (19)
- 기판;
상기 기판 상에 버퍼층;
상기 버퍼층 상에 배치된 제1 도전층; 및
상기 제1 도전층 상에 배치된 비 도전형 반도체층; 및
상기 비 도전형 반도체층 상에 배치된 제2 도전층을 포함하고,
상기 제1 도전층은,
인장형 응력을 갖는 제1 도펀트를 포함하는 제1 도전형 반도체층; 및
상기 제1 도전형 반도체층 상에 배치되고 수축형 응력을 갖는 제2 도펀트를 포함하는 제2 도전형 반도체층을 포함하고,
상기 제1 도전층 및 상기 제2 도전층 중 적어도 하나의 도전층의 제2 도펀트는 서로 상이한 종류의 하나 이상의 도펀트를 포함하는 반도체 기판. - 기판;
상기 기판 상에 버퍼층; 및
상기 버퍼층 상에 배치된 제1 도전층을 포함하고,
상기 제1 도전층은,
인장형 응력을 갖는 제1 도펀트를 포함하는 제1 도전형 반도체층; 및
상기 제1 도전형 반도체층 상에 배치되고 수축형 응력을 갖는 제2 도펀트를 포함하는 제2 도전형 반도체층을 포함하고,
상기 버퍼층은 Al을 포함하는 화합물 반도체 재질을 포함하고, 상기 버퍼층의 상면은 Al에 기인하여 형성된 요철을 포함하며, 상기 제1 도전형 반도체층은 상기 요철에 대응하는 형상을 갖는 반도체 기판. - 제1항에 있어서,
상기 하나 이상의 도펀트 중 하나의 도펀트는 상기 제1 도펀트와 동일한 종류를 포함하는 반도체 기판. - 제1항에 있어서,
상기 하나 이상의 도펀트 중 다른 하나의 도펀트는 수축형 응력을 갖는 도펀트를 포함하고,
상기 하나의 도펀트의 농도는 상기 제2 도전형 반도체층의 두께 방향을 따라 감소되고, 상기 다른 하나의 도펀트는 상기 제2 도전형 반도체층의 두께 방향을 따라 증가되는 반도체 기판. - 제1항, 제3항, 제4항 중 어느 하나의 항에 있어서,
상기 제1 도펀트는 Si을 포함하고,
상기 제2 도펀트는 Si, Ge, Sn, Se 및 Te 중 적어도 하나를 포함하고,
상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 각각의 두께는 10nm 내지 5㎛이며,
상기 제2 도전형 반도체층에 도핑된 상기 제2도펀트의 농도는 상기 제1 도전형 반도체층에 도핑된 상기 제1도펀트의 농도보다 10배 내지 15배 큰 반도체 기판. - 제1항, 제3항, 제4항 중 어느 하나의 항에 있어서,
상기 버퍼층은 Al을 포함하는 화합물 반도체 재질을 포함하고, 상기 버퍼층의 상면은 Al에 기인하여 형성된 요철을 포함하며, 상기 제1 도전형 반도체층은 상기 요철에 대응하는 형상을 갖는 반도체 기판. - 삭제
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